JP3138701B2 - 半導体集積回路のテスト方法とその装置 - Google Patents
半導体集積回路のテスト方法とその装置Info
- Publication number
- JP3138701B2 JP3138701B2 JP11070408A JP7040899A JP3138701B2 JP 3138701 B2 JP3138701 B2 JP 3138701B2 JP 11070408 A JP11070408 A JP 11070408A JP 7040899 A JP7040899 A JP 7040899A JP 3138701 B2 JP3138701 B2 JP 3138701B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- semiconductor integrated
- vdd
- integrated circuit
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
テスト方法及びその装置に関し、当該半導体集積回路の
動作限界近傍の特性による良否判断を行う半導体集積回
路のテスト方法及びその装置に関する。
テスト方法及びその装置に関し、当該半導体集積回路の
動作限界近傍の特性による良否判断を行う半導体集積回
路のテスト方法及びその装置に関する。
【０００２】
【従来の技術】今日のＣＭＯＳ半導体集積回路（以下、
ＬＳＩという）技術の進歩に伴ない、この種のＬＳＩの
論理回路の動作速度も大幅に高くなり、一般的なＬＳＩ
テスタの動作速度性能を超えるものが多く生産されてい
る。
ＬＳＩという）技術の進歩に伴ない、この種のＬＳＩの
論理回路の動作速度も大幅に高くなり、一般的なＬＳＩ
テスタの動作速度性能を超えるものが多く生産されてい
る。
【０００３】したがって、一般的なＬＳＩテスタを用
い、このような高速動作するＬＳＩの内部回路を実際の
使用周波数でテストして、良品の選別を行うことが困難
になっている。ＬＳＩテスタでの良品の選別困難の理由
は、テスタ自身の性能に加えて、テスタからＬＳＩにテ
スト波形を供給し、被試験ＬＳＩから出力されるテスト
結果波形の観測時に、テスタの端子や被試験ＬＳＩのマ
ウント用のボードの容量などでテスト信号が歪むことな
どに起因している。
い、このような高速動作するＬＳＩの内部回路を実際の
使用周波数でテストして、良品の選別を行うことが困難
になっている。ＬＳＩテスタでの良品の選別困難の理由
は、テスタ自身の性能に加えて、テスタからＬＳＩにテ
スト波形を供給し、被試験ＬＳＩから出力されるテスト
結果波形の観測時に、テスタの端子や被試験ＬＳＩのマ
ウント用のボードの容量などでテスト信号が歪むことな
どに起因している。
【０００４】このため従来の半導体集積回路のテスト方
法では、デバイスの動作保証範囲内で行い、実際の使用
周波数での性能検証はコンピュータシミュレーションの
みで行い、ＬＳＩの選別はＬＳＩテスタで動作可能な低
速の周波数で論理動作を確認することにより行うのが一
般的であった。
法では、デバイスの動作保証範囲内で行い、実際の使用
周波数での性能検証はコンピュータシミュレーションの
みで行い、ＬＳＩの選別はＬＳＩテスタで動作可能な低
速の周波数で論理動作を確認することにより行うのが一
般的であった。
【０００５】上述した従来の半導体集積回路のテスト回
路およびテスト方法は、被試験ＬＳＩの使用周波数が、
ＬＳＩテスタの動作性能を超える場合には、ＬＳＩテス
タ自身の性能に加えて、ＬＳＩテスタからＬＳＩにテス
ト波形を供給し、被試験ＬＳＩから出力されるテスト結
果波形の観測時に、ＬＳＩテスタの端子や被試験ＬＳＩ
のマウント用のボードの容量などでテスト信号が歪むこ
となどに起因して、被試験ＬＳＩの使用周波数での選別
が困難であるという欠点があり、ＬＳＩを実際に使用す
るシステムに組み込み実機試験して不良が見つかること
が多々あった。
路およびテスト方法は、被試験ＬＳＩの使用周波数が、
ＬＳＩテスタの動作性能を超える場合には、ＬＳＩテス
タ自身の性能に加えて、ＬＳＩテスタからＬＳＩにテス
ト波形を供給し、被試験ＬＳＩから出力されるテスト結
果波形の観測時に、ＬＳＩテスタの端子や被試験ＬＳＩ
のマウント用のボードの容量などでテスト信号が歪むこ
となどに起因して、被試験ＬＳＩの使用周波数での選別
が困難であるという欠点があり、ＬＳＩを実際に使用す
るシステムに組み込み実機試験して不良が見つかること
が多々あった。
【０００６】従来のテスト方法としては、回路シミュレ
ーションにより、図５に示すように、被検証回路に一定
の立上り立下りの矩形パルスをＩＮ端子に入力し、その
ＯＵＴ端子の出力を観測することにより、図６に示すよ
うに、遅延時間Ｔpdを求めることができ、この被検証回
路の最大遅延パスを求め、その遅延値（Ｔｐｄ）によっ
て、テスタ選別を行っていた。
ーションにより、図５に示すように、被検証回路に一定
の立上り立下りの矩形パルスをＩＮ端子に入力し、その
ＯＵＴ端子の出力を観測することにより、図６に示すよ
うに、遅延時間Ｔpdを求めることができ、この被検証回
路の最大遅延パスを求め、その遅延値（Ｔｐｄ）によっ
て、テスタ選別を行っていた。
【０００７】しかし、この従来技術は１パスのみの評価
なので、他の回路に不具合があっても選別が出来ないと
言う問題点があった。
なので、他の回路に不具合があっても選別が出来ないと
言う問題点があった。
【０００８】もう一つの従来の半導体集積回路のテスト
回路およびテスト方法の一例が、特開平９−１９７００
９号公報に記載されている。
回路およびテスト方法の一例が、特開平９−１９７００
９号公報に記載されている。
【０００９】図７に示すように、この従来の高周波ＬＳ
Ｉのテスト方法は、入力パターン変換回路１と、出力パ
ターン変換回路３と、クロック発生回路４と、コントロ
ール回路５とから構成されている。
Ｉのテスト方法は、入力パターン変換回路１と、出力パ
ターン変換回路３と、クロック発生回路４と、コントロ
ール回路５とから構成されている。
【００１０】このような構成を有する従来の高周波ＬＳ
Ｉのテスト方法はつぎのように動作する。
Ｉのテスト方法はつぎのように動作する。
【００１１】すなわち、予め定めた様式の試験信号パタ
ーンを被検証回路２に供給し、この被検証回路２が前記
試験信号パターンの供給に応答して、出力した試験結果
信号を測定することにより、前記被検証回路２の動作を
試験する半導体集積回路のテスト回路において、第１の
周波数の第１のクロック信号に同期し、予め定めたビッ
ト数の並列データ信号から成る前記試験信号パターンを
前記第１の周波数の整数倍の第２の周波数の第２のクロ
ック信号に同期した直列データ信号から成る直列試験パ
ターン信号に変換して、前記被検証回路２に供給する入
力パターン変換回路１と、前記被検証回路２が前記直列
試験パターン信号の供給に応答して、出力した直列試験
結果信号を前記第１のクロック信号に同期した前記ビッ
ト数の並列データ信号から成る前記試験結果信号に変換
する出力パターン変換回路３とを備えていた。
ーンを被検証回路２に供給し、この被検証回路２が前記
試験信号パターンの供給に応答して、出力した試験結果
信号を測定することにより、前記被検証回路２の動作を
試験する半導体集積回路のテスト回路において、第１の
周波数の第１のクロック信号に同期し、予め定めたビッ
ト数の並列データ信号から成る前記試験信号パターンを
前記第１の周波数の整数倍の第２の周波数の第２のクロ
ック信号に同期した直列データ信号から成る直列試験パ
ターン信号に変換して、前記被検証回路２に供給する入
力パターン変換回路１と、前記被検証回路２が前記直列
試験パターン信号の供給に応答して、出力した直列試験
結果信号を前記第１のクロック信号に同期した前記ビッ
ト数の並列データ信号から成る前記試験結果信号に変換
する出力パターン変換回路３とを備えていた。
【００１２】
【発明が解決しようとする課題】しかし、この従来技術
には、次のような問題点があった。
には、次のような問題点があった。
【００１３】第１の問題点は、被検証回路の入出力端子
に対して変換パタンが必要となるので、端子毎に入力パ
ターン変換回路、出力パターン変換回路が必要となるた
め、チップ面積が大きくなるということである。
に対して変換パタンが必要となるので、端子毎に入力パ
ターン変換回路、出力パターン変換回路が必要となるた
め、チップ面積が大きくなるということである。
【００１４】第２の問題点は、パタン変換回路、クロッ
ク発生回路（逓倍、分周回路）が挿入されることで、ブ
ロック間配線が増加し、端子間の遅延ばらつきが大きく
なり、誤動作が生じることがあるので、パタン変換回
路、クロック発生回路（逓倍、分周回路）自体の不具合
が発生し、良品率が落ちるということである。
ク発生回路（逓倍、分周回路）が挿入されることで、ブ
ロック間配線が増加し、端子間の遅延ばらつきが大きく
なり、誤動作が生じることがあるので、パタン変換回
路、クロック発生回路（逓倍、分周回路）自体の不具合
が発生し、良品率が落ちるということである。
【００１５】そこで、本発明は、ＬＳＩの回帰直線の範
囲内で電源電圧（以下、ＶＤＤ）値、温度設定（以下、
Ｔａ）値を厳しくすることで、テスタの周波数を低くし
て選別することが可能となり、テスタの良品選別を所望
の動作周波数でテストするのと同等に確認できる構成を
提供することを課題とする。
囲内で電源電圧（以下、ＶＤＤ）値、温度設定（以下、
Ｔａ）値を厳しくすることで、テスタの周波数を低くし
て選別することが可能となり、テスタの良品選別を所望
の動作周波数でテストするのと同等に確認できる構成を
提供することを課題とする。
【００１６】
【課題を解決するための手段】本発明は、被試験回路の
半導体集積回路をテストする半導体集積回路のテスト方
法であって、回路シミュレーションで前記半導体集積回
路の最大動作周波数（以下、ｆｍａｘ）に対する各温度
設定（以下、Ｔａ）値における電源電圧（以下、ＶＤ
Ｄ）依存性の近似式を求め、前記ｆｍａｘがテスタ動作
限界になる前記ＶＤＤ値を前記近似式から求め、前記近
似式から前記ＶＤＤ値が求まったかどうかを判定し、前
記ＶＤＤ値が求まった場合は、設定した前記ＶＤＤ値に
より高速テストを行い、前記ＶＤＤ値が求まらない場合
は、前記ｆｍａｘが前記テスタ動作限界になる前記Ｔａ
値を変更し、前記ＶＤＤ値を前記近似式から求め、設定
した前記Ｔａ値及び前記ＶＤＤ値で高速テストを行い、
当該テストによる周波数を当該テスタの動作限界まで低
くして、前記被試験回路の良否を選別することを特徴と
する。
半導体集積回路をテストする半導体集積回路のテスト方
法であって、回路シミュレーションで前記半導体集積回
路の最大動作周波数（以下、ｆｍａｘ）に対する各温度
設定（以下、Ｔａ）値における電源電圧（以下、ＶＤ
Ｄ）依存性の近似式を求め、前記ｆｍａｘがテスタ動作
限界になる前記ＶＤＤ値を前記近似式から求め、前記近
似式から前記ＶＤＤ値が求まったかどうかを判定し、前
記ＶＤＤ値が求まった場合は、設定した前記ＶＤＤ値に
より高速テストを行い、前記ＶＤＤ値が求まらない場合
は、前記ｆｍａｘが前記テスタ動作限界になる前記Ｔａ
値を変更し、前記ＶＤＤ値を前記近似式から求め、設定
した前記Ｔａ値及び前記ＶＤＤ値で高速テストを行い、
当該テストによる周波数を当該テスタの動作限界まで低
くして、前記被試験回路の良否を選別することを特徴と
する。
【００１７】また、本発明は、被試験回路の半導体集積
回路をテストする半導体集積回路のテスト装置であっ
て、回路シミュレーションによって前記半導体集積回路
の最大動作周波数（以下、ｆｍａｘ）に対する各温度設
定（以下、Ｔａ）値における電源電圧（以下、ＶＤＤ）
依存性の近似式を求める近似式算出手段と、テスタ動作
限界値の動作周波数が前記ｆｍａｘよりも低い場合に、
前記限界値の動作周波数に対応する前記ＶＤＤ値と前記
Ｔａ値を前記近似式算出手段に基づいて求める手段とを
備えたことを特徴とする。
回路をテストする半導体集積回路のテスト装置であっ
て、回路シミュレーションによって前記半導体集積回路
の最大動作周波数（以下、ｆｍａｘ）に対する各温度設
定（以下、Ｔａ）値における電源電圧（以下、ＶＤＤ）
依存性の近似式を求める近似式算出手段と、テスタ動作
限界値の動作周波数が前記ｆｍａｘよりも低い場合に、
前記限界値の動作周波数に対応する前記ＶＤＤ値と前記
Ｔａ値を前記近似式算出手段に基づいて求める手段とを
備えたことを特徴とする。
【００１８】また、本発明は、図面によって説明すれ
ば、図２において、回路シミュレーションで製品の最大
動作周波数（以下、ｆｍａｘ）に対する各設定温度Ｔａ
値におけるＶＤＤ依存性の近似式を求め（ステップ２０
１）、ｆｍａｘがテスタ動作限界になるＶＤＤ値を、図
３に示す各点が存在する回帰直線範囲内で求め（２０
２）、回帰直線範囲内でＶＤＤ値が求まったかどうかを
判定し、テスト方法を切り分け（２０３）、求まった場
合は、設定したＶＤＤ値で高速テストを行い（２０
６）、求まらない場合は、ｆｍａｘがテスタ動作限界に
なるＴａ値、ＶＤＤ値を回帰直線範囲内で求め（２０
４）、設定したＴａ値、ＶＤＤ値で高速テストを行い
（２０５）、周波数をテスタの動作限界まで低くして、
選別することが可能となり、テスタの良品選別を所望す
る動作周波数でテストするのと同等に確認することを可
能にする。
ば、図２において、回路シミュレーションで製品の最大
動作周波数（以下、ｆｍａｘ）に対する各設定温度Ｔａ
値におけるＶＤＤ依存性の近似式を求め（ステップ２０
１）、ｆｍａｘがテスタ動作限界になるＶＤＤ値を、図
３に示す各点が存在する回帰直線範囲内で求め（２０
２）、回帰直線範囲内でＶＤＤ値が求まったかどうかを
判定し、テスト方法を切り分け（２０３）、求まった場
合は、設定したＶＤＤ値で高速テストを行い（２０
６）、求まらない場合は、ｆｍａｘがテスタ動作限界に
なるＴａ値、ＶＤＤ値を回帰直線範囲内で求め（２０
４）、設定したＴａ値、ＶＤＤ値で高速テストを行い
（２０５）、周波数をテスタの動作限界まで低くして、
選別することが可能となり、テスタの良品選別を所望す
る動作周波数でテストするのと同等に確認することを可
能にする。
【００１９】
【発明の実施の形態】次に、本発明の実施形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００２０】［本実施形態の構成］本発明による実施形
態は、図１を参照すると、回路シミュレーションする手
段１０１と、回帰分析する手段１０２と、電源電圧、温
度パラメータ抽出する手段１０３と、電源電圧制御部１
０５と、温度制御部１０７とから構成されている。
態は、図１を参照すると、回路シミュレーションする手
段１０１と、回帰分析する手段１０２と、電源電圧、温
度パラメータ抽出する手段１０３と、電源電圧制御部１
０５と、温度制御部１０７とから構成されている。
【００２１】コンピュータ１００は、回路シミュレーシ
ョンの手段１０１と、回帰分析の手段１０２と、電源電
圧、温度パラメータ抽出の手段１０３とを含む。ＬＳＩ
テスタ１０４は、電源電圧制御部１０５を含む。温度調
整装置１０６は、温度制御部１０７を含む。
ョンの手段１０１と、回帰分析の手段１０２と、電源電
圧、温度パラメータ抽出の手段１０３とを含む。ＬＳＩ
テスタ１０４は、電源電圧制御部１０５を含む。温度調
整装置１０６は、温度制御部１０７を含む。
【００２２】これらの手段はそれぞれ概略つぎのような
機能を有する。回路シミュレーションの手段１０１は、
被試験回路の動作可能な最大周波数ｆｍａｘを求める。
回帰分析の手段１０２は、最大周波数ｆｍａｘに対する
各温度設定値Ｔａにおける電源電圧ＶＤＤ依存性の回帰
直線を求める。
機能を有する。回路シミュレーションの手段１０１は、
被試験回路の動作可能な最大周波数ｆｍａｘを求める。
回帰分析の手段１０２は、最大周波数ｆｍａｘに対する
各温度設定値Ｔａにおける電源電圧ＶＤＤ依存性の回帰
直線を求める。
【００２３】パラメータ抽出の手段１０３は、最大周波
数ｆｍａｘがＬＳＩテスタ動作範囲内で温度設定値Ｔ
ａ、電源電圧ＶＤＤを求める。
数ｆｍａｘがＬＳＩテスタ動作範囲内で温度設定値Ｔ
ａ、電源電圧ＶＤＤを求める。
【００２４】また、被試験回路の半導体回路には、ロジ
ック回路のＡＮＤ，ＯＲ，ＥＸ−ＯＲ回路等に限らず、
メモリーやアナログ増幅回路等であってもよく、それら
の動作限界近傍における製品の良否判断には、最大動作
周波数ｆｍａｘと、電源電圧ＶＤＤと、設定温度Ｔａと
をパラメータとして判断できる。
ック回路のＡＮＤ，ＯＲ，ＥＸ−ＯＲ回路等に限らず、
メモリーやアナログ増幅回路等であってもよく、それら
の動作限界近傍における製品の良否判断には、最大動作
周波数ｆｍａｘと、電源電圧ＶＤＤと、設定温度Ｔａと
をパラメータとして判断できる。
【００２５】［本実施形態の動作］次に、図１及び図２
のフローチャートを参照して、本実施形態の全体の動作
について詳細に説明する。
のフローチャートを参照して、本実施形態の全体の動作
について詳細に説明する。
【００２６】コンピュータ１００の回路シミュレーショ
ンの手段１０１で、まず、電源電圧ＶＤＤと温度Ｔａを
それぞれパラメーターとし、回路シミュレーションでＬ
ＳＩの最大周波数ｆｍａｘを求め、次に回帰分析の手段
１０２で各Ｔａ値におけるＶＤＤ依存性の近似式を求め
る（図２のステップ２０１）。
ンの手段１０１で、まず、電源電圧ＶＤＤと温度Ｔａを
それぞれパラメーターとし、回路シミュレーションでＬ
ＳＩの最大周波数ｆｍａｘを求め、次に回帰分析の手段
１０２で各Ｔａ値におけるＶＤＤ依存性の近似式を求め
る（図２のステップ２０１）。
【００２７】次に、電源電圧、温度パラメータ抽出の手
段１０３でＴａ＝常温（２５℃）におけるｆｍａｘのＶ
ＤＤ依存性の近似式にテスタ動作限界のｆｍａｘ値を代
入しＶＤＤ値を求め（ステップ２０２）、その次に電源
電圧、温度パラメータ抽出の手段１０３で回帰直線範囲
内でＶＤＤ値が求まったかどうかの判定して、テスト方
法を切り分け（ステップ２０３）を行い、求まった場合
は、その求めたＶＤＤ値をＬＳＩテスタ１０４の電源制
御部１０５に入力し、求めたＶＤＤ値で設定し高速テス
トを行い（ステップ２０６）、求まらない場合は、電源
電圧、温度パラメータ抽出の手段１０３により、ｆｍａ
ｘがテスタ動作限界になるようにＴａ値、ＶＤＤ値を回
帰直線範囲内で求め（ステップ２０４）、求めたＴａ値
は、温度調整装置１０６の温度制御部１０７に入力し、
求めたＶＤＤ値は、ＬＳＩテスタ１０４の電源制御部１
０５に入力し、設定したＴａ値、ＶＤＤ値で高速テスト
を行う（ステップ２０５）。
段１０３でＴａ＝常温（２５℃）におけるｆｍａｘのＶ
ＤＤ依存性の近似式にテスタ動作限界のｆｍａｘ値を代
入しＶＤＤ値を求め（ステップ２０２）、その次に電源
電圧、温度パラメータ抽出の手段１０３で回帰直線範囲
内でＶＤＤ値が求まったかどうかの判定して、テスト方
法を切り分け（ステップ２０３）を行い、求まった場合
は、その求めたＶＤＤ値をＬＳＩテスタ１０４の電源制
御部１０５に入力し、求めたＶＤＤ値で設定し高速テス
トを行い（ステップ２０６）、求まらない場合は、電源
電圧、温度パラメータ抽出の手段１０３により、ｆｍａ
ｘがテスタ動作限界になるようにＴａ値、ＶＤＤ値を回
帰直線範囲内で求め（ステップ２０４）、求めたＴａ値
は、温度調整装置１０６の温度制御部１０７に入力し、
求めたＶＤＤ値は、ＬＳＩテスタ１０４の電源制御部１
０５に入力し、設定したＴａ値、ＶＤＤ値で高速テスト
を行う（ステップ２０５）。
【００２８】次に、具体例を用いて説明する。
【００２９】図４に示すように、回路シミュレーション
で、動作周波数ｆｍａｘ条件と、電源電圧ＶＤＤ条件、
周囲温度Ｔａの条件をそれぞれ変え、複数の観測点
（ｘ、ｙ）をとり、最小二乗法により傾きＡ（式１）、
ｙ切片Ｂ（式２）より、回帰直線（式３），（式４），
（式５）を求める。ここで、観測点（ｘ、ｙ）は、動作
周波数ｆｍａｘと電源電圧ＶＤＤとを該当させ、第３の
パラメータとして周囲温度Ｔａ条件を設定して、図３に
示すようなグラフを得ることができる。
で、動作周波数ｆｍａｘ条件と、電源電圧ＶＤＤ条件、
周囲温度Ｔａの条件をそれぞれ変え、複数の観測点
（ｘ、ｙ）をとり、最小二乗法により傾きＡ（式１）、
ｙ切片Ｂ（式２）より、回帰直線（式３），（式４），
（式５）を求める。ここで、観測点（ｘ、ｙ）は、動作
周波数ｆｍａｘと電源電圧ＶＤＤとを該当させ、第３の
パラメータとして周囲温度Ｔａ条件を設定して、図３に
示すようなグラフを得ることができる。
【００３０】
【数１】
【００３１】
【数２】
【００３２】 Ｔａ＝−４０℃の時 ｆｍａｘ ＝ Ａ１×ＶＤＤ ＋ Ｂ１ （式３） Ｔａ＝２５℃の時 ｆｍａｘ ＝ Ａ２×ＶＤＤ ＋ Ｂ２ （式４） Ｔａ＝１２５℃の時 ｆｍａｘ ＝ Ａ３×ＶＤＤ ＋ Ｂ３ （式５） ここで、Ａ１〜Ａ３は電源電圧に対する依存傾向を表す
周波数成分で、Ｂ１〜Ｂ３は電源電圧が０のときの周波
数成分である。
周波数成分で、Ｂ１〜Ｂ３は電源電圧が０のときの周波
数成分である。
【００３３】次に、図３に示したとおり、例えば、被試
験回路製品６０ＭＨｚ動作を確認するために、テスタ動
作限界４０ＭＨｚの場合は、ＶＤＤ＝３．１Ｖ、Ｔａ＝
１２５℃にパラメータを設定する。
験回路製品６０ＭＨｚ動作を確認するために、テスタ動
作限界４０ＭＨｚの場合は、ＶＤＤ＝３．１Ｖ、Ｔａ＝
１２５℃にパラメータを設定する。
【００３４】上記実施形態において、図１に示した各構
成要素は、特にコンピュータ１００により供給される電
源電圧や温度制御部に供給される信号は、ハードウェア
によって作成されて供給されてもよいし、ソフトウェア
によって作成されて供給するようにしてもよい。
成要素は、特にコンピュータ１００により供給される電
源電圧や温度制御部に供給される信号は、ハードウェア
によって作成されて供給されてもよいし、ソフトウェア
によって作成されて供給するようにしてもよい。
【００３５】
【発明の効果】本発明は、ＬＳＩの回帰直線の範囲内で
電源電圧（以下、ＶＤＤ）値、温度設定（以下、Ｔａ）
値を厳しくすることで低速のテスタで、選別することが
可能となり、良品選別を所望する動作周波数でテストす
るのと同等に確認できる。
電源電圧（以下、ＶＤＤ）値、温度設定（以下、Ｔａ）
値を厳しくすることで低速のテスタで、選別することが
可能となり、良品選別を所望する動作周波数でテストす
るのと同等に確認できる。
【００３６】第１の効果は、テスト回路を挿入しなくて
よいので、チップ面積を変えずに高速テストできること
にある。第２の効果は、テスト回路の挿入をしないの
で、ブロック間配線の増加や端子間の遅延ばらつきがな
く、誤動作を生じないため、パタン圧縮回路、クロック
発生回路（逓倍、分周回路）を入れずに、高速テストが
行えるため、良品率低下はない。
よいので、チップ面積を変えずに高速テストできること
にある。第２の効果は、テスト回路の挿入をしないの
で、ブロック間配線の増加や端子間の遅延ばらつきがな
く、誤動作を生じないため、パタン圧縮回路、クロック
発生回路（逓倍、分周回路）を入れずに、高速テストが
行えるため、良品率低下はない。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第１の実施の形態の動作を示す流れ図
である。
である。
【図３】本発明の第１の実施の形態の動作の具体例を示
す図である。
す図である。
【図４】本発明の第１の実施の形態の動作の具体例を示
す表である。
す表である。
【図５】第１の従来の実施の回路図である。
【図６】第１の従来の実施のタイムチャート図である。
【図７】第２の従来の実施の回路図である。
１００…コンピュータ １０１…回路シミュレーションの手段 １０２…回帰分析の手段 １０３…電源電圧、温度パラメータ抽出の手段 １０４…ＬＳＩテスタ １０５…電源電圧制御部 １０６…温度調整装置 １０７…温度制御部
Claims (6)
- 【請求項１】 被試験回路の半導体集積回路をテストす
る半導体集積回路のテスト方法であって、 回路シミュレーションで前記半導体集積回路の最大動作
周波数（以下、ｆｍａｘ）に対する各温度設定（以下、
Ｔａ）値における電源電圧（以下、ＶＤＤ）依存性の近
似式を求め、前記ｆｍａｘがテスタ動作限界になる前記
ＶＤＤ値を前記近似式から求め、前記近似式から前記Ｖ
ＤＤ値が求まったかどうかを判定し、前記ＶＤＤ値が求
まった場合は、設定した前記ＶＤＤ値により高速テスト
を行い、前記ＶＤＤ値が求まらない場合は、前記ｆｍａ
ｘが前記テスタ動作限界になる前記Ｔａ値を変更し、前
記ＶＤＤ値を前記近似式から求め、設定した前記Ｔａ値
及び前記ＶＤＤ値で高速テストを行い、当該テストによ
る周波数を当該テスタの動作限界まで低くして、前記被
試験回路の良否を選別することを特徴とする半導体集積
回路のテスト方法。 - 【請求項２】 請求項１に記載の半導体集積回路のテス
ト方法において、前記ＶＤＤ依存性の近似式は、前記ｆ
ｍａｘと前記ＶＤＤとの最小二乗法により、その傾きと
切片とを求めることを特徴とする半導体集積回路のテス
ト方法。 - 【請求項３】 請求項１に記載の半導体集積回路のテス
ト方法において、前記半導体集積回路は、ＣＭＯＳタイ
プのＡＮＤ又はＯＲ回路を含むことを特徴とする半導体
集積回路のテスト方法。 - 【請求項４】 被試験回路の半導体集積回路をテストす
る半導体集積回路のテスト装置であって、 回路シミュレーションによって前記半導体集積回路の最
大動作周波数（以下、ｆｍａｘ）に対する各温度設定
（以下、Ｔａ）値における電源電圧（以下、ＶＤＤ）依
存性の近似式を求める近似式算出手段と、前記テストす
るテスタの動作限界値の動作周波数が前記ｆｍａｘより
も低い場合に、前記限界値の動作周波数に対応する前記
ＶＤＤ値と前記Ｔａ値を前記近似式算出手段に基づいて
求める手段とを備えたことを特徴とする半導体集積回路
のテスト装置。 - 【請求項５】 請求項４に記載の半導体集積回路のテス
ト装置において、前記近似式算出手段は前記回路シミュ
レーションによる前記ＶＤＤ条件と前記Ｔａ条件と前記
ｆｍａｘ条件によって最小二乗法により求めることを半
導体集積回路のテスト装置。 - 【請求項６】 請求項４に記載の半導体集積回路のテス
ト装置において、前記半導体集積回路はＣＭＯＳタイプ
のＡＮＤ又はＯＲ回路を含むことを特徴とする半導体集
積回路のテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11070408A JP3138701B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体集積回路のテスト方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11070408A JP3138701B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体集積回路のテスト方法とその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269280A JP2000269280A (ja) | 2000-09-29 |
| JP3138701B2 true JP3138701B2 (ja) | 2001-02-26 |
Family
ID=13430625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11070408A Expired - Fee Related JP3138701B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体集積回路のテスト方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138701B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688525B1 (ko) | 2005-01-26 | 2007-03-02 | 삼성전자주식회사 | 이벤트 구동 스위치 레벨 시뮬레이션 방법 및 시뮬레이터 |
| TW201140308A (en) * | 2010-03-15 | 2011-11-16 | Kyushu Inst Technology | Semiconductor device, detection method, and program |
-
1999
- 1999-03-16 JP JP11070408A patent/JP3138701B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000269280A (ja) | 2000-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5878055A (en) | Method and apparatus for verifying a single phase clocking system including testing for latch early mode | |
| US7373574B2 (en) | Semiconductor testing apparatus and method of testing semiconductor | |
| US6966019B2 (en) | Instrument initiated communication for automatic test equipment | |
| WO2008048706A2 (en) | Dynamic burn-in systems and apparatuses | |
| JP3138701B2 (ja) | 半導体集積回路のテスト方法とその装置 | |
| US7679394B2 (en) | Power supply noise resistance testing circuit and power supply noise resistance testing method | |
| US6223318B1 (en) | IC tester having region in which various test conditions are stored | |
| JPH05264667A (ja) | テスト回路 | |
| US7653852B2 (en) | Semiconductor device and method of adding tester circuit for the same | |
| JP2001281304A (ja) | 半導体装置およびそのテスト方式 | |
| US7808291B2 (en) | Jitter generating circuit | |
| US7246286B2 (en) | Testing methods and chips for preventing asnchronous sampling errors | |
| JP2003240823A (ja) | プログラム変換方法、プログラム変換システム、プログラム変換プログラム、治具の設計システム、冶具の設計プログラムおよびプログラムが記録された記録媒体 | |
| JPH11101850A (ja) | Ｉｃ試験装置 | |
| JPH05307619A (ja) | マイクロプロセッサのａｃ特性測定方法 | |
| JP2001228216A (ja) | デバイス動的特性測定用テスト回路 | |
| JP3202632B2 (ja) | 回路機能検査装置 | |
| JP2008122310A (ja) | デバイステスタ、タイミング校正方法 | |
| JP3408482B2 (ja) | 集積回路テスターおよび集積回路試験方法 | |
| JPH1194915A (ja) | 半導体装置のテスト回路 | |
| JP2005121553A (ja) | プローブカード及び半導体チップの試験方法 | |
| JP2002031668A (ja) | 半導体集積回路の検査方法および装置、並びに半導体集積回路 | |
| JPH04279874A (ja) | Ｉｃ試験装置 | |
| JP2002014140A (ja) | 動作周波数測定装置および画像形成装置 | |
| JPH04361179A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |