JP2006322775A - テストシステム - Google Patents

Abstract

【課題】 ＩＣテスタにより、ダイナミック特性の試験が行えるテストシステムを実現することを目的にする。
【解決手段】 本発明は、ＬＶＤＳ信号を出力する被試験対象を試験するテストシステムに改良を加えたものである。本装置は、試験対象に試験信号を出力するＩＣテスタと、被試験対象が出力するＬＶＤＳ信号が入力され、シングルエンド出力をＩＣテスタに与えるトランスとを備えたことを特徴とする装置である。
【選択図】 図１

Description

本発明は、ＬＶＤＳ(Low Voltage Differential Signal)信号を出力する被試験対象を試験するテストシステムに関し、ダイナミック特性の試験が行えるテストシステムに関するものである。

近年、低消費電力で、ノイズに強いＬＶＤＳ信号がデジタルテレビ用ＩＣに使用されるようになってきた。ＬＶＤＳ信号は高速な差動信号であるため、ＩＣテスタでは直接試験することができず、例えば下記特許文献１に示すように、ＬＶＤＳレシーバを介して、ＩＣテスタに入力し、被試験対象であるＬＶＤＳトランスミッタの試験を行っていた。このような装置を図８に示し説明する。

特開２００２−４８８４３号公報

図８において、ＩＣテスタ１は、ドライバ、コンパレータ等を有し、試験信号を出力する。ＤＵＴ２は例えばＬＶＤＳトランスミッタで、パラレル／シリアル変換器２１、差動送信部２２等からなり、ＩＣテスタ１からの出力（パラレル信号）を入力し、ＬＶＤＳ信号を出力する。パラレル／シリアル変換器２１は、ＩＣテスタ１からのパラレルデータをシリアルデータに変換する。差動送信部２２は、パラレル／シリアル変換器２１からのシリアルデータを、ＬＶＤＳ信号として出力する。ＬＶＤＳレシーバ３は、差動受信部３１、シリアル／パラレル変換器３２等からなり、ＤＵＴ２からのＬＶＤＳ信号を入力し、ＩＣテスタ１にパラレル信号を出力する。差動受信部３１は、ＤＵＴ２からのＬＶＤＳ信号を入力し、シリアルデータとして出力する。シリアル／パラレル変換器３２は、差動受信器３１からのシリアルデータをパラレルデータに変換し、ＩＣテスタ１に出力する。

このような装置の動作を以下に説明する。ＩＣテスタ１は、複数のドライバ（図示せず）から試験信号（パラレルデータ）をＤＵＴ２に出力する。ＤＵＴ２は、試験信号により、ＬＶＤＳ信号を生成し、ＬＶＤＳレシーバ３に出力する。そして、ＬＶＤＳレシーバ３は、ＬＶＤＳ信号からパラレルデータを生成し、ＩＣテスタ１の複数のコンパレータ（図示せず）に出力する。ＩＣテスタ１は、入力した信号と期待値パターンとを比較し、ＤＵＴ２の良否の判定を行う。

このような装置では、ＬＶＤＳレシーバ３を使用して、ＬＶＤＳトランスミッタ等のＬＶＤＳ信号を出力するＩＣやＬＳＩ等の機能検査は可能であるが、例えば、（立ち上がり時間）／（立下り時間）、スキュー、アイパターンの開口、ジッタ等のダイナミック特性の試験を行うことができなかった。

そこで、本発明の目的は、ＩＣテスタにより、ダイナミック特性の試験が行えるテストシステムを実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＬＶＤＳ信号を出力する被試験対象を試験するテストシステムにおいて、
前記試験対象に試験信号を出力するＩＣテスタと、
前記被試験対象が出力するＬＶＤＳ信号が入力され、シングルエンド出力を前記ＩＣテスタに与えるトランスと
を備えたことを特徴とするものである。
請求項２記載の発明は、
ＬＶＤＳ信号を出力する被試験対象を試験するテストシステムにおいて、
前記試験対象に試験信号を出力するＩＣテスタと、
前記被試験対象が出力するＬＶＤＳ信号が入力されるトランスと、
このトランスのシングルエンド出力を入力し、この出力とシュレッショルド電圧とを比較し、ＩＣテスタに出力するコンパレータと
を設けたことを特徴とするものである。
請求項３記載の発明は、
ＬＶＤＳ信号を出力する被試験対象を試験するテストシステムにおいて、
前記試験対象に試験信号を出力するＩＣテスタと、
前記被試験対象が出力するＬＶＤＳ信号が入力されるトランスと、
このトランスのシングルエンド出力を入力し、この出力とシュレッショルド電圧とを比較するコンパレータと、
このコンパレータの出力を保持し、ＩＣテスタに出力する保持回路と
を設けたことを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明であって、
被試験対象の出力端を、前記トランスまたは前記ＩＣテスタに切り替える切替部を設けたことを特徴とするものである。
請求項５記載の発明は、請求項４記載の発明であって、
ＩＣテスタは、切替部がトランスに切り替えたとき、機能特性試験を行い、切替部が自身に切り替えたとき、直流特性試験を行うことを特徴とするものである。
請求項６記載の発明は、請求項２または３記載の発明であって、
ＩＣテスタは、コンパレータの出力によりジッタ測定を行うジッタ測定部を有することを特徴とするものである。
請求項７記載の発明は、請求項１〜６のいずれかに記載の発明であって、
ＩＣテスタの出力が入力され、トランスに出力する校正用トランスを設け、校正を行うことを特徴とするものである。
請求項８記載の発明は、請求項１〜７のいずれかに記載の発明であって、
トランスの前段に直流成分を除去するコンデンサを設けたことを特徴とするものである。

本発明によれば、トランスが、被試験対象のＬＶＤＳ信号をシングルエンド信号にするので、ＩＣテスタで機能試験、ダイナミック特性試験を行うことができる。

また、トランスのシングルエンド出力を、コンパレータでスレッショルド電圧と比較し、２値化を行うので、比較的良好な周波数特性が得られる。

また、保持回路が保持を行うので、ＩＣテスタの動作スピードが遅くとも、処理を行うことができ、ＩＣテスタ内の比較タイミング精度はゆるくて済む。

また、切替部が、ＩＣテスタ、トランスの切替を行うので、ＩＣテスタにより、直流特性試験を行うことができる。

また、ＩＣテスタが、コンパレータの出力を入力するので、ジッタ測定部によりジッタ測定を行うことができる。

また、校正用トランスにより、トランスに、ＩＣテスタからの出力を出力するので、校正を行うことができる。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図８と同一のものは同一符号を付し説明を省略する。

図１において、ＩＣテスタ１は、ドライバ１１，１２，１３ａ，１３ｂ，１４，１５、コンパレータ１６ａ，１６ｂ、電圧発生部１７ａ，１７ｂ、ジッタ測定部１８等を有する。ＤＵＴ２は例えばＬＶＤＳトランスミッタで、パラレル／シリアル変換器２１、差動送信部２２ａ，２２ｂ、クロック発生器２３等からなり、ＩＣテスタ１からの出力を入力し、ＬＶＤＳ信号を出力する。パラレル／シリアル変換器２１は、ＩＣテスタ１の複数のドライバ１１によるパラレルデータをシリアルデータに変換する。差動送信部２２ａは、クロックを入力し、ＬＶＤＳ信号を出力する。複数の差動送信部２２ｂは、パラレル／シリアル変換器２１からのシリアルデータを、ＬＶＤＳ信号として出力する。クロック発生器２３は、ＩＣテスタ１のドライバ１２によるクロックを入力し、パラレル／シリアル変換器２１、差動送信部２２ａにクロックを与える。

リレーＲＬ１〜ＲＬ４は、ＤＵＴ２の出力端に可動接点ａを接続し、ＩＣテスタ１の直流測定部（図示せず）を固定接点ｂに接続する。コンデンサＣ１〜Ｃ４は、それぞれリレーＲＬ１〜ＲＬ４の固定接点ｃに一端を接続する。トランス４ａは、１次側巻線の一端、他端に、それぞれコンデンサＣ１，Ｃ２の他端を接続し、２次側巻線の一端を接地する。トランス４ｂは、１次側巻線の一端、他端に、それぞれコンデンサＣ３，Ｃ４の他端を接続し、２次側巻線の一端を接地する。抵抗Ｒ１，Ｒ２は、それぞれトランス４ａ，４ｂの２次側巻線に並列して接続される。

コンパレータ５ａ，５ｂは、それぞれトランス４ａ，４ｂの２次側巻線の他端が一方の入力端に接続され、他方の入力端に電圧発生部１７ａ，１７ｂに接続し、比較結果を保持する。リレーＲＬ５，ＲＬ６は、それぞれコンパレータ５ａの正、負の出力端に可動接点ａを接続する。レベル変換回路６ａは、リレーＲＬ５，ＲＬ６の固定接点ｂに接続し、ＥＣＬ（Emitter Coupled Logic）レベルをＩＣテスタ１の電圧レベルに変換して、ＩＣテスタ１のコンパレータ１６ａに出力する。レベル変換回路６ｂは、リレーＲＬ７，ＲＬ８の固定接点ｂに接続し、ＥＣＬレベルをＩＣテスタ１の電圧レベルに変換して、ＩＣテスタ１のコンパレータ１６ｂに出力する。レベル変換回路６ｃ，６ｄは、それぞれＩＣテスタ１のドライバ１３ａ，１３ｂからの出力を入力し、ＥＣＬレベルに変換して、コンパレータ５ａ，５ｂにラッチイネーブル信号を出力する。コネクタＣＮ１，ＣＮ２は、それぞれコンデンサＣ１，Ｃ２の一端に接続する。コネクタＣＮ３，ＣＮ４は、それぞれコンデンサＣ３，Ｃ４の一端に接続する。校正用トランス７は、ドライバ１４の出力が１次巻線に接続され、２次巻線がコネクタＣＮ５，ＣＮ６に接続する。選択部８は、リレーＲＬ５〜ＲＬ８の固定接点ｂを接続し、ドライバ１５、ジッタ測定部１８に接続する。

次に、選択部８の具体的構成を図２に示し説明する。図２において、ＤフリップフロップＦ１〜Ｆ４は、Ｄ端子がハイレベルに固定され、それぞれのクロック端子がリレーＲＬ５〜ＲＬ８の固定接点ｃに接続される。論理和回路８１は、ＯＲゲート８１ａ〜８１ｃからなり、ＤフリップフロップＦ１〜Ｆ４の出力を論理和して、ジッタ測定部１８に出力する。ＯＲゲート８１ａは、ＤフリップフロップＦ１，Ｆ２の出力を入力する。ＯＲゲート８１ｂは、ＤフリップフロップＦ３，Ｆ４の出力を入力する。ＯＲゲート８１ｃは、ＯＲゲート８１ａ，８１ｂの出力を入力し、ジッタ測定部１８に出力する。レベル変換回路８２ａ〜８２ｄは、それぞれＩＣテスタ１のドライバ１７ａ〜１７ｄの出力を入力し、ＥＣＬレベルに変換して、ＤフリップフロップＦ１〜Ｆ４のリセット端子に入力する。

このような装置の動作を以下に説明する。
（Ａ）機能試験
まず、機能試験について説明する。図３は図１に示す装置の動作を示したタイミングチャートで、（ａ）はＤＵＴ２に入力されるパラレルデータ、（ｂ）はＤＵＴ２に入力されるクロック、（ｃ）はＤＵＴ２が出力するＬＶＤＳ信号である。

リレーＲＬ１〜ＲＬ４の可動接点ａを固定接点ｃに接続する。そして、リレーＲＬ５〜ＲＬ８の可動接点ａを固定接点ｂに接続する。

ＩＣテスタ１が、図３（ａ）に示されるように、複数のドライバ１１からパラレルデータをＤＵＴ２のパラレル／シリアル変換器２１に出力すると共に、図３（ｂ）に示されるように、ドライバ１２からクロックをＤＵＴ２のクロック発生器２３に出力する。クロック発生器２３は、内部のフェーズ・ロック・ループにより、入力したクロックを逓倍して、パラレル／シリアル変換器２１に与えると共に、逓倍したクロックを分周して、差動送信部２２ａに与える。そして、差動送信部２２ａは、クロック発生器２３の分周されたクロックにより、ＬＶＤＳ信号を出力し、差動送信部２２ｂは、パラレル／シリアル変換器２１のシリアルデータにより、図３（ｃ）に示されるように、ＬＶＤＳ信号を出力する。

ＤＵＴ２の出力が、リレーＲＬ１〜ＲＬ４を介して、コンデンサＣ１〜Ｃ４に入力され、直流成分が除去される。そして、コンデンサＣ１〜Ｃ４からトランス４ａ，４ｂに入力され、トランス４ａ，４ｂがシングルエンド出力をコンパレータ５ａ，５ｂに出力する。コンパレータ５ａ，５ｂは、電圧発生部１７ａ，１７ｂからのスレッショルド電圧により、トランス４ａ，４ｂの出力を２値にする。そして、コンパレータ５ａ，５ｂは、ドライバ１３ａ，１３ｂのラッチイネーブル信号をレベル変換回路６ｃ，６ｄを介して入力し、この信号により、比較結果をラッチし、リレ−ＲＬ５〜ＲＬ８、レベル変換回路６ａ，６ｂを介して、ＩＣテスタ１のコンパレータ１５ａ，１５ｂに入力する。ＩＣテスタ１が、コンパレータ１６ａ，１６ｂでストローブをかけ、期待値と比較し、ＤＵＴ２の良否の判定を行う。すなわち、ストローブでなく、ラッチイネーブル信号が実質的な比較タイミングとなる。

（Ｂ）ダイナミック特性試験
次に基本的なダイナミック特性試験について説明する。図４は図１に示す装置の動作を示したタイミングチャートで、（ａ）はＤＵＴ２が出力するＬＶＤＳ信号、（ｂ）はドライバ１３ａ，１３ｂが出力するラッチイネーブル信号、（ｃ）はコンパレータ１６ａ，１６ｂのストローブである。

リレーＲＬ１〜ＲＬ４の可動接点ａを固定接点ｃに接続する。そして、リレーＲＬ５〜ＲＬ８の可動接点ａを固定接点ｂに接続する。

ＩＣテスタ１が、複数のドライバ１１から、シリアルデータがハイ、ロウの繰り返しになるようにパラレルデータをＤＵＴ２のパラレル／シリアル変換器２１に出力すると共に、ドライバ１２からクロックをＤＵＴ２のクロック発生器２３に出力する。クロック発生器２３は、入力したクロックを逓倍して、パラレル／シリアル変換器２１に与えると共に、逓倍したクロックを分周して、差動送信部２２ａに与える。そして、差動送信部２２ａは、クロック発生器２３の分周されたクロックにより、ＬＶＤＳ信号を出力し、差動送信部２２ｂは、パラレル／シリアル変換器２１のシリアルデータにより、図４（ａ）に示されるように、ＬＶＤＳ信号を出力する。

ＤＵＴ２の出力が、リレーＲＬ１〜ＲＬ４を介して、コンデンサＣ１〜Ｃ４に入力され、直流成分が除去される。そして、コンデンサＣ１〜Ｃ４からトランス４ａ，４ｂに入力され、トランス４ａ，４ｂがシングルエンド出力をコンパレータ５ａ，５ｂに出力する。コンパレータ５ａ，５ｂは、電圧発生部１７ａ，１７ｂからのスレッショルド電圧により、トランス４ａ，４ｂの出力を２値にする。そして、コンパレータ５ａ，５ｂは、例えば、図４（ｂ）に示されるように、ドライバ１３ａ，１３ｂのラッチイネーブル信号をレベル変換回路６ｃ，６ｄを介して入力し、この信号により、比較結果をラッチし、リレーＲＬ５〜ＲＬ８、レベル変換回路６ａ，６ｂを介して、ＩＣテスタ１のコンパレータ１５ａ，１５ｂに入力する。ＩＣテスタ１が、例えば、図４（ｃ）に示されるように、コンパレータ１５ａ，１５ｂでストローブをかけ、期待値と比較する。

ドライバ１３ａ，１３ｂがラッチイネーブル信号を微妙に変化させ、ＬＶＤＳ信号のロウからハイ、または、ハイからロウの切り換わるタイミングをサーチする。図４に示すように、ＩＣテスタ１のテストレート内にＬＶＤＳ信号が変化するが、コンパレータ５ａ，５ｂでラッチするので、信号変化をとらえることができる。

（立ち上がり時間）／（立下り時間）は個々のチャンネルにおいて、電圧発生部１７ａ，１７ｂのスレッショルド電圧をトランス４ａ，４ｂの出力振幅の２０％、８０％に変えて、サーチを行い、図示しないＩＣテスタ１の演算部により、（立ち上がり時間）／（立下り時間）を求める。

チャンネル間スキューは、スレッショルド電圧は固定し、各チャンネルのタイミング差を求める。アイパターンの開口は、個々のチャンネルで、スレッショルド電圧を変えて、タイミングを測定し、タイミング値と電圧値を２次元でプロットすることで測定する。

（Ｃ）ジッタ測定
そして、ダイナミック特性試験の中のジッタ測定動作について説明する。図５はジッタ測定の動作を説明する図で、（ａ）はＬＶＤＳ信号のビット番号、（ｂ）はＤＵＴ２の出力、（ｃ）はＤフリップフロップＦ１のリセット信号、（ｄ）は論理回路８１の出力である。

リレーＲＬ１〜ＲＬ８の可動接点ａを固定接点ｃに接続する。ＩＣテスタ１が、複数のドライバ１１からパラレルデータをＤＵＴ２のパラレル／シリアル変換器２１に出力すると共に、ドライバ１２からクロックをＤＵＴ２のクロック発生器２３に出力する。クロック発生器２３は、入力したクロックを逓倍して、パラレル／シリアル変換器２１に与えると共に、逓倍したクロックを分周して、差動送信部２２ａに与える。そして、差動送信部２２ａは、クロック発生器２３のクロックにより、ＬＶＤＳ信号を出力し、差動送信部２２ｂは、パラレル／シリアル変換器２１のシリアルデータにより、ＬＶＤＳ信号を出力する。

ＤＵＴ２の出力が、リレーＲＬ１〜ＲＬ４を介して、コンデンサＣ１〜Ｃ４に入力され、直流成分が除去される。そして、コンデンサＣ１〜Ｃ４からトランス４ａ，４ｂに入力され、トランス４ａ，４ｂがシングルエンド出力をコンパレータ５ａ，５ｂに出力する。コンパレータ５ａ，５ｂは、電圧発生部１７ａ，１７ｂからのスレッショルド電圧により、トランス４ａ，４ｂの出力を２値にする。ここで、図示しないＩＣテスタ１のドライバからコンパレータ５ａ，５ｂに制御信号が入力され、比較結果をラッチせずにそのまま出力している。

ドライバ１５ａ〜１５ｄは、レベル変換部８２ａ〜８２ｄを介して、ＤフリップフロップＦ１〜Ｆ４のリセット端子にリセット信号を出力し、ＤフリップフロップＦ１〜Ｆ４をリセットさせている。そして、ドライバ１５ｃがリセット信号の出力を止める。そして、コンパレータ５ｂが、比較結果をラッチせずに、リレーＲＬ７を介して、図５（ｂ）に示されるように、ＤフリップフロップＦ３のクロック端子に入力し、ＤフリップフロップＦ３は、Ｑ出力を立ち上げる。このＱ出力を、ＯＲゲート８１ｂ，８１ｃを介して、図５（ｄ）に示されるように、ジッタ測定部１８に入力される（ｔ１）。そして、ドライバ１５ｃが再びリセット信号を出力し、ＤフリップフロップＦ３のＱ出力を立ち下げる（ｔ２）。再び、ドライバ１５ｃがリセット信号を止める。コンパレータ５ｂの正出力が、ＤフリップフロップＦ３のクロック端子に入力され、ＤフリップフロップＦ３のＱ出力は再び立ち上がる。このＱ出力を、ＯＲゲート８１ｂ，８１ｃを介して、図５（ｄ）に示されるように、ジッタ測定部１８に入力される（ｔ３）。このような動作を繰り返し、ジッタ測定部１８が、入力された信号の立ち上がりの時間間隔の測定を繰り返し、ジッタ測定が行われる。

ここで、ＬＶＤＳ信号のシリアルデータは６００Ｍｂｐｓで、ビット間の時間間隔約１．６ｎｓ時間を測定しなければならないが、約１３ｎｓを測定し、１／８にすることにより、ビット間の時間間隔の測定を行っている。

差動送信部２２ｂの出力の立ち下がりジッタを測定する場合、上述と同じように、ＤフリップフロップＦ４に対して、ドライバ１５ｄからリセット信号が入力され、ジッタ測定部１８が入力された信号の立ち上がりの時間間隔の測定を繰り返し、ジッタ測定が行われる。

同様に、差動送信部２２ａの出力の立ち上がりジッタを測定する場合は、コンパレータ５ａの正出力（リレーＲＬ５の出力）により測定を行い、立ち下がりジッタを測定する場合は、コンパレータ５ａの負出力（リレーＲＬ６の出力）により測定を行う。

そして、同一ビットを測定する場合には、図６に示すように、同一ビットの手前で、立ち上がるときに、ドライバ１５ａ〜１５ｃのリセット信号を解除するように制御を行う。

（Ｄ）直流特性試験
リレーＲＬ１〜ＲＬ４の可動接点ａを固定接点ｂに接続する。そして、図示しないＩＣテスタ１の直流測定部により、直流特性の試験を行う。

（Ｅ）校正
最後に校正について説明する。校正する場合、図示しない同軸ケーブルをコネクタＣＮ１，ＣＮ５に接続し、コネクタＣＮ１，ＣＮ５間を接続すると共に、図示しない同軸ケーブルをコネクタＣＮ２，ＣＮ６に接続し、コネクタＣＮ２，ＣＮ６間を接続する。リレーＲＬ１，ＲＬ２の可動接点ａを固定接点ｂに接続し、リレーＲＬ５，ＲＬ６の可動接点ａを固定接点ｂに接続する。そして、ドライバ１４が信号をトランス７の１次側巻線に出力し、トランス７の２次側巻線の出力が、同軸ケーブル、コンデンサＣ１，Ｃ２を介して、トランス４ａの１次側巻線に入力される。トランス４ａの２次側巻線の出力が、コンパレータ５ａに入力される。

コンパレータ５ａは、電圧発生部１７からのスレッショルド電圧により、トランス４ａの出力を２値にする。そして、コンパレータ５ａは、ドライバ１３ａのラッチイネーブル信号を、レベル変換回路６ｃを介して入力し、この信号により、比較結果をラッチし、リレーＲＬ５，ＲＬ６、レベル変換回路６ａを介して、ＩＣテスタ１のコンパレータ１６ａに入力する。ＩＣテスタ１が、コンパレータ１６ａでストローブをかけ、期待値と比較する。そして、ドライバ１３ａがラッチイネーブル信号を微妙に変化させ、ロウからハイに切り換わるタイミングをサーチする。これにより、回路等の遅延量を測定し、各部の校正を行う。

同様に、同軸ケーブルをコネクタＣＮ１，ＣＮ２から取り外し、それぞれコネクタＣＮ３，ＣＮ４に接続し、コネクタＣＮ３，ＣＮ５間を接続すると共に、コネクタＣＮ４，ＣＮ６を接続する。リレーＲＬ３，ＲＬ４の可動接点ａを固定接点ｂに接続し、リレーＲＬ７，ＲＬ８の可動接点ａを固定接点ｂに接続する。そして、ドライバ１４が信号をトランス７の１次側巻線に出力し、トランス７の２次側巻線の出力を、同軸ケーブル、コンデンサＣ３，Ｃ４を介して、トランス４ｂの１次側巻線に入力される。トランス４ｂの２次側巻線の出力が、コンパレータ５ｂに入力される。

コンパレータ５ｂは、電圧発生部１７ｂからのスレッショルド電圧により、トランス４ｂの出力を２値にする。そして、コンパレータ５ｂは、ドライバ１３ｂのラッチイネーブル信号を、レベル変換回路６ｄを介して入力し、この信号により、比較結果をラッチし、リレーＲＬ７，ＲＬ８、レベル変換回路６ｂを介して、ＩＣテスタ１のコンパレータ１６ｂに入力する。ＩＣテスタ１が、コンパレータ１６ｂでストローブをかけ、期待値と比較する。そして、ドライバ１３ｂがラッチイネーブル信号を微妙に変化させ、ロウからハイに切り換わるタイミングをサーチする。これにより、回路等の遅延量を測定し、各部の校正を行う。このような動作を行い、回路等の遅延の校正を行う。

このように、トランス４ａ，４ｂが、ＤＵＴ２のＬＶＤＳ信号を良好な周波数特性でシングルエンド信号にするので、ＩＣテスタ１で機能試験、ダイナミック特性試験を行うことができる。

また、トランス４ａ，４ｂのシングルエンド出力を、コンパレータ５ａ，５ｂでスレッショルド電圧と比較し、２値化を行うので、比較的良好な周波数特性が得られる。これにより、ジッタ測定を精度よく行うことができる。

また、コンパレータ５ａ，５ｂが、ラッチイネーブル信号により保持を行うので、ＩＣテスタ１の動作スピードが遅くとも、処理を行うことができ、ＩＣテスタ１内の比較タイミング精度はゆるくて済む。

また、リレーＲＬ１〜ＲＬ４の切替部が、ＩＣテスタ１、トランス４ａ，４ｂの切替を行うので、ＩＣテスタ１により、直流特性試験を行うことができる。

また、ＩＣテスタ１が、コンパレータ５ａ，５ｂの出力を入力するので、ジッタ測定部によりジッタ測定を行うことができる。

また、補正用トランス７により、トランス４ａ，４ｂに、ＩＣテスタ１からの出力を出力するので、校正を行うことができる。

次に、第２の実施例を図７に示し説明する。ここで、図１と同一のものは同一符号を付して説明を省略する。

図７において、コンパレータ９は、コンパレータ５ａの代わりに設けられ、トランス４ａの２次側巻線の他端が一方の入力端に接続され、他方の入力端に電圧発生部１７ａに接続する。ＤフリップフロップＦは保持回路で、コンパレータ９の出力端をＤ端子に接続すると共に、クロック端子にドライバ１３ａの出力端を接続し、Ｑ出力をコンパレータ１６ａに出力する。ドライバ１９は、ＩＣテスタ１に設けられ、ＤフリップフロップＦのリセット端子に接続する。

このような装置は、ジッタ測定を行うためのリレーＲＬ５，ＲＬ６、レベル変換回路６ａ，６ｂが設けられていないだけで、その他の動作は図１に示す装置と同じである。つまり、コンパレータ５ａのラッチの代わりに、ＤフリップフロップＦがラッチを行う。そして、ドライバ１９の出力により、ＤフリップフロップＦのリセットが行われ、次のコンパレータ９の出力を、ドライバ１３ａの出力によりラッチする。その他の動作は図１に示す装置と同様なので説明を省略する。

なお、本発明はこれに限定されるものではなく、レベル変換回路６ａ〜６ｄを設けた構成を示したが、ＩＣテスタ１がコンパレータ５ａの電圧レベルを直接受けるとことが可能であれば、設ける必要はない。

また、ジッタ測定において、選択部８の代わりに、分周回路を設け、リレーＲＬ５〜ＲＬ８の出力を分周し、ジッタ測定部１８に入力する構成でもよい。つまり、図５に示す動作をさせるためには、分周回路の分周数が４になり、図６に示す動作をさせるためには、分周回路の分周数が７になる。

また、ＩＣテスタ１の速度が高速であれば、コンパレータ５ａ，５ｂ，９、ＤフリップフロップＦを設けずに、トランス４ａ，４ｂの出力を直接、ＩＣテスタ１のコンパレータ１６ａ，１６ｂに入力する構成にしてもよい。

また、ＤＵＴ２は、ＬＶＤＳトランスミッタだけでなく、ＬＶＤＳ信号を出力するものであればよい。

また、リレーＲＬ１〜ＲＬ８はリレーだけでなく、スイッチで構成してもよい。すなわち、切り替えを行う切替部であればよい。

本発明の一実施例を示した構成図である。 図１に示す装置の選択部８の具体的構成を示した図である。 図１に示す装置の動作を示したタイミングチャートである。 図１に示す装置の動作を示したタイミングチャートである。 図１，２に示す装置の動作を示したタイミングチャートである。 図１，２に示す装置の動作を示したタイミングチャートである。 本発明の第２の実施例を示した構成図である。 従来のテストシステムの構成を示した図である。

符号の説明

１ ＩＣテスタ
２ ＤＵＴ
４ａ，４ｂ トランス
５ａ，５ｂ，９ コンパレータ
７ 校正用トランス
１８ ジッタ測定部
Ｃ１〜Ｃ４ コンデンサ
Ｆ Ｄフリップフロップ
ＲＬ１〜ＲＬ８ リレー

Claims (8)

1. ＬＶＤＳ信号を出力する被試験対象を試験するテストシステムにおいて、
   前記試験対象に試験信号を出力するＩＣテスタと、
   前記被試験対象が出力するＬＶＤＳ信号が入力され、シングルエンド出力を前記ＩＣテスタに与えるトランスと
   を備えたことを特徴とするテストシステム。
2. ＬＶＤＳ信号を出力する被試験対象を試験するテストシステムにおいて、
   前記試験対象に試験信号を出力するＩＣテスタと、
   前記被試験対象が出力するＬＶＤＳ信号が入力されるトランスと、
   このトランスのシングルエンド出力を入力し、この出力とシュレッショルド電圧とを比較し、ＩＣテスタに出力するコンパレータと
   を設けたことを特徴とするテストシステム。
3. ＬＶＤＳ信号を出力する被試験対象を試験するテストシステムにおいて、
   前記試験対象に試験信号を出力するＩＣテスタと、
   前記被試験対象が出力するＬＶＤＳ信号が入力されるトランスと、
   このトランスのシングルエンド出力を入力し、この出力とシュレッショルド電圧とを比較するコンパレータと、
   このコンパレータの出力を保持し、ＩＣテスタに出力する保持回路と
   を設けたことを特徴とするテストシステム。
4. 被試験対象の出力端を、前記トランスまたは前記ＩＣテスタに切り替える切替部を設けたことを特徴とする請求項１〜３のいずれかに記載のテストシステム。
5. ＩＣテスタは、切替部がトランスに切り替えたとき、機能特性試験を行い、切替部が自身に切り替えたとき、直流特性試験を行うことを特徴とする請求項４記載のテストシステム。
6. ＩＣテスタは、コンパレータの出力によりジッタ測定を行うジッタ測定部を有することを特徴とする請求項２または３記載のテストシステム。
7. ＩＣテスタの出力が入力され、トランスに出力する校正用トランスを設け、校正を行うことを特徴とする請求項１〜６のいずれかに記載のテストシステム。
8. トランスの前段に直流成分を除去するコンデンサを設けたことを特徴とする請求項１〜７のいずれかに記載のテストシステム。
   

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