JP2004239666A - 検出装置、信号遅延器、インバータ - Google Patents
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Abstract
【課題】被測定信号の値を、高い精度で検出する。
【解決手段】複数のストローブを生成することにより、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する検出装置であって、複数の被測定信号遅延部と、複数のタイミング信号遅延部と、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する値検出部と、電力を複数のタイミング信号遅延部のそれぞれに伝送するタイミング信号用電力線と、電力を複数の被測定信号遅延部のそれぞれに伝送し、かつ、それぞれの被測定信号遅延部と電力供給部との間におけるインピーダンスが、それぞれの被測定信号遅延部に対応するタイミング信号遅延部と、電力供給部との間における、タイミング信号用電力線のインピーダンスと略等しい被測定信号用電力線とを備える。
【選択図】 図５
【解決手段】複数のストローブを生成することにより、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する検出装置であって、複数の被測定信号遅延部と、複数のタイミング信号遅延部と、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する値検出部と、電力を複数のタイミング信号遅延部のそれぞれに伝送するタイミング信号用電力線と、電力を複数の被測定信号遅延部のそれぞれに伝送し、かつ、それぞれの被測定信号遅延部と電力供給部との間におけるインピーダンスが、それぞれの被測定信号遅延部に対応するタイミング信号遅延部と、電力供給部との間における、タイミング信号用電力線のインピーダンスと略等しい被測定信号用電力線とを備える。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、検出装置、信号遅延器、インバータに関する。特に本発明は、複数のストローブを生成することにより、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する検出装置に関する。
【０００２】
【従来の技術】
従来、わずかずつ位相差が与えられた多相パルスで構成されたマルチストローブを用いて、被測定信号を測定することにより、電子デバイスの良否を判定する試験装置が知られている（例えば、特許文献１参照。）。従来の試験装置においては、複数の遅延素子を用いて、マルチストローブを生成していた。
【０００３】
【特許文献１】
特開２００１−３５６１５３号公報（第６頁、第２０図）
【０００４】
【発明が解決しようとする課題】
しかし、従来の試験装置においては、例えば電源電位変動等により、それぞれの遅延素子における遅延時間が変動した場合に、マルチストローブの精度が低下するという問題があった。そのため、従来、マルチストローブを用いて、電子デバイスを適切に試験できない場合があった。
【０００５】
そこで本発明は、上記の課題を解決することのできる検出装置、信号遅延器、インバータを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００６】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、複数のストローブを生成することにより、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する検出装置であって、直列に複数個接続されており、被測定信号を初段に受け取り、かつ、それぞれが受け取る入力信号を、予め定められた被測定信号遅延時間それぞれ遅延させて出力する、複数の被測定信号遅延部と、それぞれが複数の被測定信号遅延部のそれぞれに対応して設けられ、直列に複数個接続されており、予め定められたタイミングで値が変化するタイミング信号を初段に受け取り、かつ、それぞれが受け取る入力信号を被測定信号遅延時間と異なる予め定められたタイミング遅延時間それぞれ遅延させて、複数のストローブのそれぞれとして出力することにより、複数のストローブを含むマルチストローブ信号を出力する、複数のタイミング信号遅延部と、複数の被測定信号遅延部のそれぞれが出力する信号の値を、それぞれの被測定信号遅延部に対応するタイミング信号遅延部が出力するストローブのタイミングに基づき検出することにより、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する値検出部と、複数のタイミング信号遅延部及び複数の被測定信号遅延部に電力を供給する電力供給部と、電力供給部が供給する電力を、複数のタイミング信号遅延部のそれぞれに伝送するタイミング信号用電力線と、電力供給部が供給する電力を、複数の被測定信号遅延部のそれぞれに伝送し、かつ、それぞれの被測定信号遅延部と電力供給部との間におけるインピーダンスが、それぞれの被測定信号遅延部に対応するタイミング信号遅延部と、電力供給部との間における、タイミング信号用電力線のインピーダンスと略等しい被測定信号用電力線と
を備える。
【０００７】
また、被測定信号用電力線は、タイミング信号用電力線と略平行に設けられ、それぞれの被測定信号遅延部と、被測定信号用電力線との距離は、それぞれの被測定信号遅延部に対応するタイミング信号遅延部と、タイミング信号用電力線との距離と略等しくてよい。
【０００８】
また、複数のタイミング信号遅延部は、対応する複数の被検出信号遅延部のそれぞれの間における間隔と、それぞれ略等しい距離を隔てて設けられてよい。
【０００９】
また、それぞれのタイミング信号遅延部は、当該タイミング信号遅延部が受け取る入力信号に応じた電圧を出力するタイミング信号ドライバと、タイミング信号ドライバの出力と、予め定められた電位との間に設けられた、変更可能な静電容量を有するタイミング信号用可変コンデンサとを有し、それぞれの被測定信号遅延部は、対応するタイミング信号遅延部におけるタイミング信号ドライバと略同一の被測定信号ドライバと、被測定信号ドライバの出力と、予め定められた電位との間に設けられた、タイミング信号用可変コンデンサと略同一の被測定信号用可変コンデンサとを有してよい。
【００１０】
また、タイミング信号ドライバは、直列に接続され、かつ、前段に入力信号を受け取る２個のインバータと前段のインバータの出力と、予め定められた電位との間に設けられた、タイミング信号用可変コンデンサと略同一の中間可変コンデンサとを含んでよい。
【００１１】
本発明の第２の形態によると、被遅延信号を遅延させて出力する信号遅延器であって、直列に接続され、かつ、初段に被遅延信号を受け取る２個のインバータと、略等しい静電容量に設定され、かつ、２個のインバータのそれぞれの出力と、予め定められた電位との間にそれぞれ設けられた２個の可変コンデンサとを備える。２個のインバータは略同一であり、２個の可変コンデンサは略同一であってよい。
【００１２】
また、可変コンデンサは、設定すべき静電容量を示す設定信号を受け取る設定端子と、対応するインバータの出力と電気的に接続されることにより、設定信号に示された静電容量を、当該インバータの出力と予め定められた電位との間に与える容量供給端子とを有し、２個の可変コンデンサのそれぞれの設定端子は、互いに電気的に接続されてよい。
【００１３】
また、可変コンデンサは、設定信号、及び当該設定信号の反転信号の一方を、ソース端子及びドレイン端子に受け取り、ゲート端子が容量供給端子と電気的に接続された可変コンデンサ用ＮＭＯＳトランジスタと、設定信号、及び当該設定信号の反転信号の他方を、ソース端子及びドレイン端子に受け取り、ゲート端子が容量供給端子と電気的に接続された可変コンデンサ用ＰＭＯＳトランジスタとを有してよい。
【００１４】
また、インバータは、ソース端子にＨレベルに対応する電位を受け取るインバータ用ＰＭＯＳトランジスタと、それぞれが、インバータ用ＰＭＯＳトランジスタと略等しいサイズを有し、かつ、インバータ用ＰＭＯＳトランジスタのドレイン端子と、Ｌレベルに対応する電位との間に直列に接続された２個のインバータ用ＮＭＯＳトランジスタとを有してよい。
【００１５】
また、インバータ用ＰＭＯＳトランジスタと、２個のインバータ用ＮＭＯＳトランジスタの一方とは、ゲート端子にインバータが受け取る入力信号を受け取り、２個のインバータ用ＮＭＯＳトランジスタの他方は、ゲート端子に、Ｈレベルに対応する電位を受け取ってよい。
【００１６】
本発明の第３の形態によると、入力信号を反転するインバータであって、ソース端子にＨレベルに対応する電位を受け取るＰＭＯＳトランジスタと、それぞれが、ＰＭＯＳトランジスタと略等しいサイズを有し、かつ、ＰＭＯＳトランジスタのドレイン端子と、Ｌレベルに対応する電位との間に直列に接続された２個のＮＭＯＳトランジスタとを備える。
【００１７】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１８】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、試験対象である電子デバイス２００の出力信号に基づき、電子デバイス２００の良否を判定する。また、本例の試験装置１００は、電子デバイス２００の出力信号の値が変化するタイミングを、高い精度で検出する。
【００２０】
試験装置１００は、パターン発生部１０、波形整形部２０、信号入出力部３０、判定部４０、及びテスタ制御部１５０を備える。パターン発生部１０は、テスタ制御部１５０から受け取る指示に基づき、電子デバイス２００に与えるべき試験パターンを生成する。また、パターン発生部１０は、電子デバイス２００の出力信号の期待値を判定部４０に与える。
【００２１】
波形整形部２０は、パターン発生部１０が生成した試験パターンを整形することにより、電子デバイス２００に与えるべき試験信号を生成して信号入出力部３０に供給する。また、波形整形部２０は、予め定められたタイミングで値が変化するストローブであるタイミング信号ＳＴＲＢＨ、ＳＴＲＢＬを、判定部４０に供給する。
【００２２】
信号入出力部３０は、ドライバ９０、レベルコンパレータ７０、及びレベルコンパレータ８０を有する。ドライバ９０は、波形整形部２０が生成した試験信号を電子デバイス２００に与える。
【００２３】
レベルコンパレータ７０は、電子デバイス２００の出力信号の値を予め設定された比較Ｈレベル電位ＶｉＨと比較した結果に基づき、信号ＳＨを出力する。レベルコンパレータ７０は、信号ＳＨとして、当該出力信号が比較Ｈレベル電位より大きい場合にはＨレベルの信号を出力し、当該出力信号が比較Ｈレベル電位より小さい場合にはＬレベルの信号を出力する。
【００２４】
また、レベルコンパレータ８０は、電子デバイス２００の出力信号の値を予め設定された比較Ｌレベル電位ＶｉＬと比較した結果に基づき、信号ＳＬを出力する。レベルコンパレータ８０は、信号ＳＬとして、当該出力信号が比較Ｌレベル電位より大きい場合にはＨレベルの信号を出力し、当該出力信号が比較Ｌレベル電位より小さい場合にはＬレベルの信号を出力する。レベルコンパレータ８０は、比較Ｌレベル電位として、比較Ｈレベル電位以下の電位を受け取ってよい。
【００２５】
これにより、信号入出力部３０は、電子デバイス２００に対して試験信号を与え、電子デバイス２００の出力信号に基づく信号ＳＨ、ＳＬを、判定部４０が判定すべき被測定信号ＳＨ、ＳＬとして、判定部４０に与える。尚、信号入出力部３０は、例えば、電子デバイス２００の近傍に設けられたテストヘッド内に設けられる。また、電子デバイス２００が半導体ウェハ上に形成されている場合、信号入出力部３０はプローブカード上に設けられてもよい。
【００２６】
判定部４０は、マルチストローブ処理部５０及び論理比較部６０を有する。マルチストローブ処理部５０は、タイミング信号ＳＴＲＢＨ、ＳＴＲＢＬに基づくタイミングで、被測定信号ＳＨ、ＳＬの値を検出することにより、電子デバイス２００の出力信号の値を検出した結果を、取得データＳＤＨ０〜１６、ＳＤＬ０〜１６として論理比較部６０に与える。尚、本例において、マルチストローブ処理部５０は、可変コンデンサ（図示せず）を有し、可変コンデンサに設定すべき静電容量を示す設定信号をテスタ制御部１５０から受け取る。
【００２７】
論理比較部６０は、取得データＳＤＨ０〜１６、ＳＤＬ０〜１６の値を、パターン発生部１０から受け取る期待値と比較することにより、電子デバイス２００の良否を判定し、判定結果をテスタ制御部１５０に与える。
【００２８】
テスタ制御部１５０は、例えばワークステーションであり、パターン発生部１０、波形整形部２０、信号入出力部３０、及び判定部４０を制御する。テスタ制御部１５０は、例えば、電子デバイス２００に与えるべき試験信号に対応する試験パターンをパターン発生部１０に生成させる。また、テスタ制御部１５０は、判定部４０から受け取った判定結果を、試験結果として表示する。本例によれば、電子デバイス２００を適切に試験することができる。
【００２９】
図２は、マルチストローブ処理部５０の構成の一例を示す。本例において、マルチストローブ処理部５０は、ＳＨ信号処理部５２及びＳＬ信号処理部５４を含む。ＳＨ信号処理部５２は、複数の被測定信号遅延部３０６−０〜１７、複数のタイミング信号遅延部３０２−０〜１７、及び値検出部３０４を有する。
【００３０】
複数の被測定信号遅延部３０６−０〜１７は、直列に複数個接続されており、被測定信号ＳＨを初段に受け取る。また、複数の被測定信号遅延部３０６−０〜１７は、それぞれが受け取る入力信号を、予め定められた被測定信号遅延時間（ＴｐｄＡ）それぞれ遅延させて出力する。
【００３１】
本例において、複数の被測定信号遅延部３０６−０〜１７は、それぞれ略同一のタイミング遅延時間（ＴｐｄＡ）、入力信号を遅延させる。これにより、被測定信号遅延部３０６−ｋ（ｋは、０≦ｋ≦１６を満たす整数、０、１、２、・・・、１６のいずれかである）は、被測定信号ＳＨを、時間ｋ×ＴｐｄＡ遅延させた遅延信号ＳＨｋを出力する。
【００３２】
複数のタイミング信号遅延部３０２−０〜１７は、それぞれが複数の被測定信号遅延部３０６−０〜１７のそれぞれに対応して設けられる。また、複数のタイミング信号遅延部３０２−０〜１７は、直列に接続されており、タイミング信号ＳＴＲＢＨを初段に受け取る。そして、複数のタイミング信号遅延部３０２−０〜１７は、それぞれが受け取る入力信号を、被測定信号遅延時間（ＴｐｄＡ）と異なる予め定められたタイミング遅延時間、それぞれ遅延させて出力する。
【００３３】
ここで、複数のタイミング信号遅延部３０２−０〜１７は、それぞれ同一のタイミング信号遅延時間、入力信号を遅延させてもよく、それぞれ異なるタイミング信号遅延時間、入力信号を遅延させてもよい。本例において、タイミング信号遅延部３０２−ｋは、タイミング信号遅延時間（Ｔｐｄｋ＝ＴｐｄＡ＋αｋ）、入力信号を遅延させることにより、ストローブＳＴＲＢＨｋをそれぞれ出力する。
【００３４】
これにより、複数のタイミング信号遅延部３０２−０〜１７は、複数のストローブＳＴＲＢＨ０〜１６を含むマルチストローブ信号を出力する。尚、本例において、複数のタイミング信号遅延部３０２−０〜１７のそれぞれは、テスタ制御部１５０から受け取る設定信号が示す設定値に基づき、タイミング信号遅延時間をそれぞれ設定する。
【００３５】
値検出部３０４は、複数のタイミング信号遅延部３０２−０〜１６に、それぞれ対応して設けられた複数のタイミングコンパレータ３１０−０〜１６を含む。タイミングコンパレータ３１０−ｋは、対応するタイミング信号遅延部３０２−ｋ、被測定信号遅延部３０６−ｋのそれぞれから、ストローブＳＴＲＢＨｋ及び遅延信号ＳＨｋを受け取り、ストローブＳＴＲＢＨｋの立ち上がりエッジに応じて、遅延信号ＳＨｋの値を検出して、取得データＳＨＤｋとして出力する。
【００３６】
これにより、値検出部３０４は、複数の被測定信号遅延部３０６−０〜１６のそれぞれが出力する遅延信号ＳＨ０〜１６の値を、それぞれの被測定信号遅延部３０６ｋに対応するタイミング信号遅延部３０２ｋが出力するストローブＳＴＲＢＨｋのタイミングに基づき検出する。これにより、値検出部３０４は、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応する測定タイミングにおける被測定信号ＳＨの値を検出して、複数の取得データＳＨＤ０〜１６として論理比較部６０に与える。本例によれば、複数のストローブを生成することにより、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応する測定タイミングにおける被測定信号ＳＨの値を検出することができる。
【００３７】
ここで、本例において、初段及び最終段のタイミング信号遅延部３０２−０、１７は、複数のストローブＳＴＲＢＨ０〜１６の出力条件を同一にするために設けられている。また、初段及び最終段の被測定信号遅延部３０６−０、１７は、複数の遅延信号ＳＨ０〜１６の出力条件を同一にするために設けられている。これにより、それぞれのタイミングコンパレータ３１０−ｋは、他のタイミングコンパレータ３１０と略等しい波形条件で、ストローブＳＴＲＢＨｋ及び遅延信号ＳＨｋを受け取ることができる。
【００３８】
そのため、本例によれば、複数のストローブＳＴＲＢＨ０〜１６及び複数の遅延信号ＳＨ０〜１６に生じる誤差を低減することができる。また、これにより、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応する測定タイミングにおける被測定信号ＳＨの値を、更に高い精度で検出することができる。
【００３９】
尚、ＳＬ信号処理部５４は、タイミング信号ＳＴＲＢＨ及び被測定信号ＳＨに代えてタイミング信号ＳＴＲＢＬ及び被測定信号ＳＬを受け取り、取得データＳＤＨ０〜ＳＤＨ１６に代えて、ＳＤＬ０〜ＳＤＬ１６を出力する。これ以外の点において、ＳＬ信号処理部５４は、ＳＨ信号処理部５２と同一又は同様の機能を有するため説明を省略する。
【００４０】
図３及び図４は、ＳＨ信号処理部５２の動作の一例を説明する図である。本例において、複数の被測定信号遅延部３０６−０〜１６は、図３に示すように、被測定信号ＳＨを、被測定信号遅延時間（ＴｐｄＡ）ずつ、順次遅延させることにより、複数の遅延信号ＳＨ０〜ＳＨ１６を出力する。また、複数のタイミング信号遅延部３０２−０〜１６は、タイミング信号を、複数のタイミング信号遅延時間（Ｔｐｄ０〜Ｔｐｄ１６）のそれぞれずつ、順次遅延させることにより、複数のストローブＳＴＲＢＨ０〜１６を出力する。尚、図３は、遅延信号ＳＨ１〜ＳＨ１６、及びストローブＳＴＲＢＨ１〜１６の変化のタイミングを、遅延信号ＳＨ０及びストローブＳＴＲＢＨ０に変化のタイミングを基準として示す。
【００４１】
また、値検出部３０４は、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応するタイミングにおいて、複数の遅延信号ＳＨ０〜ＳＨ１６のそれぞれの値を検出して、複数の取得データＳＤＨ０〜ＳＤＨ１６のそれぞれとして出力する。この場合、値検出部３０４は、図４に示すように、タイミング信号遅延時間（Ｔｐｄｋ）と、被測定信号遅延時間（ＴｐｄＡ）との差分αｋに基づき、被測定信号ＳＨにおける、それぞれ異なる位相に対応する値を、複数の取得データＳＤＨ０〜ＳＤＨ１６として出力する。
【００４２】
図５は、ＳＨ信号処理部５２の詳細な構成の一例を示す。尚、図５は、ＳＨ信号処理部５２のうち、値検出部３０４及び、値検出部３０４に接続された配線を省略して、複数のタイミング信号遅延部３０２−０〜１７、及び複数の被測定信号遅延部３０６−０〜１７の構成を詳細に示す。
【００４３】
本例において、ＳＨ信号処理部５２は、一の半導体チップ上にモノリシックに形成されており、電源電位ＶＤＤを伝送する主電源配線５０２、副電源配線５０４、及び副電源配線５０６と、接地電位ＶＳＳを伝送する主接地配線５０８、副接地配線５１０、及び副接地配線５１２とを有する。
【００４４】
主電源配線５０２及び主接地配線５０８のそれぞれは、半導体チップ上に形成された金属配線であって、その半導体チップに設けられたＶＤＤ電源端子（図示せず）及びＶＳＳ電源端子（図示せず）のそれぞれと電気的に接続される。主電源配線５０２及び主接地配線５０８は、複数のタイミング信号遅延部３０２−０〜１７、及び複数の被測定信号遅延部３０６−０〜１７に電力を供給する電力供給部の一例である。
【００４５】
また、副電源配線５０４及び副接地配線５１０のそれぞれは、主電源配線５０２及び主接地配線５０８のそれぞれと電気的に接続された、半導体チップ上の金属配線であり、主電源配線５０２及び主接地配線５０８のそれぞれが供給する電力を、複数のタイミング信号遅延部３０２−０〜１７のそれぞれに伝送するタイミング信号用電力線の一例である。
【００４６】
副電源配線５０６及び副接地配線５１２のそれぞれは、主電源配線５０２及び主接地配線５０８のそれぞれと電気的に接続された、半導体チップ上の金属配線であり、主電源配線５０２及び主接地配線５０８のそれぞれが供給する電力を、被測定信号遅延部３０６−０〜１７のそれぞれに伝送する被測定信号用電力線の一例である。
【００４７】
本例において、副電源配線５０６及び副接地配線５１２のそれぞれは、副電源配線５０４及び副接地配線５１０のそれぞれと略平行に設けられており、それぞれの被測定信号遅延部３０６と、副電源配線５０６との距離は、それぞれの被測定信号遅延部３０６に対応するタイミング信号遅延部３０２と、副電源配線５０４との距離と略等しい。また、それぞれの被測定信号遅延部３０６と、副接地配線５１２との距離は、それぞれの被測定信号遅延部３０６に対応するタイミング信号遅延部３０２と、副接地配線５１０との距離と略等しい。
【００４８】
また、副電源配線５０４、副電源配線５０６、副接地配線５１０、及び副接地配線５１２は、それぞれ略同一の配線幅を有しており、複数のタイミング信号遅延部３０６は、対応する複数の被検出信号遅延部３０２のそれぞれの間における間隔と、それぞれ略等しい距離を隔てて設けられる。
【００４９】
そのため、本例において、それぞれの被測定信号遅延部３０６と主電源配線５０２との間における、副電源配線５０６のインピーダンスは、それぞれの被測定信号遅延部３０６に対応するタイミング信号遅延部３０２と、主電源配線５０２との間における、副電源配線５０４のインピーダンスと略等しい。また、この被測定信号遅延部３０６と主接地配線５０８との間における、副接地配線５１２のインピーダンスは、この信号遅延部３０２と、主接地配線５０８との間における、副接地配線５１０のインピーダンスと略等しい。
【００５０】
そのため、本例によれば、それぞれの被測定信号遅延部３０６が、対応するそれぞれのタイミング信号遅延部３０２と、略同一の電源電圧条件の下で動作する。これにより、複数のタイミング信号遅延部３０２−０〜１７、及び複数の被測定信号遅延部３０６−０〜１７は、高い精度で、複数のストローブＳＴＲＢＨ０〜１６、及び遅延信号ＳＨ０〜１６を生成することができる。
【００５１】
尚、それぞれのタイミング信号遅延部３０２と、副接地配線５１０との距離は、それぞれのタイミング信号遅延部３０２と、副電源配線５０４との距離と略等しいのが好ましい。この場合、タイミング信号遅延部３０２の出力信号における立ち上がり変化と立ち下がり変化との間におけるスルーレートの差を低減することができる。
【００５２】
ここで、それぞれのタイミング信号遅延部３０２及び被測定信号遅延部３０６について、更に詳しく説明する。本例において、それぞれのタイミング信号遅延部３０２は、ドライバ４１８及び可変コンデンサ４０８を有し、被遅延信号である入力信号を遅延させて出力する。それぞれのタイミング信号遅延部３０２は、それぞれ略同一なドライバ４１８と、それぞれ略同一な可変コンデンサ４０８とを有してよい。
【００５３】
ドライバ４１８は、直列に接続された２個のインバータ４０２、４０４、及び可変コンデンサ４０６を含み、前段のインバータ４０２に、タイミング信号遅延部３０２の入力信号を受け取る。インバータ４０２は、受け取った入力信号を、反転して後段のインバータ４０４に与える。インバータ４０４は、インバータ４０２の出力を更に反転して、タイミング信号遅延部３０２の出力信号として出力する。
【００５４】
これにより、ドライバ４１８は、タイミング信号遅延部３０２が受け取る入力信号に応じた電圧を出力する。尚、本例において、インバータ４０４は、インバータ４０２と略同一である。また、可変コンデンサ４０６は、可変コンデンサ４０８と略同一であり、インバータ４０２の出力と、接地電位との間に設けられる。
【００５５】
可変コンデンサ４０８は、ドライバ４１８の出力と、接地電位との間に設けられており、変更可能な静電容量を有する。すなわち、本例において、２個の可変コンデンサ４０６、４０８は、２個のインバータ４０２、４０４のそれぞれの出力と、接地電位との間にそれぞれ設けられる。
【００５６】
ここで、２個の可変コンデンサ４０６、４０８のそれぞれは、設定端子及び容量供給端子を含み、テスタ制御部１５０が出力する設定信号Ｓ０〜Ｓ４を、設定端子に受け取る。また、２個の可変コンデンサ４０６、４０８のそれぞれの容量供給端子は、２個のインバータ４０２、４０４のそれぞれにおける出力と電気的に接続されることにより、設定信号Ｓ０〜Ｓ４に示された静電容量を、当該出力と接地電位との間に与える。
【００５７】
また、２個の可変コンデンサ４０６、４０８のそれぞれの設定端子は、互いに電気的に接続される。これにより、２個の可変コンデンサ４０６、４０８は、略等しい静電容量に設定される。
【００５８】
尚、本例において、複数のタイミング信号遅延部３０２−０〜１７にそれぞれ含まれる複数の可変コンデンサ４０６−０〜１７のそれぞれは、それぞれ独立な設定信号Ｓ０〜Ｓ４を受け取る。この場合、それぞれの可変コンデンサ４０６及び可変コンデンサ４０８の静電容量を、対応する被測定信号遅延部３０６における遅延時間に応じて、適切に設定することができる。
【００５９】
本例において、略同一なインバータ４０２及びインバータ４０４のそれぞれは、略同一な静電容量に設定された可変コンデンサ４０６及び可変コンデンサ４０８に対して出力を与える。この場合、同一の入出力条件の下で動作する複数のインバータによりマルチストローブを生成するため、タイミング信号ＳＴＲＢＨが複数のタイミング信号遅延部３０２を順次通過することによる波形変化が低減され、高い精度のマルチストローブを生成することができる。この場合、それぞれのタイミングコンパレータ３１０−ｋ（図３参照）は、他のタイミングコンパレータ３１０が受け取るのと略等しい波形のストローブＳＴＲＢＨｋを受け取る。
【００６０】
また、それぞれの被測定信号遅延部３０６は、可変コンデンサ４１６及びドライバ４２０を有する。可変コンデンサ４１６は、可変コンデンサ４０８と略同一であり、ドライバ４２０の出力と、接地電位との間に設けられる。ドライバ４２０は、対応するタイミング信号遅延部３０２におけるドライバ４１８と略同一であり、インバータ４１０、インバータ４１２、及び可変コンデンサ４１４を含む。インバータ４１０、インバータ４１２、及び可変コンデンサ４１４のそれぞれは、インバータ４０２、インバータ４０４、及び可変コンデンサ４０６のそれぞれと略同一である。この場合、それぞれのタイミングコンパレータ３１０−ｋは、例えば、他のタイミングコンパレータ３１０が受け取るのと略等しい波形の遅延信号ＳＨｋを受け取る。複数のタイミングコンパレータ３１０−０〜１６は、例えば、それぞれ略等しいパルス幅、及びデューティー比を有する遅延信号ＳＨ０〜１６を、それぞれ受け取る。
【００６１】
また、本例において、それぞれの被測定信号遅延部３０６は、対応するタイミング信号遅延部３０２と略同一である。そのため、本例よれば、複数の遅延信号ＳＨ０〜１６を高い精度で生成することができる。また、複数のストローブＳＴＲＢＨ０〜１６と、複数の遅延信号ＳＨ０〜１６とに与えられた遅延時間に対し、タイミング信号遅延部３０２と被測定信号遅延部３０６との特性の差により生じる誤差を低減することができる。
【００６２】
尚、本例において、可変コンデンサ４１４、４１６の設定端子はそれぞれ接地されており、これにより、可変コンデンサ４１４、４１６の静電容量は、それぞれ最小値に設定されている。そのため、それぞれの被測定信号遅延部３０６は、対応するタイミング信号遅延部３０２より小さな遅延時間、入力信号を遅延させて出力する。
【００６３】
図６は、タイミング信号遅延部３０２−ｋ、及び被測定信号遅延部３０６−ｋの動作の一例を説明する図である。図６において、実線は、電源電位がＶＤＤである場合の遅延信号ＳＨｋ及びストローブＳＴＲＢＨｋの波形を、点線は、電源電位がＶＤＤからｄＶ低下した場合の両波形を示す。
【００６４】
本例において、電源電位がＶＤＤである場合、タイミング信号遅延部３０２−ｋは、遅延信号ＳＨｋの立ち上がりから、時間Ｔｘ遅れて立ち上がるストローブＳＴＲＢＨｋを出力する。尚、時間Ｔｘは、遅延信号ＳＨｋの値が、インバータ４０２の閾値Ｖｔｈに達してから、ストローブＳＴＲＢＨｋの値が、インバータ４１０の閾値Ｖｔｈに達するまでの時間である。
【００６５】
一方、電源電位がＶＤＤからｄＶ低下した場合は、遅延信号ＳＨｋ及びストローブＳＴＲＢＨｋの立ち上がりの速度はそれぞれ低下し、タイミング信号遅延部３０２−ｋは、遅延信号ＳＨｋの立ち上がりから、時間Ｔｘ’遅れて立ち上がるストローブＳＴＲＢＨｋを出力する。
【００６６】
ここで、図５を用いて説明したように、本例のタイミング信号遅延部３０２及び被測定信号遅延部３０６は、略同一の電源電圧条件の下で動作する。そのため、電源電位が低下した場合における、遅延信号ＳＨｋ及びストローブＳＴＲＢＨｋの立ち上がり速度の低下は同程度である。この場合、時間Ｔｘ’は時間Ｔｘと略等しい。
【００６７】
そのため、本例によれば、電源電位が変動した場合であっても、タイミング信号遅延部３０２−ｋは、遅延信号ＳＨｋに対して、高い精度で規定されたタイミングで、ストローブＳＴＲＢＨｋを出力することができる。本例によれば、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応する測定タイミングにおける被測定信号ＳＨの値を、高い精度で検出することができる。
【００６８】
図７は、インバータ４０２の構成の一例を示す。インバータ４０２は、副電源配線５０４からＨレベルに対応する電源電位（ＶＤＤ）を受け取り、副接地配線５１０からＬレベルに対応する接地電位（ＶＳＳ）を受け取る。また、インバータ４０２は、それぞれ略等しいサイズを有する、２個のＰＭＯＳトランジスタ６０２、６０４、及び２個のＮＭＯＳトランジスタ６０６、６０８を有する。
【００６９】
尚、２個のＰＭＯＳトランジスタ６０２、６０４、及び２個のＮＭＯＳトランジスタ６０６、６０８は、例えば、ゲートアレイにおけるＮＡＮＤセルに含まれるトランジスタであってよく、それぞれ、略等しいチャネル幅及びチャネル長を有する。
【００７０】
２個のＰＭＯＳトランジスタ６０２、６０４は、並列に接続されており、ソース端子にＨレベルに対応する電位を、副電源配線５０４から受け取る。２個のＮＭＯＳトランジスタ６０６、６０８は、ＰＭＯＳトランジスタ６０２のドレイン端子と、副接地配線５１０から受け取るＬレベルに対応する電位との間に、直列に接続される。尚、本例において、ＮＭＯＳトランジスタ６０８は、ＮＭＯＳトランジスタ６０６の下流に接続されており、インバータ４０２は、ＰＭＯＳトランジスタ６０２のドレイン端子の電位を入力信号の反転信号として、このインバータ４０２と同じドライバ４１８に含まれているインバータ４０４に出力する。
【００７１】
尚、本例において、ＰＭＯＳトランジスタ６０２及びＮＭＯＳトランジスタ６０６は、ゲート端子に、インバータ４０２が受け取る入力信号を受け取る。また、ＰＭＯＳトランジスタ６０４及びＮＭＯＳトランジスタ６０８は、ゲート端子に、Ｈレベルに対応する電位を受け取る。この場合、インバータ４０２の入力信号の値によらず、ＰＭＯＳトランジスタ６０４はオフになり、ＮＭＯＳトランジスタ６０８はオンになる。
【００７２】
そのため、インバータ４０２の入力信号がＨレベルである場合、インバータ４０２の出力端は、直列に接続された２個のＮＭＯＳトランジスタ６０６、６０８を介して接地される。一方、インバータ４０２の入力信号がＬレベルである場合、インバータ４０２の出力端は、インバータ４０２を介して電源電位（ＶＤＤ）と電気的に接続される。
【００７３】
ここで、ＮＭＯＳトランジスタ６０６、６０８のチャネル電流における電荷のキャリアは電子であり、ＰＭＯＳトランジスタ６０２のチャネル電流における電荷のキャリアはホールである。また、電子は、ホールよりも高い移動度を有する。本例において、インバータ４０２は、シリコンで形成されたＣＭＯＳ半導体チップ上に形成されており、電子は、ホールの略２倍の移動度を有する。
【００７４】
そのため、インバータ４０２の出力端を、１個のＮＭＯＳトランジスタ６０６を介して接地するとすれば、インバータ４０２の閾値は、電源電位（ＶＤＤ）の半値よりも小さくなり、インバータ４０２は、入力信号を、精度よく反転することはできないこととなる。
【００７５】
しかし、本例においては、インバータ４０２の出力端は、１個のＰＭＯＳトランジスタ６０２と、２個のＮＭＯＳトランジスタ６０６、６０８とにより、それぞれ電源電位（ＶＤＤ）と、接地電位（ＶＳＳ）とに電気的に接続されている。この場合、インバータ４０２における立ち上がりのスルーレートと立ち下がりのスルーレートとは略等しくなり、インバータ４０４の閾値は、電源電位（ＶＤＤ）の半値と略等しくなる。そのため、本例によれば、インバータ４０４は、入力信号を、精度よく反転することができる。
【００７６】
尚、本例において、インバータ４０４（図５参照）、インバータ４１０（図５参照）、及びインバータ４１２（図５参照）は、それぞれインバータ４０２と同一又は同様の構成を有する。そのため、ドライバ４１８（図５参照）及びドライバ４２０（図５参照）は、それぞれ、電源電位（ＶＤＤ）の半値と略等しい閾値に基づき、入力信号に基づく信号を出力する。この場合、ドライバ４１８及びドライバ４２０は、入力信号に対して高い精度で忠実な出力信号を出力するため、タイミング信号遅延部３０２（図５参照）及び被測定信号遅延部３０６（図５参照）は、高い精度で入力信号を遅延させることができる。
【００７７】
図８は、可変コンデンサ４０６の構成の一例を示す。本例において、可変コンデンサ４０６は、複数の設定端子７０８−０〜４、複数のゲート容量変更部７００−０〜４、及び容量供給端子７１０を有する。
【００７８】
複数の設定端子７０８−０〜４のそれぞれは、設定信号Ｓ０〜Ｓ４のそれぞれを受け取る端子である。複数のゲート容量変更部７００−０〜４は、複数の設定端子７０８−０〜４に、それぞれ対応して設けられており、対応する設定端子７０８を介して、対応する設定信号を受け取る。
【００７９】
本例において、それぞれのゲート容量変更部７００は、インバータ７０６、ＮＭＯＳトランジスタ７０２、及びＰＭＯＳトランジスタ７０４を含む。インバータ７０６は、対応する設定端子７０８が受け取る設定信号を反転する。
【００８０】
ＮＭＯＳトランジスタ７０２は、設定信号の反転信号を、インバータ７０６から、ソース端子及びドレイン端子に受け取る。また、ＮＭＯＳトランジスタ７０２のゲート端子は、容量供給端子７１０と電気的に接続される。ＰＭＯＳトランジスタ７０４は、設定信号を、設定端子７０８から、ソース端子及びドレイン端子に受け取る。また、ＰＭＯＳトランジスタ７０４のゲート端子は、容量供給端子７１０と電気的に接続される。
【００８１】
ここで、本例において、ＮＭＯＳトランジスタ７０２のゲート容量は、ソース端子及びドレイン端子が受け取る信号がＬレベルの場合に、当該信号がＨレベルの場合のゲート容量より大きい。また、ＰＭＯＳトランジスタ７０４のゲート容量は、ソース端子及びドレイン端子が受け取る信号がＨレベルの場合に、当該信号がＨレベルの場合のゲート容量より大きい。
【００８２】
そのため、ＮＭＯＳトランジスタ７０２及びＰＭＯＳトランジスタ７０４は、設定端子７０８が受け取る設定信号の値に応じてゲート容量を変化させる。ＮＭＯＳトランジスタ７０２及びＰＭＯＳトランジスタ７０４は、設定信号がＬレベルの信号である場合、ゲート容量を小さな値に変化させ、設定信号がＨレベルの信号である場合、ゲート容量を大きな値に変化させる。
【００８３】
これにより、複数のゲート容量変更部７００−０〜４は、可変コンデンサ４０６の静電容量を変化させる。そのため、本例によれば、可変コンデンサ４０６は、設定信号Ｓ０〜４に応じて、適切に静電容量を変化させることができる。
【００８４】
尚、他の例において、ＮＭＯＳトランジスタ７０２及びＰＭＯＳトランジスタ７０４のそれぞれは、それぞれにおけるソース端子及びドレイン端子の一方に、設定信号の反転信号、及び設定信号のそれぞれを受け取ってもよい。また、ＮＭＯＳトランジスタ７０２及びＰＭＯＳトランジスタ７０４のそれぞれは、それぞれにおけるソース端子及びドレイン端子に、設定信号、及び設定信号の反転信号のそれぞれを受け取ってもよい。
【００８５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８６】
上記説明から明らかなように、本発明によれば、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を、高い精度で検出することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】マルチストローブ処理部５０の構成の一例を示す図である。
【図３】ＳＨ信号処理部５２の動作の一例を説明する図である。
【図４】ＳＨ信号処理部５２の動作の一例を説明する図である。
【図５】ＳＨ信号処理部５２の詳細な構成の一例を示す図である。
【図６】タイミング信号遅延部３０２−ｋ、及び被測定信号遅延部３０６−ｋの動作の一例を説明する図である。
【図７】インバータ４０２の構成の一例を示す図である。
【図８】可変コンデンサ４０６の構成の一例を示す図である。
【符号の説明】
１０・・・パターン発生部、２０・・・波形整形部、３０・・・信号入出力部、４０・・・判定部、５０・・・マルチストローブ処理部、５２・・・ＳＨ信号処理部、５４・・・ＳＬ信号処理部、６０・・・論理比較部、７０・・・レベルコンパレータ、８０・・・レベルコンパレータ、９０・・・ドライバ、１００・・・試験装置、１５０・・・テスタ制御部、２００・・・電子デバイス、３０２・・・タイミング信号遅延部、３０４・・・値検出部、３０６・・・被測定信号遅延部、３１０・・・タイミングコンパレータ、４０２・・・インバータ、４０４・・・インバータ、４０６・・・可変コンデンサ、４０８・・・可変コンデンサ、４１０・・・インバータ、４１２・・・インバータ、４１４・・・可変コンデンサ、４１６・・・可変コンデンサ、４１８・・・ドライバ、４２０・・・ドライバ、５０２・・・主電源配線、５０４・・・副電源配線、５０６・・・副電源配線、５０８・・・主接地配線、５１０・・・副接地配線、５１２・・・副接地配線、６０２・・・ＰＭＯＳトランジスタ、６０４・・・ＰＭＯＳトランジスタ、６０６・・・ＮＭＯＳトランジスタ、６０８・・・ＮＭＯＳトランジスタ、７００・・・ゲート容量変更部、７０２・・・ＮＭＯＳトランジスタ、７０４・・・ＰＭＯＳトランジスタ、７０６・・・インバータ、７０８・・・設定端子、７１０・・・容量供給端子
【発明の属する技術分野】
本発明は、検出装置、信号遅延器、インバータに関する。特に本発明は、複数のストローブを生成することにより、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する検出装置に関する。
【０００２】
【従来の技術】
従来、わずかずつ位相差が与えられた多相パルスで構成されたマルチストローブを用いて、被測定信号を測定することにより、電子デバイスの良否を判定する試験装置が知られている（例えば、特許文献１参照。）。従来の試験装置においては、複数の遅延素子を用いて、マルチストローブを生成していた。
【０００３】
【特許文献１】
特開２００１−３５６１５３号公報（第６頁、第２０図）
【０００４】
【発明が解決しようとする課題】
しかし、従来の試験装置においては、例えば電源電位変動等により、それぞれの遅延素子における遅延時間が変動した場合に、マルチストローブの精度が低下するという問題があった。そのため、従来、マルチストローブを用いて、電子デバイスを適切に試験できない場合があった。
【０００５】
そこで本発明は、上記の課題を解決することのできる検出装置、信号遅延器、インバータを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００６】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、複数のストローブを生成することにより、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する検出装置であって、直列に複数個接続されており、被測定信号を初段に受け取り、かつ、それぞれが受け取る入力信号を、予め定められた被測定信号遅延時間それぞれ遅延させて出力する、複数の被測定信号遅延部と、それぞれが複数の被測定信号遅延部のそれぞれに対応して設けられ、直列に複数個接続されており、予め定められたタイミングで値が変化するタイミング信号を初段に受け取り、かつ、それぞれが受け取る入力信号を被測定信号遅延時間と異なる予め定められたタイミング遅延時間それぞれ遅延させて、複数のストローブのそれぞれとして出力することにより、複数のストローブを含むマルチストローブ信号を出力する、複数のタイミング信号遅延部と、複数の被測定信号遅延部のそれぞれが出力する信号の値を、それぞれの被測定信号遅延部に対応するタイミング信号遅延部が出力するストローブのタイミングに基づき検出することにより、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する値検出部と、複数のタイミング信号遅延部及び複数の被測定信号遅延部に電力を供給する電力供給部と、電力供給部が供給する電力を、複数のタイミング信号遅延部のそれぞれに伝送するタイミング信号用電力線と、電力供給部が供給する電力を、複数の被測定信号遅延部のそれぞれに伝送し、かつ、それぞれの被測定信号遅延部と電力供給部との間におけるインピーダンスが、それぞれの被測定信号遅延部に対応するタイミング信号遅延部と、電力供給部との間における、タイミング信号用電力線のインピーダンスと略等しい被測定信号用電力線と
を備える。
【０００７】
また、被測定信号用電力線は、タイミング信号用電力線と略平行に設けられ、それぞれの被測定信号遅延部と、被測定信号用電力線との距離は、それぞれの被測定信号遅延部に対応するタイミング信号遅延部と、タイミング信号用電力線との距離と略等しくてよい。
【０００８】
また、複数のタイミング信号遅延部は、対応する複数の被検出信号遅延部のそれぞれの間における間隔と、それぞれ略等しい距離を隔てて設けられてよい。
【０００９】
また、それぞれのタイミング信号遅延部は、当該タイミング信号遅延部が受け取る入力信号に応じた電圧を出力するタイミング信号ドライバと、タイミング信号ドライバの出力と、予め定められた電位との間に設けられた、変更可能な静電容量を有するタイミング信号用可変コンデンサとを有し、それぞれの被測定信号遅延部は、対応するタイミング信号遅延部におけるタイミング信号ドライバと略同一の被測定信号ドライバと、被測定信号ドライバの出力と、予め定められた電位との間に設けられた、タイミング信号用可変コンデンサと略同一の被測定信号用可変コンデンサとを有してよい。
【００１０】
また、タイミング信号ドライバは、直列に接続され、かつ、前段に入力信号を受け取る２個のインバータと前段のインバータの出力と、予め定められた電位との間に設けられた、タイミング信号用可変コンデンサと略同一の中間可変コンデンサとを含んでよい。
【００１１】
本発明の第２の形態によると、被遅延信号を遅延させて出力する信号遅延器であって、直列に接続され、かつ、初段に被遅延信号を受け取る２個のインバータと、略等しい静電容量に設定され、かつ、２個のインバータのそれぞれの出力と、予め定められた電位との間にそれぞれ設けられた２個の可変コンデンサとを備える。２個のインバータは略同一であり、２個の可変コンデンサは略同一であってよい。
【００１２】
また、可変コンデンサは、設定すべき静電容量を示す設定信号を受け取る設定端子と、対応するインバータの出力と電気的に接続されることにより、設定信号に示された静電容量を、当該インバータの出力と予め定められた電位との間に与える容量供給端子とを有し、２個の可変コンデンサのそれぞれの設定端子は、互いに電気的に接続されてよい。
【００１３】
また、可変コンデンサは、設定信号、及び当該設定信号の反転信号の一方を、ソース端子及びドレイン端子に受け取り、ゲート端子が容量供給端子と電気的に接続された可変コンデンサ用ＮＭＯＳトランジスタと、設定信号、及び当該設定信号の反転信号の他方を、ソース端子及びドレイン端子に受け取り、ゲート端子が容量供給端子と電気的に接続された可変コンデンサ用ＰＭＯＳトランジスタとを有してよい。
【００１４】
また、インバータは、ソース端子にＨレベルに対応する電位を受け取るインバータ用ＰＭＯＳトランジスタと、それぞれが、インバータ用ＰＭＯＳトランジスタと略等しいサイズを有し、かつ、インバータ用ＰＭＯＳトランジスタのドレイン端子と、Ｌレベルに対応する電位との間に直列に接続された２個のインバータ用ＮＭＯＳトランジスタとを有してよい。
【００１５】
また、インバータ用ＰＭＯＳトランジスタと、２個のインバータ用ＮＭＯＳトランジスタの一方とは、ゲート端子にインバータが受け取る入力信号を受け取り、２個のインバータ用ＮＭＯＳトランジスタの他方は、ゲート端子に、Ｈレベルに対応する電位を受け取ってよい。
【００１６】
本発明の第３の形態によると、入力信号を反転するインバータであって、ソース端子にＨレベルに対応する電位を受け取るＰＭＯＳトランジスタと、それぞれが、ＰＭＯＳトランジスタと略等しいサイズを有し、かつ、ＰＭＯＳトランジスタのドレイン端子と、Ｌレベルに対応する電位との間に直列に接続された２個のＮＭＯＳトランジスタとを備える。
【００１７】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１８】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、試験対象である電子デバイス２００の出力信号に基づき、電子デバイス２００の良否を判定する。また、本例の試験装置１００は、電子デバイス２００の出力信号の値が変化するタイミングを、高い精度で検出する。
【００２０】
試験装置１００は、パターン発生部１０、波形整形部２０、信号入出力部３０、判定部４０、及びテスタ制御部１５０を備える。パターン発生部１０は、テスタ制御部１５０から受け取る指示に基づき、電子デバイス２００に与えるべき試験パターンを生成する。また、パターン発生部１０は、電子デバイス２００の出力信号の期待値を判定部４０に与える。
【００２１】
波形整形部２０は、パターン発生部１０が生成した試験パターンを整形することにより、電子デバイス２００に与えるべき試験信号を生成して信号入出力部３０に供給する。また、波形整形部２０は、予め定められたタイミングで値が変化するストローブであるタイミング信号ＳＴＲＢＨ、ＳＴＲＢＬを、判定部４０に供給する。
【００２２】
信号入出力部３０は、ドライバ９０、レベルコンパレータ７０、及びレベルコンパレータ８０を有する。ドライバ９０は、波形整形部２０が生成した試験信号を電子デバイス２００に与える。
【００２３】
レベルコンパレータ７０は、電子デバイス２００の出力信号の値を予め設定された比較Ｈレベル電位ＶｉＨと比較した結果に基づき、信号ＳＨを出力する。レベルコンパレータ７０は、信号ＳＨとして、当該出力信号が比較Ｈレベル電位より大きい場合にはＨレベルの信号を出力し、当該出力信号が比較Ｈレベル電位より小さい場合にはＬレベルの信号を出力する。
【００２４】
また、レベルコンパレータ８０は、電子デバイス２００の出力信号の値を予め設定された比較Ｌレベル電位ＶｉＬと比較した結果に基づき、信号ＳＬを出力する。レベルコンパレータ８０は、信号ＳＬとして、当該出力信号が比較Ｌレベル電位より大きい場合にはＨレベルの信号を出力し、当該出力信号が比較Ｌレベル電位より小さい場合にはＬレベルの信号を出力する。レベルコンパレータ８０は、比較Ｌレベル電位として、比較Ｈレベル電位以下の電位を受け取ってよい。
【００２５】
これにより、信号入出力部３０は、電子デバイス２００に対して試験信号を与え、電子デバイス２００の出力信号に基づく信号ＳＨ、ＳＬを、判定部４０が判定すべき被測定信号ＳＨ、ＳＬとして、判定部４０に与える。尚、信号入出力部３０は、例えば、電子デバイス２００の近傍に設けられたテストヘッド内に設けられる。また、電子デバイス２００が半導体ウェハ上に形成されている場合、信号入出力部３０はプローブカード上に設けられてもよい。
【００２６】
判定部４０は、マルチストローブ処理部５０及び論理比較部６０を有する。マルチストローブ処理部５０は、タイミング信号ＳＴＲＢＨ、ＳＴＲＢＬに基づくタイミングで、被測定信号ＳＨ、ＳＬの値を検出することにより、電子デバイス２００の出力信号の値を検出した結果を、取得データＳＤＨ０〜１６、ＳＤＬ０〜１６として論理比較部６０に与える。尚、本例において、マルチストローブ処理部５０は、可変コンデンサ（図示せず）を有し、可変コンデンサに設定すべき静電容量を示す設定信号をテスタ制御部１５０から受け取る。
【００２７】
論理比較部６０は、取得データＳＤＨ０〜１６、ＳＤＬ０〜１６の値を、パターン発生部１０から受け取る期待値と比較することにより、電子デバイス２００の良否を判定し、判定結果をテスタ制御部１５０に与える。
【００２８】
テスタ制御部１５０は、例えばワークステーションであり、パターン発生部１０、波形整形部２０、信号入出力部３０、及び判定部４０を制御する。テスタ制御部１５０は、例えば、電子デバイス２００に与えるべき試験信号に対応する試験パターンをパターン発生部１０に生成させる。また、テスタ制御部１５０は、判定部４０から受け取った判定結果を、試験結果として表示する。本例によれば、電子デバイス２００を適切に試験することができる。
【００２９】
図２は、マルチストローブ処理部５０の構成の一例を示す。本例において、マルチストローブ処理部５０は、ＳＨ信号処理部５２及びＳＬ信号処理部５４を含む。ＳＨ信号処理部５２は、複数の被測定信号遅延部３０６−０〜１７、複数のタイミング信号遅延部３０２−０〜１７、及び値検出部３０４を有する。
【００３０】
複数の被測定信号遅延部３０６−０〜１７は、直列に複数個接続されており、被測定信号ＳＨを初段に受け取る。また、複数の被測定信号遅延部３０６−０〜１７は、それぞれが受け取る入力信号を、予め定められた被測定信号遅延時間（ＴｐｄＡ）それぞれ遅延させて出力する。
【００３１】
本例において、複数の被測定信号遅延部３０６−０〜１７は、それぞれ略同一のタイミング遅延時間（ＴｐｄＡ）、入力信号を遅延させる。これにより、被測定信号遅延部３０６−ｋ（ｋは、０≦ｋ≦１６を満たす整数、０、１、２、・・・、１６のいずれかである）は、被測定信号ＳＨを、時間ｋ×ＴｐｄＡ遅延させた遅延信号ＳＨｋを出力する。
【００３２】
複数のタイミング信号遅延部３０２−０〜１７は、それぞれが複数の被測定信号遅延部３０６−０〜１７のそれぞれに対応して設けられる。また、複数のタイミング信号遅延部３０２−０〜１７は、直列に接続されており、タイミング信号ＳＴＲＢＨを初段に受け取る。そして、複数のタイミング信号遅延部３０２−０〜１７は、それぞれが受け取る入力信号を、被測定信号遅延時間（ＴｐｄＡ）と異なる予め定められたタイミング遅延時間、それぞれ遅延させて出力する。
【００３３】
ここで、複数のタイミング信号遅延部３０２−０〜１７は、それぞれ同一のタイミング信号遅延時間、入力信号を遅延させてもよく、それぞれ異なるタイミング信号遅延時間、入力信号を遅延させてもよい。本例において、タイミング信号遅延部３０２−ｋは、タイミング信号遅延時間（Ｔｐｄｋ＝ＴｐｄＡ＋αｋ）、入力信号を遅延させることにより、ストローブＳＴＲＢＨｋをそれぞれ出力する。
【００３４】
これにより、複数のタイミング信号遅延部３０２−０〜１７は、複数のストローブＳＴＲＢＨ０〜１６を含むマルチストローブ信号を出力する。尚、本例において、複数のタイミング信号遅延部３０２−０〜１７のそれぞれは、テスタ制御部１５０から受け取る設定信号が示す設定値に基づき、タイミング信号遅延時間をそれぞれ設定する。
【００３５】
値検出部３０４は、複数のタイミング信号遅延部３０２−０〜１６に、それぞれ対応して設けられた複数のタイミングコンパレータ３１０−０〜１６を含む。タイミングコンパレータ３１０−ｋは、対応するタイミング信号遅延部３０２−ｋ、被測定信号遅延部３０６−ｋのそれぞれから、ストローブＳＴＲＢＨｋ及び遅延信号ＳＨｋを受け取り、ストローブＳＴＲＢＨｋの立ち上がりエッジに応じて、遅延信号ＳＨｋの値を検出して、取得データＳＨＤｋとして出力する。
【００３６】
これにより、値検出部３０４は、複数の被測定信号遅延部３０６−０〜１６のそれぞれが出力する遅延信号ＳＨ０〜１６の値を、それぞれの被測定信号遅延部３０６ｋに対応するタイミング信号遅延部３０２ｋが出力するストローブＳＴＲＢＨｋのタイミングに基づき検出する。これにより、値検出部３０４は、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応する測定タイミングにおける被測定信号ＳＨの値を検出して、複数の取得データＳＨＤ０〜１６として論理比較部６０に与える。本例によれば、複数のストローブを生成することにより、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応する測定タイミングにおける被測定信号ＳＨの値を検出することができる。
【００３７】
ここで、本例において、初段及び最終段のタイミング信号遅延部３０２−０、１７は、複数のストローブＳＴＲＢＨ０〜１６の出力条件を同一にするために設けられている。また、初段及び最終段の被測定信号遅延部３０６−０、１７は、複数の遅延信号ＳＨ０〜１６の出力条件を同一にするために設けられている。これにより、それぞれのタイミングコンパレータ３１０−ｋは、他のタイミングコンパレータ３１０と略等しい波形条件で、ストローブＳＴＲＢＨｋ及び遅延信号ＳＨｋを受け取ることができる。
【００３８】
そのため、本例によれば、複数のストローブＳＴＲＢＨ０〜１６及び複数の遅延信号ＳＨ０〜１６に生じる誤差を低減することができる。また、これにより、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応する測定タイミングにおける被測定信号ＳＨの値を、更に高い精度で検出することができる。
【００３９】
尚、ＳＬ信号処理部５４は、タイミング信号ＳＴＲＢＨ及び被測定信号ＳＨに代えてタイミング信号ＳＴＲＢＬ及び被測定信号ＳＬを受け取り、取得データＳＤＨ０〜ＳＤＨ１６に代えて、ＳＤＬ０〜ＳＤＬ１６を出力する。これ以外の点において、ＳＬ信号処理部５４は、ＳＨ信号処理部５２と同一又は同様の機能を有するため説明を省略する。
【００４０】
図３及び図４は、ＳＨ信号処理部５２の動作の一例を説明する図である。本例において、複数の被測定信号遅延部３０６−０〜１６は、図３に示すように、被測定信号ＳＨを、被測定信号遅延時間（ＴｐｄＡ）ずつ、順次遅延させることにより、複数の遅延信号ＳＨ０〜ＳＨ１６を出力する。また、複数のタイミング信号遅延部３０２−０〜１６は、タイミング信号を、複数のタイミング信号遅延時間（Ｔｐｄ０〜Ｔｐｄ１６）のそれぞれずつ、順次遅延させることにより、複数のストローブＳＴＲＢＨ０〜１６を出力する。尚、図３は、遅延信号ＳＨ１〜ＳＨ１６、及びストローブＳＴＲＢＨ１〜１６の変化のタイミングを、遅延信号ＳＨ０及びストローブＳＴＲＢＨ０に変化のタイミングを基準として示す。
【００４１】
また、値検出部３０４は、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応するタイミングにおいて、複数の遅延信号ＳＨ０〜ＳＨ１６のそれぞれの値を検出して、複数の取得データＳＤＨ０〜ＳＤＨ１６のそれぞれとして出力する。この場合、値検出部３０４は、図４に示すように、タイミング信号遅延時間（Ｔｐｄｋ）と、被測定信号遅延時間（ＴｐｄＡ）との差分αｋに基づき、被測定信号ＳＨにおける、それぞれ異なる位相に対応する値を、複数の取得データＳＤＨ０〜ＳＤＨ１６として出力する。
【００４２】
図５は、ＳＨ信号処理部５２の詳細な構成の一例を示す。尚、図５は、ＳＨ信号処理部５２のうち、値検出部３０４及び、値検出部３０４に接続された配線を省略して、複数のタイミング信号遅延部３０２−０〜１７、及び複数の被測定信号遅延部３０６−０〜１７の構成を詳細に示す。
【００４３】
本例において、ＳＨ信号処理部５２は、一の半導体チップ上にモノリシックに形成されており、電源電位ＶＤＤを伝送する主電源配線５０２、副電源配線５０４、及び副電源配線５０６と、接地電位ＶＳＳを伝送する主接地配線５０８、副接地配線５１０、及び副接地配線５１２とを有する。
【００４４】
主電源配線５０２及び主接地配線５０８のそれぞれは、半導体チップ上に形成された金属配線であって、その半導体チップに設けられたＶＤＤ電源端子（図示せず）及びＶＳＳ電源端子（図示せず）のそれぞれと電気的に接続される。主電源配線５０２及び主接地配線５０８は、複数のタイミング信号遅延部３０２−０〜１７、及び複数の被測定信号遅延部３０６−０〜１７に電力を供給する電力供給部の一例である。
【００４５】
また、副電源配線５０４及び副接地配線５１０のそれぞれは、主電源配線５０２及び主接地配線５０８のそれぞれと電気的に接続された、半導体チップ上の金属配線であり、主電源配線５０２及び主接地配線５０８のそれぞれが供給する電力を、複数のタイミング信号遅延部３０２−０〜１７のそれぞれに伝送するタイミング信号用電力線の一例である。
【００４６】
副電源配線５０６及び副接地配線５１２のそれぞれは、主電源配線５０２及び主接地配線５０８のそれぞれと電気的に接続された、半導体チップ上の金属配線であり、主電源配線５０２及び主接地配線５０８のそれぞれが供給する電力を、被測定信号遅延部３０６−０〜１７のそれぞれに伝送する被測定信号用電力線の一例である。
【００４７】
本例において、副電源配線５０６及び副接地配線５１２のそれぞれは、副電源配線５０４及び副接地配線５１０のそれぞれと略平行に設けられており、それぞれの被測定信号遅延部３０６と、副電源配線５０６との距離は、それぞれの被測定信号遅延部３０６に対応するタイミング信号遅延部３０２と、副電源配線５０４との距離と略等しい。また、それぞれの被測定信号遅延部３０６と、副接地配線５１２との距離は、それぞれの被測定信号遅延部３０６に対応するタイミング信号遅延部３０２と、副接地配線５１０との距離と略等しい。
【００４８】
また、副電源配線５０４、副電源配線５０６、副接地配線５１０、及び副接地配線５１２は、それぞれ略同一の配線幅を有しており、複数のタイミング信号遅延部３０６は、対応する複数の被検出信号遅延部３０２のそれぞれの間における間隔と、それぞれ略等しい距離を隔てて設けられる。
【００４９】
そのため、本例において、それぞれの被測定信号遅延部３０６と主電源配線５０２との間における、副電源配線５０６のインピーダンスは、それぞれの被測定信号遅延部３０６に対応するタイミング信号遅延部３０２と、主電源配線５０２との間における、副電源配線５０４のインピーダンスと略等しい。また、この被測定信号遅延部３０６と主接地配線５０８との間における、副接地配線５１２のインピーダンスは、この信号遅延部３０２と、主接地配線５０８との間における、副接地配線５１０のインピーダンスと略等しい。
【００５０】
そのため、本例によれば、それぞれの被測定信号遅延部３０６が、対応するそれぞれのタイミング信号遅延部３０２と、略同一の電源電圧条件の下で動作する。これにより、複数のタイミング信号遅延部３０２−０〜１７、及び複数の被測定信号遅延部３０６−０〜１７は、高い精度で、複数のストローブＳＴＲＢＨ０〜１６、及び遅延信号ＳＨ０〜１６を生成することができる。
【００５１】
尚、それぞれのタイミング信号遅延部３０２と、副接地配線５１０との距離は、それぞれのタイミング信号遅延部３０２と、副電源配線５０４との距離と略等しいのが好ましい。この場合、タイミング信号遅延部３０２の出力信号における立ち上がり変化と立ち下がり変化との間におけるスルーレートの差を低減することができる。
【００５２】
ここで、それぞれのタイミング信号遅延部３０２及び被測定信号遅延部３０６について、更に詳しく説明する。本例において、それぞれのタイミング信号遅延部３０２は、ドライバ４１８及び可変コンデンサ４０８を有し、被遅延信号である入力信号を遅延させて出力する。それぞれのタイミング信号遅延部３０２は、それぞれ略同一なドライバ４１８と、それぞれ略同一な可変コンデンサ４０８とを有してよい。
【００５３】
ドライバ４１８は、直列に接続された２個のインバータ４０２、４０４、及び可変コンデンサ４０６を含み、前段のインバータ４０２に、タイミング信号遅延部３０２の入力信号を受け取る。インバータ４０２は、受け取った入力信号を、反転して後段のインバータ４０４に与える。インバータ４０４は、インバータ４０２の出力を更に反転して、タイミング信号遅延部３０２の出力信号として出力する。
【００５４】
これにより、ドライバ４１８は、タイミング信号遅延部３０２が受け取る入力信号に応じた電圧を出力する。尚、本例において、インバータ４０４は、インバータ４０２と略同一である。また、可変コンデンサ４０６は、可変コンデンサ４０８と略同一であり、インバータ４０２の出力と、接地電位との間に設けられる。
【００５５】
可変コンデンサ４０８は、ドライバ４１８の出力と、接地電位との間に設けられており、変更可能な静電容量を有する。すなわち、本例において、２個の可変コンデンサ４０６、４０８は、２個のインバータ４０２、４０４のそれぞれの出力と、接地電位との間にそれぞれ設けられる。
【００５６】
ここで、２個の可変コンデンサ４０６、４０８のそれぞれは、設定端子及び容量供給端子を含み、テスタ制御部１５０が出力する設定信号Ｓ０〜Ｓ４を、設定端子に受け取る。また、２個の可変コンデンサ４０６、４０８のそれぞれの容量供給端子は、２個のインバータ４０２、４０４のそれぞれにおける出力と電気的に接続されることにより、設定信号Ｓ０〜Ｓ４に示された静電容量を、当該出力と接地電位との間に与える。
【００５７】
また、２個の可変コンデンサ４０６、４０８のそれぞれの設定端子は、互いに電気的に接続される。これにより、２個の可変コンデンサ４０６、４０８は、略等しい静電容量に設定される。
【００５８】
尚、本例において、複数のタイミング信号遅延部３０２−０〜１７にそれぞれ含まれる複数の可変コンデンサ４０６−０〜１７のそれぞれは、それぞれ独立な設定信号Ｓ０〜Ｓ４を受け取る。この場合、それぞれの可変コンデンサ４０６及び可変コンデンサ４０８の静電容量を、対応する被測定信号遅延部３０６における遅延時間に応じて、適切に設定することができる。
【００５９】
本例において、略同一なインバータ４０２及びインバータ４０４のそれぞれは、略同一な静電容量に設定された可変コンデンサ４０６及び可変コンデンサ４０８に対して出力を与える。この場合、同一の入出力条件の下で動作する複数のインバータによりマルチストローブを生成するため、タイミング信号ＳＴＲＢＨが複数のタイミング信号遅延部３０２を順次通過することによる波形変化が低減され、高い精度のマルチストローブを生成することができる。この場合、それぞれのタイミングコンパレータ３１０−ｋ（図３参照）は、他のタイミングコンパレータ３１０が受け取るのと略等しい波形のストローブＳＴＲＢＨｋを受け取る。
【００６０】
また、それぞれの被測定信号遅延部３０６は、可変コンデンサ４１６及びドライバ４２０を有する。可変コンデンサ４１６は、可変コンデンサ４０８と略同一であり、ドライバ４２０の出力と、接地電位との間に設けられる。ドライバ４２０は、対応するタイミング信号遅延部３０２におけるドライバ４１８と略同一であり、インバータ４１０、インバータ４１２、及び可変コンデンサ４１４を含む。インバータ４１０、インバータ４１２、及び可変コンデンサ４１４のそれぞれは、インバータ４０２、インバータ４０４、及び可変コンデンサ４０６のそれぞれと略同一である。この場合、それぞれのタイミングコンパレータ３１０−ｋは、例えば、他のタイミングコンパレータ３１０が受け取るのと略等しい波形の遅延信号ＳＨｋを受け取る。複数のタイミングコンパレータ３１０−０〜１６は、例えば、それぞれ略等しいパルス幅、及びデューティー比を有する遅延信号ＳＨ０〜１６を、それぞれ受け取る。
【００６１】
また、本例において、それぞれの被測定信号遅延部３０６は、対応するタイミング信号遅延部３０２と略同一である。そのため、本例よれば、複数の遅延信号ＳＨ０〜１６を高い精度で生成することができる。また、複数のストローブＳＴＲＢＨ０〜１６と、複数の遅延信号ＳＨ０〜１６とに与えられた遅延時間に対し、タイミング信号遅延部３０２と被測定信号遅延部３０６との特性の差により生じる誤差を低減することができる。
【００６２】
尚、本例において、可変コンデンサ４１４、４１６の設定端子はそれぞれ接地されており、これにより、可変コンデンサ４１４、４１６の静電容量は、それぞれ最小値に設定されている。そのため、それぞれの被測定信号遅延部３０６は、対応するタイミング信号遅延部３０２より小さな遅延時間、入力信号を遅延させて出力する。
【００６３】
図６は、タイミング信号遅延部３０２−ｋ、及び被測定信号遅延部３０６−ｋの動作の一例を説明する図である。図６において、実線は、電源電位がＶＤＤである場合の遅延信号ＳＨｋ及びストローブＳＴＲＢＨｋの波形を、点線は、電源電位がＶＤＤからｄＶ低下した場合の両波形を示す。
【００６４】
本例において、電源電位がＶＤＤである場合、タイミング信号遅延部３０２−ｋは、遅延信号ＳＨｋの立ち上がりから、時間Ｔｘ遅れて立ち上がるストローブＳＴＲＢＨｋを出力する。尚、時間Ｔｘは、遅延信号ＳＨｋの値が、インバータ４０２の閾値Ｖｔｈに達してから、ストローブＳＴＲＢＨｋの値が、インバータ４１０の閾値Ｖｔｈに達するまでの時間である。
【００６５】
一方、電源電位がＶＤＤからｄＶ低下した場合は、遅延信号ＳＨｋ及びストローブＳＴＲＢＨｋの立ち上がりの速度はそれぞれ低下し、タイミング信号遅延部３０２−ｋは、遅延信号ＳＨｋの立ち上がりから、時間Ｔｘ’遅れて立ち上がるストローブＳＴＲＢＨｋを出力する。
【００６６】
ここで、図５を用いて説明したように、本例のタイミング信号遅延部３０２及び被測定信号遅延部３０６は、略同一の電源電圧条件の下で動作する。そのため、電源電位が低下した場合における、遅延信号ＳＨｋ及びストローブＳＴＲＢＨｋの立ち上がり速度の低下は同程度である。この場合、時間Ｔｘ’は時間Ｔｘと略等しい。
【００６７】
そのため、本例によれば、電源電位が変動した場合であっても、タイミング信号遅延部３０２−ｋは、遅延信号ＳＨｋに対して、高い精度で規定されたタイミングで、ストローブＳＴＲＢＨｋを出力することができる。本例によれば、複数のストローブＳＴＲＢＨ０〜１６のそれぞれに対応する測定タイミングにおける被測定信号ＳＨの値を、高い精度で検出することができる。
【００６８】
図７は、インバータ４０２の構成の一例を示す。インバータ４０２は、副電源配線５０４からＨレベルに対応する電源電位（ＶＤＤ）を受け取り、副接地配線５１０からＬレベルに対応する接地電位（ＶＳＳ）を受け取る。また、インバータ４０２は、それぞれ略等しいサイズを有する、２個のＰＭＯＳトランジスタ６０２、６０４、及び２個のＮＭＯＳトランジスタ６０６、６０８を有する。
【００６９】
尚、２個のＰＭＯＳトランジスタ６０２、６０４、及び２個のＮＭＯＳトランジスタ６０６、６０８は、例えば、ゲートアレイにおけるＮＡＮＤセルに含まれるトランジスタであってよく、それぞれ、略等しいチャネル幅及びチャネル長を有する。
【００７０】
２個のＰＭＯＳトランジスタ６０２、６０４は、並列に接続されており、ソース端子にＨレベルに対応する電位を、副電源配線５０４から受け取る。２個のＮＭＯＳトランジスタ６０６、６０８は、ＰＭＯＳトランジスタ６０２のドレイン端子と、副接地配線５１０から受け取るＬレベルに対応する電位との間に、直列に接続される。尚、本例において、ＮＭＯＳトランジスタ６０８は、ＮＭＯＳトランジスタ６０６の下流に接続されており、インバータ４０２は、ＰＭＯＳトランジスタ６０２のドレイン端子の電位を入力信号の反転信号として、このインバータ４０２と同じドライバ４１８に含まれているインバータ４０４に出力する。
【００７１】
尚、本例において、ＰＭＯＳトランジスタ６０２及びＮＭＯＳトランジスタ６０６は、ゲート端子に、インバータ４０２が受け取る入力信号を受け取る。また、ＰＭＯＳトランジスタ６０４及びＮＭＯＳトランジスタ６０８は、ゲート端子に、Ｈレベルに対応する電位を受け取る。この場合、インバータ４０２の入力信号の値によらず、ＰＭＯＳトランジスタ６０４はオフになり、ＮＭＯＳトランジスタ６０８はオンになる。
【００７２】
そのため、インバータ４０２の入力信号がＨレベルである場合、インバータ４０２の出力端は、直列に接続された２個のＮＭＯＳトランジスタ６０６、６０８を介して接地される。一方、インバータ４０２の入力信号がＬレベルである場合、インバータ４０２の出力端は、インバータ４０２を介して電源電位（ＶＤＤ）と電気的に接続される。
【００７３】
ここで、ＮＭＯＳトランジスタ６０６、６０８のチャネル電流における電荷のキャリアは電子であり、ＰＭＯＳトランジスタ６０２のチャネル電流における電荷のキャリアはホールである。また、電子は、ホールよりも高い移動度を有する。本例において、インバータ４０２は、シリコンで形成されたＣＭＯＳ半導体チップ上に形成されており、電子は、ホールの略２倍の移動度を有する。
【００７４】
そのため、インバータ４０２の出力端を、１個のＮＭＯＳトランジスタ６０６を介して接地するとすれば、インバータ４０２の閾値は、電源電位（ＶＤＤ）の半値よりも小さくなり、インバータ４０２は、入力信号を、精度よく反転することはできないこととなる。
【００７５】
しかし、本例においては、インバータ４０２の出力端は、１個のＰＭＯＳトランジスタ６０２と、２個のＮＭＯＳトランジスタ６０６、６０８とにより、それぞれ電源電位（ＶＤＤ）と、接地電位（ＶＳＳ）とに電気的に接続されている。この場合、インバータ４０２における立ち上がりのスルーレートと立ち下がりのスルーレートとは略等しくなり、インバータ４０４の閾値は、電源電位（ＶＤＤ）の半値と略等しくなる。そのため、本例によれば、インバータ４０４は、入力信号を、精度よく反転することができる。
【００７６】
尚、本例において、インバータ４０４（図５参照）、インバータ４１０（図５参照）、及びインバータ４１２（図５参照）は、それぞれインバータ４０２と同一又は同様の構成を有する。そのため、ドライバ４１８（図５参照）及びドライバ４２０（図５参照）は、それぞれ、電源電位（ＶＤＤ）の半値と略等しい閾値に基づき、入力信号に基づく信号を出力する。この場合、ドライバ４１８及びドライバ４２０は、入力信号に対して高い精度で忠実な出力信号を出力するため、タイミング信号遅延部３０２（図５参照）及び被測定信号遅延部３０６（図５参照）は、高い精度で入力信号を遅延させることができる。
【００７７】
図８は、可変コンデンサ４０６の構成の一例を示す。本例において、可変コンデンサ４０６は、複数の設定端子７０８−０〜４、複数のゲート容量変更部７００−０〜４、及び容量供給端子７１０を有する。
【００７８】
複数の設定端子７０８−０〜４のそれぞれは、設定信号Ｓ０〜Ｓ４のそれぞれを受け取る端子である。複数のゲート容量変更部７００−０〜４は、複数の設定端子７０８−０〜４に、それぞれ対応して設けられており、対応する設定端子７０８を介して、対応する設定信号を受け取る。
【００７９】
本例において、それぞれのゲート容量変更部７００は、インバータ７０６、ＮＭＯＳトランジスタ７０２、及びＰＭＯＳトランジスタ７０４を含む。インバータ７０６は、対応する設定端子７０８が受け取る設定信号を反転する。
【００８０】
ＮＭＯＳトランジスタ７０２は、設定信号の反転信号を、インバータ７０６から、ソース端子及びドレイン端子に受け取る。また、ＮＭＯＳトランジスタ７０２のゲート端子は、容量供給端子７１０と電気的に接続される。ＰＭＯＳトランジスタ７０４は、設定信号を、設定端子７０８から、ソース端子及びドレイン端子に受け取る。また、ＰＭＯＳトランジスタ７０４のゲート端子は、容量供給端子７１０と電気的に接続される。
【００８１】
ここで、本例において、ＮＭＯＳトランジスタ７０２のゲート容量は、ソース端子及びドレイン端子が受け取る信号がＬレベルの場合に、当該信号がＨレベルの場合のゲート容量より大きい。また、ＰＭＯＳトランジスタ７０４のゲート容量は、ソース端子及びドレイン端子が受け取る信号がＨレベルの場合に、当該信号がＨレベルの場合のゲート容量より大きい。
【００８２】
そのため、ＮＭＯＳトランジスタ７０２及びＰＭＯＳトランジスタ７０４は、設定端子７０８が受け取る設定信号の値に応じてゲート容量を変化させる。ＮＭＯＳトランジスタ７０２及びＰＭＯＳトランジスタ７０４は、設定信号がＬレベルの信号である場合、ゲート容量を小さな値に変化させ、設定信号がＨレベルの信号である場合、ゲート容量を大きな値に変化させる。
【００８３】
これにより、複数のゲート容量変更部７００−０〜４は、可変コンデンサ４０６の静電容量を変化させる。そのため、本例によれば、可変コンデンサ４０６は、設定信号Ｓ０〜４に応じて、適切に静電容量を変化させることができる。
【００８４】
尚、他の例において、ＮＭＯＳトランジスタ７０２及びＰＭＯＳトランジスタ７０４のそれぞれは、それぞれにおけるソース端子及びドレイン端子の一方に、設定信号の反転信号、及び設定信号のそれぞれを受け取ってもよい。また、ＮＭＯＳトランジスタ７０２及びＰＭＯＳトランジスタ７０４のそれぞれは、それぞれにおけるソース端子及びドレイン端子に、設定信号、及び設定信号の反転信号のそれぞれを受け取ってもよい。
【００８５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８６】
上記説明から明らかなように、本発明によれば、複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を、高い精度で検出することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】マルチストローブ処理部５０の構成の一例を示す図である。
【図３】ＳＨ信号処理部５２の動作の一例を説明する図である。
【図４】ＳＨ信号処理部５２の動作の一例を説明する図である。
【図５】ＳＨ信号処理部５２の詳細な構成の一例を示す図である。
【図６】タイミング信号遅延部３０２−ｋ、及び被測定信号遅延部３０６−ｋの動作の一例を説明する図である。
【図７】インバータ４０２の構成の一例を示す図である。
【図８】可変コンデンサ４０６の構成の一例を示す図である。
【符号の説明】
１０・・・パターン発生部、２０・・・波形整形部、３０・・・信号入出力部、４０・・・判定部、５０・・・マルチストローブ処理部、５２・・・ＳＨ信号処理部、５４・・・ＳＬ信号処理部、６０・・・論理比較部、７０・・・レベルコンパレータ、８０・・・レベルコンパレータ、９０・・・ドライバ、１００・・・試験装置、１５０・・・テスタ制御部、２００・・・電子デバイス、３０２・・・タイミング信号遅延部、３０４・・・値検出部、３０６・・・被測定信号遅延部、３１０・・・タイミングコンパレータ、４０２・・・インバータ、４０４・・・インバータ、４０６・・・可変コンデンサ、４０８・・・可変コンデンサ、４１０・・・インバータ、４１２・・・インバータ、４１４・・・可変コンデンサ、４１６・・・可変コンデンサ、４１８・・・ドライバ、４２０・・・ドライバ、５０２・・・主電源配線、５０４・・・副電源配線、５０６・・・副電源配線、５０８・・・主接地配線、５１０・・・副接地配線、５１２・・・副接地配線、６０２・・・ＰＭＯＳトランジスタ、６０４・・・ＰＭＯＳトランジスタ、６０６・・・ＮＭＯＳトランジスタ、６０８・・・ＮＭＯＳトランジスタ、７００・・・ゲート容量変更部、７０２・・・ＮＭＯＳトランジスタ、７０４・・・ＰＭＯＳトランジスタ、７０６・・・インバータ、７０８・・・設定端子、７１０・・・容量供給端子
Claims (12)
- 複数のストローブを生成することにより、前記複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する検出装置であって、
直列に複数個接続されており、前記被測定信号を初段に受け取り、かつ、それぞれが受け取る入力信号を、予め定められた被測定信号遅延時間それぞれ遅延させて出力する、複数の被測定信号遅延部と、
それぞれが前記複数の被測定信号遅延部のそれぞれに対応して設けられ、直列に複数個接続されており、予め定められたタイミングで値が変化するタイミング信号を初段に受け取り、かつ、それぞれが受け取る入力信号を前記被測定信号遅延時間と異なる予め定められたタイミング遅延時間それぞれ遅延させて、前記複数のストローブのそれぞれとして出力することにより、前記複数のストローブを含むマルチストローブ信号を出力する、複数のタイミング信号遅延部と、
前記複数の被測定信号遅延部のそれぞれが出力する信号の値を、それぞれの前記被測定信号遅延部に対応する前記タイミング信号遅延部が出力する前記ストローブのタイミングに基づき検出することにより、前記複数のストローブのそれぞれに対応する測定タイミングにおける被測定信号の値を検出する値検出部と、
前記複数のタイミング信号遅延部及び前記複数の被測定信号遅延部に電力を供給する電力供給部と、
前記電力供給部が供給する前記電力を、前記複数のタイミング信号遅延部のそれぞれに伝送するタイミング信号用電力線と、
前記電力供給部が供給する前記電力を、前記複数の被測定信号遅延部のそれぞれに伝送し、かつ、それぞれの前記被測定信号遅延部と前記電力供給部との間におけるインピーダンスが、それぞれの前記被測定信号遅延部に対応する前記タイミング信号遅延部と、前記電力供給部との間における、タイミング信号用電力線のインピーダンスと略等しい被測定信号用電力線と
を備えることを特徴とする検出装置。 - 前記被測定信号用電力線は、前記タイミング信号用電力線と略平行に設けられ、それぞれの前記被測定信号遅延部と、前記被測定信号用電力線との距離は、それぞれの前記被測定信号遅延部に対応する前記タイミング信号遅延部と、前記タイミング信号用電力線との距離と略等しいことを特徴とする請求項１に記載の検出装置。
- 前記複数のタイミング信号遅延部は、対応する前記複数の被検出信号遅延部のそれぞれの間における間隔と、それぞれ略等しい距離を隔てて設けられたことを特徴とする請求項２に記載の検出装置。
- それぞれの前記タイミング信号遅延部は、
当該タイミング信号遅延部が受け取る入力信号に応じた電圧を出力するタイミング信号ドライバと、
前記タイミング信号ドライバの出力と、予め定められた電位との間に設けられた、変更可能な静電容量を有するタイミング信号用可変コンデンサと
を有し、
それぞれの前記被測定信号遅延部は、
対応する前記タイミング信号遅延部における前記タイミング信号ドライバと略同一の被測定信号ドライバと、
前記被測定信号ドライバの出力と、前記予め定められた電位との間に設けられた、前記タイミング信号用可変コンデンサと略同一の被測定信号用可変コンデンサと
を有することを特徴とする請求項１に記載の検出装置。 - 前記タイミング信号ドライバは、
直列に接続され、かつ、前段に前記入力信号を受け取る２個のインバータと
前記前段の前記インバータの出力と、前記予め定められた電位との間に設けられた、タイミング信号用可変コンデンサと略同一の中間可変コンデンサと
を含むことを特徴とする請求項４に記載の検出装置。 - 被遅延信号を遅延させて出力する信号遅延器であって、
直列に接続され、かつ、初段に前記被遅延信号を受け取る２個のインバータと、
略等しい静電容量に設定され、かつ、前記２個のインバータのそれぞれの出力と、予め定められた電位との間にそれぞれ設けられた２個の可変コンデンサと
を備えることを特徴とする信号遅延器。 - 前記２個のインバータは略同一であり、
前記２個の可変コンデンサは略同一であることを特徴とする請求項６に記載の信号遅延器。 - 前記可変コンデンサは、
設定すべき静電容量を示す設定信号を受け取る設定端子と、
対応する前記インバータの出力と電気的に接続されることにより、前記設定信号に示された静電容量を、当該インバータの出力と前記予め定められた電位との間に与える容量供給端子と
を有し、
前記２個の可変コンデンサのそれぞれの前記設定端子は、互いに電気的に接続されたことを特徴とする請求項６に記載の信号遅延器。 - 前記可変コンデンサは、
前記設定信号、及び当該設定信号の反転信号の一方を、ソース端子及びドレイン端子に受け取り、ゲート端子が前記容量供給端子と電気的に接続された可変コンデンサ用ＮＭＯＳトランジスタと、
前記設定信号、及び当該設定信号の反転信号の他方を、ソース端子及びドレイン端子に受け取り、ゲート端子が前記容量供給端子と電気的に接続された可変コンデンサ用ＰＭＯＳトランジスタと
を有することを特徴とする請求項８に記載の信号遅延器。 - 前記インバータは、
ソース端子にＨレベルに対応する電位を受け取るインバータ用ＰＭＯＳトランジスタと、
それぞれが、前記インバータ用ＰＭＯＳトランジスタと略等しいサイズを有し、かつ、前記インバータ用ＰＭＯＳトランジスタのドレイン端子と、Ｌレベルに対応する電位との間に直列に接続された２個のインバータ用ＮＭＯＳトランジスタと
を有することを特徴とする請求項６に記載の信号遅延器。 - 前記インバータ用ＰＭＯＳトランジスタと、前記２個のインバータ用ＮＭＯＳトランジスタの一方とは、ゲート端子に前記インバータが受け取る入力信号を受け取り、
前記２個のインバータ用ＮＭＯＳトランジスタの他方は、ゲート端子に、Ｈレベルに対応する電位を受け取ることを特徴とする請求項１０に記載の信号遅延器。 - 入力信号を反転するインバータであって、
ソース端子にＨレベルに対応する電位を受け取るＰＭＯＳトランジスタと、
それぞれが、前記ＰＭＯＳトランジスタと略等しいサイズを有し、かつ、前記ＰＭＯＳトランジスタのドレイン端子と、Ｌレベルに対応する電位との間に直列に接続された２個のＮＭＯＳトランジスタと
を備えることを特徴とするインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003026867A JP2004239666A (ja) | 2003-02-04 | 2003-02-04 | 検出装置、信号遅延器、インバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003026867A JP2004239666A (ja) | 2003-02-04 | 2003-02-04 | 検出装置、信号遅延器、インバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004239666A true JP2004239666A (ja) | 2004-08-26 |
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ID=32954748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003026867A Withdrawn JP2004239666A (ja) | 2003-02-04 | 2003-02-04 | 検出装置、信号遅延器、インバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004239666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009150816A1 (ja) * | 2008-06-13 | 2009-12-17 | 株式会社アドバンテスト | マルチストローブ回路およびそのキャリブレーション方法およびそれを用いた試験装置 |
| US7999531B2 (en) | 2009-06-22 | 2011-08-16 | Advantest Corporation | Phase detecting apparatus, test apparatus and adjusting method |
-
2003
- 2003-02-04 JP JP2003026867A patent/JP2004239666A/ja not_active Withdrawn
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