JP2005221379A - 半導体装置 - Google Patents

Abstract

【課題】 ひずみ波形を生成するのに高機能で高額な半導体試験装置を用いずに済み、かつ、回路等に特別な工夫が施された冶具を必要としない半導体装置を提供する。
【解決手段】 半導体装置３０Ａの波形ひずみ発生回路３１Ａは、レシーバ３２の前段に配置されている。そのため、レシーバ３２は、ひずみ波形信号Ｓｄｓｔを直接受けることができ、実際のシステムに近い環境でレシーバ３２の入力感度を確認することが可能となる。また、半導体装置３０Ａには波形ひずみ発生回路３１Ａが内蔵されているため、半導体試験装置１０Ｘ，１０Ｙとして、波形ひずみ発生機能のない安価な半導体試験装置を用いることができる。さらに、波形ひずみ発生回路３１Ａに含まれるキャパシタの容量を固定とし、インダクタのインダクタンスを可変に制御することによって、半導体装置３０Ａ全体の面積を小さくすることが可能となる。
【選択図】 図１

Description

この発明は、半導体装置に関し、より特定的には、伝送波形の試験が行なわれる半導体装置に関する。

半導体装置の伝送波形の試験において、実際のシステムでの波形品質を再現することがある。しかしながら、半導体装置の試験環境と実際のシステム環境とでは、波形伝送上、インピーダンスマッチングおよびトレース長などの違いに起因した波形品質の差が存在する。現状では、試験時に冶具（テストボード）上の回路等を工夫して実際のシステム環境を再現している。しかし、これだと高価な冶具を必要とする上、デバッグにも多大な時間がかかる。

従来の回路シミュレータは、通信回線で生じ得る波形ひずみを発生するための立上がり遅れ時間および立下り遅れ時間を可変設定するパラメータ設定手段と、当該パラメータ発生手段で設定された立上がり遅れ時間および立下り遅れ時間に応じて、外部から入力された信号のデューティ比を変えて出力する回線部とを備える。これにより、プログラマブルに設定された波形ひずみを持つ信号が回線部から出力され、種々の波形ひずみに対する通信テストをすることができる。また、立上がり遅れおよび立下り遅れを短時間のうちに変えていくことにより、ジッタ（波形のゆらぎ）を生じさせることもできる（たとえば、特許文献１参照）。

従来の周波数特性測定装置は、スイッチング回路と負荷容量とを一つの構成要素とし、容量値の異なる複数の当該構成素子を半導体集積回路の出力端子から周波数特性比較回路までの配線に分布的に構成されるインピーダンス整合回路と、当該インピーダンス整合回路を周波数特性測定装置により制御するインピーダンス整合制御回路とを備える。これにより、インピーダンスの補正を考えることなく、周波数特性を測定することができる。また、インピーダンス整合回路内の各々のスイッチング回路と各負荷容量との間に抵抗素子を接続しても同様の効果が得られる（たとえば、特許文献２参照）。

従来の半導体集積回路装置の試験装置は、高速入出力装置を備えた半導体集積回路装置の外部出力端子と外部入力端子とを伝送線路で接続するループバック・パスを設けたロード・ボード上に半導体集積回路装置を搭載し、半導体集積回路装置の内部に設けたテスト手段とループバック・パスを利用して高速入出力装置の動作を半導体集積回路装置の内部において試験することを特徴とする。これにより、半導体集積回路装置内部で閉じたセルフ・テストを行なうことができ、テストのための路線長を短くすることができる（たとえば、特許文献３参照）。
特開平１−３０９４４６号公報 特開平４−２９４２８７号公報 特開２００３−１６７０３４号公報

従来の半導体装置は、ひずみ波形を生成するのに高機能で高額な半導体試験装置を用いなければならず、量産時の試験において半導体製造にかかるコストを増大させる。また、低機能の安価な半導体試験装置を用いて冶具上に波形ひずみ発生回路を作りこむ場合も、シミュレーション環境整備や冶具価格が高価になり、仕様検討から評価環境の確認までの開発期間が長くなるなどの問題点があった。

また、従来の回路シミュレータは、デバイスの耐性をシミュレーションするものであって、プロセス要因などのバラツキが入った既製デバイスに対して可変のひずみを加えることができないという問題点があった。

また、従来の周波数特性測定装置は、デバイスに入力される波形の品質をより良くするするためのものであって、デバイスに入力される波形の品質を意図的に劣化させてデバイスの耐性を確認する仕様となっておらず、インダクタンスの制御もできないという問題点があった。

また、従来の半導体集積回路装置の試験装置は、デバイス外部のループバックを用いて半導体集積回路装置の試験を行なっているが、半導体集積回路装置の試験方法は当該試験方法だけには限られない。

それゆえに、この発明の目的は、ひずみ波形を生成するのに高機能で高額な半導体試験装置を用いずに済み、かつ、回路等に特別な工夫が施された冶具を必要としない半導体装置を提供することである。

この発明は、半導体試験装置によって伝送波形の試験が行なわれる半導体装置であって、半導体試験装置から出力される波形信号を受けて、ひずみ波形信号を発生する波形ひずみ発生回路と、波形信号を波形ひずみ発生回路にスイッチングするスイッチ回路とを備える。

この発明によれば、ひずみ波形を生成するのに高機能で高額な半導体試験装置を用いずに済み、かつ、回路等に特別な工夫が施された冶具を必要としない。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［実施の形態１］
図１は、この発明の実施の形態１による半導体装置３０Ａの概略的な構成を示した概略構成図である。

図１を参照して、実施の形態１の半導体装置３０Ａは、一方からテストボード（冶具）２０を介して半導体試験装置１０Ｘに接続され、他方から半導体試験装置１０Ｙに接続される。半導体装置３０Ａは、波形ひずみ発生回路３１Ａと、スイッチ回路ＳＷ１，ＳＷ２と、ひずみ波形確認用端子ＴＲ０と、レシーバ３２と、シリアル／パラレル変換回路（Ｓ／Ｐ変換回路とも称する）３３と、内部ロジック回路３４と、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路とも称する）３５と、ドライバ３６とを備える。

半導体試験装置１０Ｘは、テストボード２０を介して、半導体装置３０Ａに波形信号Ｓｐｒｅを出力する。図１に示すように、波形信号Ｓｐｒｅは、半導体試験装置１０Ｘの精度に依存したジッタや振幅揺れを含む。波形ひずみ発生回路３１Ａは、スイッチ回路ＳＷ１を介して波形信号Ｓｐｒｅを受け、スイッチ回路ＳＷ２を介してひずみ波形信号Ｓｄｓｔを出力する。波形ひずみ発生回路３１Ａの具体的な回路構成の一例については、後に図面を参照して説明する。

図１に示すように、ひずみ波形信号Ｓｄｓｔは、実システムに近いジッタや振幅揺れとなっている。ひずみ波形信号Ｓｄｓｔの波形は、ひずみ波形確認用端子ＴＲ０から観測することができる。ひずみ波形信号Ｓｄｓｔは、波形ひずみ発生回路３１Ａからスイッチ回路ＳＷ２を介してレシーバ３２に出力される。なお、スイッチ回路ＳＷ１のオンオフは、スイッチ回路ＳＷ２のオンオフと連動している。

このように、実施の形態１の半導体装置３０Ａでは、波形ひずみ発生回路３１Ａがレシーバ３２の前段に配置されている。そのため、レシーバ３２は、ひずみ波形信号Ｓｄｓｔを直接受けることができ、実際のシステムに近い環境でレシーバ３２の入力感度を確認することが可能となる。また、実施の形態１の半導体装置３０Ａでは、上述のように、波形ひずみ発生回路３１Ａが内蔵されている。そのため、半導体試験装置１０Ｘ，１０Ｙとして、波形ひずみ発生機能のない安価な半導体試験装置を用いることができる。

レシーバ３２は、スイッチ回路ＳＷ１，ＳＷ２がともにオンのときには、ひずみ波形信号Ｓｄｓｔを受け、スイッチ回路ＳＷ１，ＳＷ２がともにオフのときには、波形信号Ｓｐｒｅを受ける。シリアル／パラレル変換回路３３は、レシーバ３２から出力される信号をシリアル信号からパラレル信号に変換する。内部ロジック回路３４は、シリアル／パラレル変換回路３３から出力されるパラレル信号を受けて、半導体試験装置１０Ｙと信号をやり取りする。

半導体試験装置１０Ｙは、内部ロジック回路３４との信号のやり取りによって、半導体装置３０Ａの不良動作を試験する。半導体装置３０Ａは、製造揺れや能力によっては試験中に動作不良となるため、不良装置の選別が可能となる。

パラレル／シリアル変換回路３５は、内部ロジック回路３４から出力される信号をパラレル信号からシリアル信号に変換する。ドライバ３６は、パラレル／シリアル変換回路３５から出力されるシリアル信号を受けて、テストボード２０を介して、半導体試験装置１０Ｘに信号を出力する。次に、波形ひずみ発生回路３１Ａの具体的な回路構成の一例について説明する。

図２は、波形ひずみ発生回路３１Ａの具体的な回路構成の一例である波形ひずみ発生回路３１を示した回路図である。

図２に示した波形ひずみ発生回路３１は、従来のように冶具上に作製されたトレース長制御回路とジッタフィルタとの組み合わせ回路とは異なり、抵抗、インダクタおよびキャパシタにより構成されたＲＬＣ回路である。図２を参照して、波形ひずみ発生回路３１Ａは、抵抗Ｒ１，Ｒ２と、インダクタＬ１〜Ｌ６と、キャパシタＣ１〜Ｃ７と、スイッチ回路ＳＷ１１〜ＳＷ１８とを含む。

抵抗Ｒ１，Ｒ２は、スイッチ回路ＳＷ１１とスイッチ回路ＳＷ１２（ノードＮ２）との間に並列接続される。キャパシタＣ１は、ノードＮ１とノードＮ２との間に接続される。キャパシタＣ２は、ノードＮ１とノードＮ３との間に接続される。キャパシタＣ３は、ノードＮ１とノードＮ４との間に接続される。キャパシタＣ４は、ノードＮ１とノードＮ５との間に接続される。

インダクタＬ１，Ｌ２は、スイッチ回路ＳＷ１３（ノードＮ２）とスイッチ回路ＳＷ１４（ノードＮ３）との間に並列接続される。キャパシタＣ５は、ノードＮ２とノードＮ３との間に接続される。インダクタＬ３，Ｌ４は、スイッチ回路ＳＷ１５（ノードＮ３）とスイッチ回路ＳＷ１６（ノードＮ４）との間に並列接続される。キャパシタＣ６は、ノードＮ３とノードＮ４との間に接続される。インダクタＬ５，Ｌ６は、スイッチ回路ＳＷ１７（ノードＮ４）とスイッチ回路ＳＷ１８（ノードＮ５）との間に並列接続される。キャパシタＣ７は、ノードＮ４とノードＮ５との間に接続される。

図２に示すように、波形ひずみ発生回路３１は、回路シミュレーションにより算出された抵抗値を有する抵抗Ｒ１，Ｒ２を、スイッチ回路ＳＷ１１，ＳＷ１２で切り換えることができる。これにより、入力される波形信号Ｓｐｒｅの振幅波形を制御することができる。なお、図２に示した抵抗Ｒ１，Ｒ２の配置は一例であって、抵抗の個数および接続は図２の態様には限定されない。

さらに、図２に示すように、波形ひずみ発生回路３１は、回路シミュレーションにより算出されたインダクタンスを有するインダクタＬ１〜Ｌ６を、スイッチ回路ＳＷ１３〜ＳＷ１８で切り換えることができる。これにより、入力される波形信号Ｓｐｒｅの時間波形を制御することができる。なお、図２に示したインダクタＬ１〜Ｌ６の配置は一例であって、インダクタの個数および接続は図２の態様には限定されない。同様に、図２に示したキャパシタＣ１〜Ｃ７の配置は一例であって、キャパシタの個数および接続は図２の態様には限定されない。

上記のように、図２に示した波形ひずみ発生回路３１では、キャパシタＣ１〜Ｃ７を固定とし、インダクタＬ１〜Ｌ６をスイッチ回路ＳＷ１３〜ＳＷ１８で切り換えて可変に制御できるようにしている。キャパシタの容量を可変から固定にすることによる面積削減の効果は、インダクタのインダクタンスを可変から固定にすることによる面積削減の効果よりも大きい。

したがって、波形信号Ｓｐｒｅの時間波形を制御するのに必要なＬＣ成分のうち、キャパシタＣ１〜Ｃ７の容量を固定とし、インダクタＬ１〜Ｌ６のインダクタンスを可変に制御することによって、キャパシタの容量をスイッチ回路等で可変に制御しインダクタのインダクタンスを固定とする場合に比べて、波形ひずみ発生回路３１の占有面積を小さくすることができる。その結果、半導体装置３０Ａ全体の占有面積も小さくすることが可能となる。

以上のように、実施の形態１によれば、半導体装置３０Ａにおいて波形ひずみ発生回路３１Ａをレシーバ３２の前段に配置することにより、実際のシステムに近い環境でレシーバ３２の入力感度を確認することが可能となる。また、半導体装置３０Ａに波形ひずみ発生回路３１Ａが内蔵されているため、半導体試験装置１０Ｘ，１０Ｙとして波形ひずみ発生機能のない安価な半導体試験装置を用いることができる。さらに、波形ひずみ発生回路３１ＡのキャパシタＣ１〜Ｃ７の容量を固定とし、インダクタＬ１〜Ｌ６のインダクタンスを可変に制御することによって、半導体装置３０Ａ全体の占有面積を小さくすることが可能となる。

［実施の形態２］
図３は、この発明の実施の形態２による半導体装置３０Ｂの概略的な構成を示した概略構成図である。

図３を参照して、実施の形態２の半導体装置３０Ｂは、一方からテストボード（冶具）２０を介して半導体試験装置１０Ｘに接続され、他方から半導体試験装置１０Ｚに接続される。半導体装置３０Ｂは、波形ひずみ発生回路３１Ｂと、スイッチ回路ＳＷ１，ＳＷ２と、レシーバ３２と、シリアル／パラレル変換回路（Ｓ／Ｐ変換回路とも称する）３３と、内部ロジック回路３４と、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路とも称する）３５と、ドライバ３６と、パッドＰＤ１，ＰＤ２とを備える。

半導体試験装置１０Ｚは、半導体装置３０Ｂに波形信号Ｓｐｒｅを出力する。図３に示すように、波形信号Ｓｐｒｅは、半導体試験装置１０Ｘの精度に依存したジッタや振幅揺れを含む。内部ロジック回路３４は、波形信号Ｓｐｒｅを受けて、パラレル／シリアル変換回路３５にパラレル信号を出力する。パラレル／シリアル変換回路３５は、当該パラレル信号をシリアル信号に変換する。

ドライバ３６は、パラレル／シリアル変換回路３５から出力されるシリアル信号を受けて、スイッチ回路ＳＷ１を介して、パッドＰＤ２に波形信号Ｓｐｒｅを出力する。パッドＰＤ２における波形信号Ｓｐｒｅは、テストボード２０を介して、半導体試験装置１０Ｘに出力される。

波形ひずみ発生回路３１Ｂは、スイッチ回路ＳＷ１を介して波形信号Ｓｐｒｅを受け、スイッチ回路ＳＷ２を介してひずみ波形信号Ｓｄｓｔを出力する。ここで、スイッチ回路ＳＷ１は、ドライバ３６とパッドＰＤ２との間に配置される。また、スイッチ回路ＳＷ２は、レシーバ３２とパッドＰＤ１との間に配置される。波形ひずみ発生回路３１Ｂの具体的な回路構成の一例は、実施の形態１の図２において説明した波形ひずみ発生回路３１である。

図３に示すように、ひずみ波形信号Ｓｄｓｔは、実システムに近いジッタや振幅揺れとなっている。ひずみ波形信号Ｓｄｓｔは、波形ひずみ発生回路３１Ｂからスイッチ回路ＳＷ２を介してレシーバ３２に出力される。なお、スイッチ回路ＳＷ１のオンオフは、スイッチ回路ＳＷ２のオンオフと連動している。

実施の形態２の半導体装置１Ｂでは、波形ひずみ発生回路３１Ｂがドライバ３６の出力とレシーバ３２の入力との間をバイパスするように接続されている。そのため、実施の形態２の半導体装置３０Ｂは、半導体試験装置１０Ｚによる折り返し（ループバック）試験が可能である。半導体装置３０Ｂの折り返し（ループバック）試験を行なうことによって、半導体装置３０Ｂとテストボード２０との間のインターフェイス（たとえばソケット）等の外的要因によるノイズを無くすことができる。その結果、半導体装置３０Ｂのより正確な試験が可能となる。

このように、実施の形態２の半導体装置３０Ｂでは、波形ひずみ発生回路３１Ｂが内蔵されているのに加えて、半導体装置３０Ｂの折り返し（ループバック）試験を可能としている。これにより、実施の形態１に比べてさらにノイズ要因が減らすことができ、より実際のシステムに近い環境でレシーバ３２の入力感度を確認することが可能となる。したがって、実施の形態２の半導体装置３０Ｂでは、半導体試験装置１０Ｘ，１０Ｚとして、より安価で低速、低機能な半導体試験装置を用いることができる。

さらに、実施の形態２の半導体装置３０Ｂでは、ひずみ波形信号Ｓｄｓｔの波形を、パッドＰＤ１を介してテストボード２０上から容易に観測することができる。そのため、半導体装置３０Ｂの評価時間を短縮することができる。

レシーバ３２は、スイッチ回路ＳＷ１，ＳＷ２がともにオンのときには、ひずみ波形信号Ｓｄｓｔを受け、スイッチ回路ＳＷ１，ＳＷ２がともにオフのときには、半導体試験装置１０Ｘからテストボード２０を介してパッドＰＤ１に出力される信号を受ける。シリアル／パラレル変換回路３３は、レシーバ３２から出力される信号をシリアル信号からパラレル信号に変換する。内部ロジック回路３４は、シリアル／パラレル変換回路３３から出力されるパラレル信号を受けて、半導体試験装置１０Ｚに信号を出力する。

半導体試験装置１０Ｚは、内部ロジック回路３４との信号のやり取りによって、半導体装置３０Ｂの不良動作を試験する。半導体装置３０Ｂは、製造揺れや能力によっては試験中に動作不良となるため、不良装置の選別が可能となる。

以上のように、実施の形態２によれば、波形ひずみ発生回路３１Ｂが内蔵されているのに加えて、半導体装置３０Ｂの折り返し（ループバック）試験を可能とすることにより、実施の形態１に比べて、より実際のシステムに近い環境でレシーバ３２の入力感度を確認することができる。その結果、半導体試験装置１０Ｘ，１０Ｚとして、より安価で低速、低機能な半導体試験装置を用いることが可能となる。さらに、ひずみ波形信号Ｓｄｓｔの波形がパッドＰＤ１を介してテストボード２０上から容易に観測できるため、半導体装置３０Ｂの評価時間が短縮される。

［実施の形態３］
図４は、この発明の実施の形態３による半導体装置３０Ｃの概略的な構成を示した概略構成図である。

図４を参照して、実施の形態３の半導体装置３０Ｃは、一方からテストボード（冶具）２０を介して半導体試験装置１０Ｘに接続され、他方から半導体試験装置１０Ｚに接続される。半導体装置３０Ｃは、波形ひずみ発生回路３１Ｃと、スイッチ回路ＳＷ１，ＳＷ２と、レシーバ３２と、シリアル／パラレル変換回路（Ｓ／Ｐ変換回路とも称する）３３と、内部ロジック回路３４と、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路とも称する）３５と、ドライバ３６と、パッドＰＤ１，ＰＤ２とを備える。

半導体試験装置１０Ｚは、半導体装置３０Ｃに波形信号Ｓｐｒｅを出力する。図４に示すように、波形信号Ｓｐｒｅは、半導体試験装置１０Ｘの精度に依存したジッタや振幅揺れを含む。内部ロジック回路３４は、波形信号Ｓｐｒｅを受けて、パラレル／シリアル変換回路３５にパラレル信号を出力する。パラレル／シリアル変換回路３５は、当該パラレル信号をシリアル信号に変換する。

ドライバ３６は、パラレル／シリアル変換回路３５から出力されるシリアル信号を受けて、パッドＰＤ２に波形信号Ｓｐｒｅを出力する。パッドＰＤ２における波形信号Ｓｐｒｅは、スイッチ回路ＳＷ１およびテストボード２０を介して、半導体試験装置１０Ｘに出力される。

波形ひずみ発生回路３１Ｃは、スイッチ回路ＳＷ１を介して波形信号Ｓｐｒｅを受け、スイッチ回路ＳＷ２を介してひずみ波形信号Ｓｄｓｔを出力する。ここで、スイッチ回路ＳＷ１は、パッドＰＤ２とテストボード２０との間に配置される。また、スイッチ回路ＳＷ２は、パッドＰＤ１とテストボード２０との間に配置される。波形ひずみ発生回路３１Ｃの具体的な回路構成の一例は、実施の形態１の図２において説明した波形ひずみ発生回路３１である。

図４に示すように、ひずみ波形信号Ｓｄｓｔは、実システムに近いジッタや振幅揺れとなっている。ひずみ波形信号Ｓｄｓｔは、波形ひずみ発生回路３１Ｃからスイッチ回路ＳＷ２およびパッドＰＤ１を介してレシーバ３２に出力される。なお、スイッチ回路ＳＷ１のオンオフは、スイッチ回路ＳＷ２のオンオフと連動している。

実施の形態３の半導体装置１Ｃでは、波形ひずみ発生回路３１ＣがパッドＰＤ２を介したドライバ３６の出力とパッドＰＤ１を介したレシーバ３２の入力との間をバイパスするように接続されている。そのため、実施の形態３の半導体装置３０Ｃは、半導体試験装置１０Ｚによる折り返し（ループバック）試験が可能である。半導体装置３０Ｃの折り返し（ループバック）試験を行なうことによって、半導体装置３０Ｃとテストボード２０との間のインターフェイス（たとえばソケット）等の外的要因によるノイズを無くすことができる。

さらに、実施の形態３の半導体装置３０Ｃでは、半導体試験装置１０Ｚによる折り返し（ループバック）試験のループが半導体装置１０ＣのパッドＰＤ１，ＰＤ２を含めたものとなっている。そのため、実施の形態２と比べて、レシーバ３２およびドライバ３４の配線容量等の影響を含めた、より実際のシステムに近い環境でレシーバ３２の入力感度を確認することができる。その結果、半導体装置３０Ｃのより正確な試験が可能となる。

レシーバ３２は、スイッチ回路ＳＷ１，ＳＷ２がともにオンのときには、ひずみ波形信号Ｓｄｓｔを受け、スイッチ回路ＳＷ１，ＳＷ２がともにオフのときには、半導体試験装置１０Ｘからテストボード２０を介してパッドＰＤ１に出力される信号を受ける。シリアル／パラレル変換回路３３は、レシーバ３２から出力される信号をシリアル信号からパラレル信号に変換する。内部ロジック回路３４は、シリアル／パラレル変換回路３３から出力されるパラレル信号を受けて、半導体試験装置１０Ｚに信号を出力する。

半導体試験装置１０Ｚは、内部ロジック回路３４との信号のやり取りによって、半導体装置３０Ｃの不良動作を試験する。半導体装置３０Ｃは、製造揺れや能力によっては試験中に動作不良となるため、不良装置の選別が可能となる。

以上のように、実施の形態３によれば、波形ひずみ発生回路３１Ｃが内蔵されているのに加えて、半導体装置３０ＣのパッドＰＤ１，ＰＤ２をループに加えた折り返し（ループバック）試験を可能とすることにより、実施の形態２と比べて、半導体装置３０Ｃのより正確な試験が可能となる。

［実施の形態４］
図５は、この発明の実施の形態４による半導体装置３０Ｄの概略的な構成を示した概略構成図である。

図５を参照して、実施の形態４の半導体装置３０Ｄは、一方からテストボード（冶具）２０を介して半導体試験装置１０Ｘに接続され、他方から半導体試験装置１０Ｚに接続される。半導体装置３０Ｄは、波形ひずみ発生回路３１Ｄと、スイッチ回路ＳＷ１，ＳＷ２と、ひずみ波形確認用端子ＴＲ１，ＴＲ２と、レシーバ３２と、シリアル／パラレル変換回路（Ｓ／Ｐ変換回路とも称する）３３と、内部ロジック回路３４と、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路とも称する）３５と、ドライバ３６とを備える。

半導体試験装置１０Ｘは、テストボード２０を介して、半導体装置３０Ｄに波形信号Ｓｐｒｅを出力する。図５に示すように、波形信号Ｓｐｒｅは、半導体試験装置１０Ｘの精度に依存したジッタや振幅揺れを含む。波形信号Ｓｐｒｅの波形は、波形確認用端子ＴＲ１から観測することができる。

レシーバ３２は、波形信号Ｓｐｒｅを受けて、スイッチ回路ＳＷ１を介して、シリアル／パラレル変換回路３３に信号を出力する。波形ひずみ発生回路３１Ｄは、スイッチ回路ＳＷ１を介して波形信号Ｓｐｒｅを受け、スイッチ回路ＳＷ２を介してひずみ波形信号Ｓｄｓｔを出力する。波形ひずみ発生回路３１Ｄの具体的な回路構成の一例は、実施の形態１の図２において説明した波形ひずみ発生回路３１である。

図５に示すように、ひずみ波形信号Ｓｄｓｔは、実システムに近いジッタや振幅揺れとなっている。ひずみ波形信号Ｓｄｓｔの波形は、ひずみ波形確認用端子ＴＲ２から観測することができる。ひずみ波形信号Ｓｄｓｔは、波形ひずみ発生回路３１Ｄからスイッチ回路ＳＷ２を介してドライバ３６に出力される。なお、スイッチ回路ＳＷ１のオンオフは、スイッチ回路ＳＷ２のオンオフと連動している。

このように、実施の形態４の半導体装置３０Ｄでは、波形ひずみ発生回路３１Ｄがドライバ３６の前段に配置されている。そのため、ドライバ３６は、ひずみ波形信号Ｓｄｓｔを直接受けることができ、実際のシステムに近い環境でドライバ３６の入力感度を確認することが可能となる。また、実施の形態４の半導体装置３０Ｄでは、上述のように、波形ひずみ発生回路３１Ｄが内蔵されている。そのため、半導体試験装置１０Ｘ，１０Ｙとして、波形ひずみ発生機能のない安価な半導体試験装置を用いることができる。

また、実施の形態４の半導体装置１Ｄでは、波形ひずみ発生回路３１Ｄがレシーバ３２の出力とドライバ３６の入力との間をバイパスするように接続されている。そのため、実施の形態４の半導体装置３０Ｄは、半導体試験装置１０Ｘによる折り返し（ループバック）試験が可能である。半導体装置３０Ｄの折り返し（ループバック）試験を行なうことによって、内部ロジック回路３４等による影響を遮断することができる。その結果、半導体装置３０Ｄのより正確な試験が可能となる。

シリアル／パラレル変換回路３３は、レシーバ３２から出力される信号をシリアル信号からパラレル信号に変換する。内部ロジック回路３４は、シリアル／パラレル変換回路３３から出力されるパラレル信号を受けて、半導体試験装置１０Ｚと信号をやり取りするとともに、パラレル／シリアル変換回路３５にパラレル信号を出力する。

パラレル／シリアル変換回路３５は、内部ロジック回路３４から出力される当該パラレル信号をシリアル信号に変換する。ドライバ３６は、スイッチ回路ＳＷ１，ＳＷ２がともにオンのときには、ひずみ波形信号Ｓｄｓｔを受け、スイッチ回路ＳＷ１，ＳＷ２がともにオフのときには、パラレル／シリアル変換回路３５から出力される信号を受ける。ドライバ３６は、スイッチ回路ＳＷ２を介して出力されるひずみ波形信号Ｓｄｓｔ、またはパラレル／シリアル変換回路３５から出力される信号を受けて、テストボード２０を介して、半導体試験装置１０Ｘに信号を出力する。

半導体試験装置１０Ｘは、ドライバ３６から出力される信号が所望の信号かどうかによって、半導体装置３０Ｄの不良動作を試験する。半導体装置３０Ｄは、製造揺れや能力によっては試験中に動作不良となるため、不良装置の選別が可能となる。

以上のように、実施の形態４によれば、半導体装置３０Ｄにおいて波形ひずみ発生回路３１Ｄをドライバ３６の前段に配置することにより、実際のシステムに近い環境でドライバ３６の入力感度を確認することが可能となる。また、波形ひずみ発生回路３１Ｄが内蔵されているのに加えて、半導体装置３０Ｄの折り返し（ループバック）試験を可能とすることにより、半導体装置３０Ｄの正確な試験が可能となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による半導体装置３０Ａの概略的な構成を示した概略構成図である。 波形ひずみ発生回路３１Ａの具体的な回路構成の一例である波形ひずみ発生回路３１を示した回路図である。 この発明の実施の形態２による半導体装置３０Ｂの概略的な構成を示した概略構成図である。 この発明の実施の形態３による半導体装置３０Ｃの概略的な構成を示した概略構成図である。 この発明の実施の形態４による半導体装置３０Ｄの概略的な構成を示した概略構成図である。

符号の説明

１０Ｘ，１０Ｙ，１０Ｚ 半導体試験装置、２０ テストボード、３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ 半導体装置、３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１ 波形ひずみ発生回路、ＳＷ１，ＳＷ２，ＳＷ１１〜ＳＷ１８ スイッチ回路、Ｒ１，Ｒ２ 抵抗、Ｌ１〜Ｌ６ インダクタ、Ｃ１〜Ｃ７ キャパシタ、ＴＲ０，ＴＲ２ ひずみ波形確認用端子、ＴＲ１ 波形確認用端子、３２ レシーバ、３３ シリアル／パラレル変換回路、３４ 内部ロジック回路、３５ パラレル／シリアル変換回路、３６ ドライバ、ＰＤ１，ＰＤ２ パッド。

Claims (6)

1. 半導体試験装置によって伝送波形の試験が行なわれる半導体装置であって、
   前記半導体試験装置から出力される波形信号を受けて、ひずみ波形信号を発生する波形ひずみ発生回路と、
   前記波形信号を前記波形ひずみ発生回路にスイッチングするスイッチ回路とを備える、半導体装置。
2. 前記ひずみ波形信号を受けるレシーバ回路をさらに備え、
   前記波形ひずみ発生回路は、前記レシーバ回路の前段に配置される、請求項１に記載の半導体装置。
3. 前記波形ひずみ発生回路の前段に配置されるドライバ回路と、
   前記ひずみ波形信号を受けるレシーバ回路とをさらに備え、
   前記波形ひずみ発生回路、前記ドライバ回路、および前記レシーバ回路は、前記半導体試験装置による伝送波形の折り返し試験におけるループを構成する、請求項１に記載の半導体装置。
4. 前記波形ひずみ発生回路の前段に配置されるドライバ回路と、
   前記ひずみ波形信号を受けるレシーバ回路と、
   前記レシーバ回路の入力部に配置された第１のパッドと、
   前記ドライバ回路の出力部に配置された第２のパッドとをさらに備え、
   前記波形ひずみ発生回路、前記ドライバ回路、および前記レシーバ回路は、前記第１および第２のパッドを含めて、前記半導体試験装置による伝送波形の折り返し試験におけるループを構成する、請求項１に記載の半導体装置。
5. 前記波形ひずみ発生回路の前段に配置されるレシーバ回路と、
   前記ひずみ波形信号を受けるドライバ回路とをさらに備え、
   前記波形ひずみ発生回路は、前記ドライバ回路の前段に配置され、
   前記波形ひずみ発生回路、前記ドライバ回路、および前記レシーバ回路は、前記半導体試験装置による伝送波形の折り返し試験におけるループを構成する、請求項１に記載の半導体装置。
6. 前記波形ひずみ発生回路は、
   抵抗値の切り替えによって前記波形信号の振幅波形を制御する抵抗素子と、
   インダクタンスの切り替えによって前記波形信号の時間波形を制御するインダクタ素子と、
   前記波形信号の時間波形を制御するキャパシタ素子とを含む、請求項１〜５のいずれかに記載の半導体装置。

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