JP2006145527A5 - - Google Patents

Claims (11)

1. クロックによって制御される１以上の入出力（「Ｉ／Ｏ」）パッドを有する集積回路（「ＩＣ」）を含む装置であって、前記Ｉ／Ｏパッドのそれぞれが、出力インピーダンスを有するデータ出力ドライバ回路と、データ出力レジスタと、プログラマブル基準電圧発生器を有するレシーバ回路と、前記クロックとデータキャプチャレジスタとの間に配置されたプログラマブル遅延素子と、前記データキャプチャレジスタに対する入力を選択するためのデータキャプチャ選択論理回路とを含み、前記データキャプチャレジスタが前記プログラマブル遅延素子の出力によってクロック供給を受けるように構成される装置。
2. 前記Ｉ／Ｏパッドを少なくとも２つ有し、該少なくとも２つのＩ／Ｏパッドのデータキャプチャレジスタが相互接続され、シフトレジスタとして機能する、請求項１に記載の装置。
3. 前記シフトレジスタの開始点は、前記データキャプチャ選択論理回路によって決定される、請求項２に記載の装置。
4. 前記データキャプチャレジスタに相互接続され、前記シフトレジスタに対する追加ビットとして機能するさらに別のデータキャプチャ素子をさらに含む、請求項２に記載の装置。
5. 前記データキャプチャレジスタは、マルチビットローカル記憶素子に対する入力を生成する、請求項１に記載の装置。
6. 前記マルチビットローカル記憶素子は、前記クロックよりも高い周波数で動作する第２のクロックに反して動作する、請求項５に記載の装置。
7. マルチビットローカル記憶素子をさらに含む、請求項１に記載の装置。
8. 前記マルチビットローカル記憶素子は、シフトレジタ、及びメモリからなるデバイス群のうちのいずれか一方からなる、請求項７に記載の装置。
9. 前記Ｉ／Ｏパッドを少なくとも２つ備え、前記少なくとも２つのＩ／Ｏパッドのデータ出力レジスタが相互接続され、シフトレジスタとして機能する、請求項１に記載の装置。
10. 前記データ出力レジスタは読み出し可能であり、且つ、前記Ｉ／Ｏパッドに少なくとも１つの試験遷移信号を供給するためのデータを格納する、請求項９に記載の装置。
11. 前記ＩＣは伝送要素に接続され、該伝送要素に試験遷移信号を供給する手段と、前記試験遷移信号の反射を読み取る手段とをさらに含む、請求項１に記載の装置。