JPWO2006025285A1 - 可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子デバイス - Google Patents

Abstract

集積回路に搭載される可変遅延回路であって、前記集積回路の実動作の際に、入力信号に対して、実装レベルにて生じる時間遅延に対応して所定の範囲で可変な遅延時間を付与する可変遅延付与手段と、前記集積回路の低速論理検証および／または低速選別試験の際に、入力信号に対して、所定の値に固定された遅延時間を付与する検証用遅延付与手段と、を備えた可変遅延回路を提供する。例えば、検証用遅延付与手段は、可変遅延付与手段によって付与される遅延時間の最大値よりも大きな遅延時間を付与する。

Description

本発明は、集積回路に搭載される可変遅延回路、可変遅延回路を定義したマクロセルデータ、可変遅延回路を用いたデバイスデータの論理検証方法および可変遅延回路を用いた電子デバイスに関するものである。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００４−２５００５８ 出願日 ２００４年８月３０日

膨大な数のトランジスタ等の回路素子によって構成される集積回路は、すべての具体的な回路構造を手作業で設計することが困難であるため、現在ではコンピュータ支援による設計手法（ＣＡＤ）が採用されている。かかるＣＡＤを用いた開発工程では、決定した仕様に基づきいわゆるハードウェア記述言語を用いて開発対象たる集積回路の機能に応じた抽象的な回路データを定義し、定義した回路データに基づいて論理合成等を行って論理回路を生成した後、チップ上に搭載する具体的な回路構造を決定している（例えば、特許文献１参照。）。

このような設計工程を経て製造される集積回路は、製造工程の段階において論理レベルおよび実動作レベルの検証動作が行われるのが一般的である。例えば、ウェハレベルの段階において、低速検査装置による論理検証を行って不良品を排除し、チップのパッケージングが終了した段階で実動作の検証を行い、良品と判定されたもののみを製品として出荷している。

ところで、設計された回路を現実に半導体基板上に形成する段階においてはプロセスばらつき等に起因して、設計した回路構造の電気特性を完全に再現することは容易ではなく、設計回路と実装回路との間で特性の相違が生じる場合がある。かかる特性の相違が軽微なものであれば実用上問題とされることはないが、例えば、高速動作する部分においては、配線長のずれ等によって生じる遅延時間の相違によって動作に支障をきたすこともある。

これに対して、プロセスばらつき等に起因した遅延時間の変動を吸収し、設計通りの特性を実現するために可変の遅延時間を付与する可変遅延回路を組み込んだ集積回路が提案されている。かかる可変遅延回路を用いて遅延時間を調整することによって、プロセスばらつき等に起因した遅延時間の変動を吸収し、集積回路の歩留まりの向上を実現することが可能である。

特開平１０−２８３３８８号公報

しかしながら、従来の可変遅延回路を組み込んだ集積回路では、低速検査装置による論理検証を行うことが困難であるという問題を有する。以下、かかる問題について説明する。

図９は、従来の可変遅延回路を用いた回路構成の一例について示す模式図である。図９に示す回路は、可変遅延回路１０１、フリップフロップ回路１０２、１０３および遅延回路１０４、１０５によって構成されている。かかる回路に関して低速検査装置を用いた低速検証を行った場合、以下の問題が生じることとなる。

従来の可変遅延回路は、付与する遅延時間量が可変であるが故に低速検証の際においても遅延時間を一定の値に定めることができない。そのため、例えば図９に示す回路構成に可変遅延回路を用いた場合には、後段に位置するフリップフロップ回路１０２に入力されるデータを保持するのに必要なホールドタイムが充分に与えられるか否か不明となってしまうという問題点が存在する。従って、従来の可変遅延回路を用いて図９のような回路構造を実現する場合には、フリップフロップ回路１０２そのものに問題がなく、かつ遅延時間を調整した後における可変遅延回路を用いた場合には支障なく動作するにもかかわらず、低速検証によって不良品であると判定されてしまう場合も存在することとなり、検証の精度が低下するという問題が生じていた。

また、このことは設計段階における論理検証でも同様であって、従来の可変遅延回路を組み込んだ集積回路は、通常の論理設計環境に適用することが困難であって、アナログ検証に要する工程数が大幅に増加するという問題を有する。

本発明は、上記に鑑みてなされたものであって、基板上に形成された集積回路の低速検証に対する適用および集積回路の設計段階における論理設計環境に対する適用が可能な可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子デバイスを実現することを目的とする。

上記課題を解決するために、本発明の第１の形態においては、集積回路に搭載される可変遅延回路であって、前記集積回路の実動作の際に、入力信号に対して、実装レベルにて生じる時間遅延に対応して所定の範囲で可変な遅延時間を付与する可変遅延付与手段と、前記集積回路の低速論理検証および／または低速選別試験の際に、入力信号に対して、所定の値に固定された遅延時間を付与する検証用遅延付与手段と、を備えたことを特徴とする可変遅延回路を提供する。

前記検証用遅延付与手段は、前記可変遅延付与手段によって付与される遅延時間の最大値よりも大きな遅延時間または前記可変遅延付与手段によって付与される遅延時間の最小値よりも小さな遅延時間を付与してよい。

前記可変遅延回路は、実動作の際に前記可変遅延付与手段を選択し、低速論理検証および／または低速選別試験の際に前記検証用遅延付与手段を選択するセレクト手段をさらに備えてよい。

前記可変遅延回路は、前記可変遅延付与手段および前記検証用遅延付与手段を介して出力された信号の有無を検出する出力信号検出手段をさらに備えてよい。

本発明の第２の形態においては、集積回路の設計の際に使用され、前記集積回路に対応したデバイスデータにおける時間遅延機能を定義したマクロセルデータであって、前記集積回路の実動作の際に選択され、入力信号に対して、実装レベルにて生ずる時間遅延に対応して、所定の範囲で可変な遅延時間を付与する機能を定義した可変遅延付与回路データと、前記集積回路の論理検証動作の際に選択され、入力信号に対して、所定の値に固定された遅延時間を付与する機能を定義した検証用遅延付与回路データと、を備えたことを特徴とするマクロセルデータを提供する。

前記マクロセルデータは、論理仕様として、前記可変遅延付与回路データが選択された場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出力信号値を不定と定め、前記検証用遅延付与回路データが選択された場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出力信号値を入力信号と等しい値または入力信号の反転値と定めてよい。

前記マクロセルデータは、論理仕様として、前記可変遅延付与回路データが選択された場合であって、前記入力信号が正論理と負論理の双方の値を取るパルス信号の場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出力信号値を不定と定め、前記検証用遅延付与回路データが選択された場合、または前記可変遅延付与回路データが選択されると共に前記入力信号が一定の値に維持される場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出力信号値を入力信号と等しい値または入力信号の反転値と定めてよい。

前記マクロセルデータは、入力信号の処理に関して前記可変遅延付与回路データと前記検証用遅延付与回路データのいずれか一方を選択する機能を定義したセレクト回路データをさらに備えてよい。

前記マクロセルデータは、前記可変遅延付与回路データおよび前記検証用遅延付与回路データを介して出力された信号の有無を検出する出力信号検出回路データをさらに備えてよい。

前記マクロセルデータは、論理仕様として、前記可変遅延付与回路データおよび前記検証用遅延付与回路データのいずれが選択された場合であっても、前記信号検出回路データに対する出力信号値が入力信号と等しい値または入力信号の反転値と定めてよい。

本発明の第３の形態においては、入力信号に対して、実装レベルにて生ずる時間遅延に対応して、所定の範囲で可変な遅延時間を付与する機能および所定の値に固定された遅延時間を付与する機能の双方を定義した回路データを有するデバイスデータの論理検証方法であって、前記回路データにおいて所定の値に固定された遅延時間を付与する機能を選択する機能選択工程と、前記機能選択工程において選択された機能を用いて論理検証を行う検証工程と、を含むことを特徴とする論理検証方法を提供する。

本発明の第４の形態においては、入力信号に対して、実装レベルにて生ずる時間遅延に対応して所定の範囲で可変な遅延時間を付与する可変遅延付与手段および入力信号に対して所定の値に固定された遅延時間を付与する検証用遅延付与手段の双方を有する可変遅延回路を備えた集積回路の選別および／または論理検証を行う試験方法であって、前記可変遅延回路において前記検証用遅延付与手段を選択する選択工程と、実動作時よりも低速の電気信号を使用すると共に、前記可変遅延回路に対する入力信号を、前記検証用遅延付与手段によって所定の固定値だけ遅延させつつ選別または論理検証を行う試験工程と、を含むことを特徴とする試験方法を提供する。

本発明の第５の形態においては、電子回路を備える電子デバイスであって、前記電子デバイスを実動作させる場合において、前記電子デバイスの外部入力端子または前記電子回路内の第１素子から入力される入力信号を、前記電子デバイスの特性に応じて可変である第１遅延時間遅延させて前記電子回路内の第２素子へ出力する可変遅延付与部と、前記電子デバイスを低速動作させる場合において、前記入力信号を、予め設定された第２遅延時間遅延させて前記電子回路内の第２素子へ出力する低速動作用遅延付与部とを備える電子デバイスを提供する。

前記低速動作用遅延付与部は、前記電子デバイスを低速論理検証または低速試験させる場合において、前記入力信号を、前記第２遅延時間遅延させてよい。

前記電子デバイスは、前記電子デバイスを低速論理検証または低速試験することを指定するテストモード信号を入力するテストモード入力端子を更に備え、前記低速動作用遅延付与部は、前記テストモード入力端子から前記テストモード信号が入力された場合に、前記入力信号を、前記第２遅延時間遅延させて前記第２素子へ出力してよい。

前記電子デバイスは、前記電子デバイスを低速論理検証または低速試験するテストモードを設定するテストレジスタを更に備え、前記低速動作用遅延付与部は、前記テストレジスタに前記テストモードが設定された場合に、前記入力信号を、前記第２遅延時間遅延させて前記第２素子へ出力してよい。

前記低速動作遅延回路は、前記電子デバイスを前記低速動作させる場合において、前記入力信号を、固定の遅延時間遅延させる固定遅延回路であってよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

実施の形態１に係る可変遅延回路の構成を示す模式図である。 実動作の際における可変遅延回路の動作態様を示す模式図である。 低速検証の際における可変遅延回路の動作態様を示す模式図である。 可変遅延回路の利点を説明するための模式図である。 実施の形態２にかかる可変遅延回路の構成を示す模式図である。 実施の形態３にかかるマクロセルデータの構成を示す模式図である。 実施の形態４にかかるマクロセルデータの構成を示す模式図である。 実施の形態５にかかる電子デバイスの構成を示す図である。 従来の可変遅延回路を用いた回路構成の例を示す模式図である。

符号の説明

１ ・・・入力端子、２ ・・・可変遅延付与部、３ ・・・検証用遅延付与部、４ ・・・セレクト部、５ ・・・出力端子、６ ・・・信号検出部、７ ・・・ＡＮＤ回路、８ ・・・ＯＲ回路、９ ・・・遅延回路

以下に、本発明にかかる可変遅延回路、マクロセルデータ、論理検証方法および試験方法を実施するための最良の形態（以下、単に「実施の形態」と称する）について説明する。なお、以下に示す実施の形態によって本発明が限定されるものではないことはもちろんである。また、以下の説明において、可変遅延回路における「低速検証」とは、実動作の際に使用される電気信号よりも低速（低周波数）の電気信号を用いて行われる低速動作一般を意味する語句であり、例えば低速選別試験および低速論理検証の双方を含むこととする。

（実施の形態１）
まず、実施の形態１にかかる可変遅延回路について説明する。図１は、本実施の形態にかかる可変遅延回路の構成を示す模式的な回路図である。なお、本実施の形態１では、図１にも示すように可変遅延回路を所定のゲート回路の組み合わせとして定義しているが、実際に半導体基板上等に形成される可変遅延回路は、図１等に示すゲート回路を実現するトランジスタ等の具体的な回路素子によって形成されることはもちろんである。

図１に示すように、本実施の形態にかかる可変遅延回路は、信号入力のための入力端子１と、実動作の際に選択されて入力信号に所定の遅延時間を付与する可変遅延付与部２と、低速検証動作の際に選択されて入力信号に所定の遅延時間を付与する検証用遅延付与部３と、可変遅延付与部２または検証用遅延付与部３のいずれか一方を選択するセレクト部４と、可変遅延付与部２および検証用遅延付与部３によって遅延時間が付与された入力信号を他の回路素子に出力するための出力端子５と、可変遅延付与部２および検証用遅延付与部３によって遅延時間が付与された入力信号の出力の有無を検出する信号検出部６とを備える。

可変遅延付与部２は、実動作の際に入力端子１を介して所定の信号が入力され、所定範囲にわたって可変な遅延時間を付与する機能を有する。具体的には、可変遅延付与部２は、それぞれ一方の入力側端子が入力端子１と接続され、他方の入力側端子がセレクト部４と接続されたＡＮＤ回路７ａ〜７ｃと、一方の入力側端子がそれぞれＡＮＤ回路７ａ〜７ｃの出力側端子と接続されたＯＲ回路８ａ〜８ｃと、ＯＲ回路８ａ〜８ｃの出力側端子と接続された遅延回路９ａ〜９ｃとを備える。また、ＯＲ回路８ａの他方の入力側端子は後述する遅延回路１１−ｎの出力側端子と接続され、ＯＲ回路８ｂ、８ｃの他方の入力側端子は、それぞれ遅延回路９ａ、９ｂの出力側端子と接続されている。なお、後述の説明からも明らかなように、可変遅延付与部２に備わる遅延回路９ａ〜９ｃは、実際には検証用遅延付与部３による遅延時間の付与の際にも機能し、厳密には遅延回路９ａ〜９ｃは、検証用遅延付与部３としての機能も併せ持つものである。しかしながら、以下では発明の理解を容易にするため、便宜上遅延回路９ａ〜９ｃは、可変遅延付与部２の一部として説明を行う。

検証用遅延付与部３は、集積回路の低速試験の際に用いられ、可変遅延付与部２によって付与される遅延時間の最大値よりも大きな遅延時間を付与する機能を有する。具体的には、検証用遅延付与部３は、入力側端子が入力端子１およびセレクト部４と接続されたＡＮＤ回路１０と、ＡＮＤ回路１０の出力側端子に対して直列に順次接続された遅延回路１１−１〜１１−ｎ（ｎ：自然数）とを備える。なお、図１に示す遅延回路９ａ〜９ｃおよび遅延回路１１−１〜１１−ｎによって付与される遅延時間は、それぞれ異なる値としてもよいが、以下では簡単のため、いずれもΔｔの遅延時間を付与するものとする。

セレクト部４は、入力端子１を介して入力された信号に遅延を付与する構成要素として、可変遅延付与部２と検証用遅延付与部３のいずれか一方を選択する機能を有し、可変遅延付与部２を選択した際には、さらに遅延時間の選択を行う機能を有するものである。具体的には、セレクト部４は、選択態様に応じて、セレクト信号をＡＮＤ回路７ａ〜７ｃおよびＡＮＤ回路１０の入力側端子のいずれかに出力するよう構成されており、かかるセレクト信号によって選択動作を行う機能を有する。なお、本実施の形態１ではセレクト部４が可変遅延回路に内包されたものとして説明を行うが、本実施の形態１にかかる可変遅延回路そのものがセレクト部を備えず、外部の所定の回路から直接セレクト信号が入力される構成を採用してもよい。また、本実施の形態１では、セレクト部４の選択動作は、外部から入力される制御信号に基づいて行われることとする。

信号検出部６は、可変遅延付与部２または検証用遅延付与部３を介して遅延が付与された信号の検出を行うためのものである。具体的には、信号検出部６は、例えば実装された可変遅延回路において、可変遅延付与部２および検証用遅延付与部３を介して信号を通過させた場合に出力端子５側に信号が出力されるか否かの判定を行うことによって、可変遅延回路内における断線の有無の確認を確認する機能を有する。また、可変遅延付与部２および検証用遅延付与部３のいずれも選択されていない場合に信号の有無を検出することによって、可変遅延回路内における短絡の有無の確認を行う機能も有する。なお、本実施の形態１において、信号検出部６は可変遅延回路に内包されたものとしたが、可変遅延回路の外部に別途設けた構成とすることも可能である。

次に、本実施の形態にかかる可変遅延回路の動作について説明する。以下では、可変遅延回路が搭載される集積回路の実動作の際および低速検証動作の際における可変遅延回路の動作について説明する。

図２は、実動作の際における可変遅延回路の動作態様について示す模式図である。本実施の形態１にかかる可変遅延回路は、実動作の際には、実装レベルにおけるプロセスばらつき等に起因して予測外に生じる時間遅延による影響を吸収するため、セレクト部４から可変遅延付与部２に対して選択信号が出力され、かつ選択信号の出力先を調整することによって、遅延時間の具体的な値を調整している。

ここで、図２は、可変遅延付与部２における選択信号の出力先のうち、ＡＮＤ回路７ｂに対して選択信号が供給された状態を示している。ＡＮＤ回路７ｂの一方の入力側端子に対しては、入力端子１を介して外部よりクロック信号またはデータ信号等の信号（簡単のため、常に１が出力されていることとする）が入力されていることから、他方の入力側端子に対して選択信号が供給されることによって、ＡＮＤ回路７ｂの出力側端子からは、入力端子１を介して入力された信号と同一の信号が出力されることとなる。このため、入力端子１を介して入力された信号は、以下、ＯＲ回路８ｂ、遅延回路９ｂ、ＯＲ回路８ｃ、遅延回路９ｃを通過して、出力端子５を介して外部に出力される。従って、図２の例では、入力端子１を介して入力された信号は、遅延回路９ｂ、９ｃによって遅延が与えられることとなり、各遅延回路によって付与される遅延時間をΔｔとすると、２Δｔだけ遅延時間が与えられることとなる。

かかる動作は、セレクト部４によってＡＮＤ回路７ａもしくはＡＮＤ回路７ｃが選択された場合も同様である。具体的には、ＡＮＤ回路７ａに対して選択信号が供給された場合には、入力端子１を介して入力された信号は、ＡＮＤ回路７ａ、ＯＲ回路８ａ、遅延回路９ａ、ＯＲ回路８ｂ、遅延回路９ｂ、ＯＲ回路８ｃおよび遅延回路９ｃを順次通過して出力される。従って、入力端子１を介して入力された信号は、遅延回路９ａ〜９ｃを通過することとなり、３Δｔだけ遅延が付与されることとなる。また、セレクト部４からＡＮＤ回路７ｃに対して選択信号が供給された場合には、入力端子１を介して入力された信号は、ＡＮＤ回路７ｃ、ＯＲ回路８ｃおよび遅延回路９ｃを通過することとなるため、遅延回路９ｃによってΔｔだけ遅延が付与される。

このように、可変遅延付与部２に備わるＡＮＤ回路７ａ〜７ｃのいずれかに対して選択信号を供給することによって、入力端子１を介して入力された信号に与えられる遅延時間を変化させることが可能である。かかる機能によって、本実施の形態１にかかる可変遅延回路は、実装レベルにおけるプロセスばらつき等に起因して不規則に発生する遅延時間に対して、かかる遅延時間の存在が集積回路全体の動作に悪影響を及ぼすことを防止している。

例えば、集積回路上に搭載された本実施の形態１にかかる可変遅延回路が、設計段階においては３Δｔの遅延時間を付与するよう設計されていた場合において、実装レベルにおける製造ばらつき等によって外部配線において設計外のΔｔの遅延時間が発生したとする。かかる場合には、セレクト部４が可変遅延付与部２に備わるＡＮＤ回路７ｂに対して選択信号を出力することによって、付与する遅延時間を２Δｔとし、全体として設計値と等しい３Δｔの遅延時間を付与することによって、製造ばらつき等の影響を排除することが可能である。なお、製造ばらつき等によって生じる遅延時間の具体的な値は明らかでないことが通常である。このため、現実に行われる遅延時間の調整としては、入力端子１を介してテスト用の信号を入力し、セレクト部４の選択信号の供給先を順次切り替えることによって、可変な遅延時間の付与を行うことによって遅延時間の調整が行われる。

次に、本実施の形態１にかかる可変遅延回路の低速検証の際における動作について説明する。低速検証とは、実動作の場合よりも低い速度で集積回路を駆動することによって行われる検証動作であって、実動レベルの検証を行うに先だって、集積回路上に形成された各回路間の論理的な接続関係等を確認するためのものであり、設計段階における論理検証に相当するものである。

図３は、低速検証の際における可変遅延回路の動作態様を示す模式図である。図３に示すように、低速検証の際には、セレクト部４は、検証用遅延付与部３に備わるＡＮＤ回路１０の一方の入力側端子に対して選択信号を供給する。ＡＮＤ回路１０の他方の入力側端子には入力端子１を介して信号が入力されることから、ＡＮＤ回路１０の出力側端子からは、入力端子１を介して入力された信号と同一の信号が出力される。そして、ＡＮＤ回路１０を通過した信号は、以下、図３にも示すように遅延回路１１−１〜１１−ｎ、ＯＲ回路８ａ、遅延回路９ａ、ＯＲ回路８ｂ、遅延回路９ｂ、ＯＲ回路８ｃおよび遅延回路９ｃを順次通過して、出力端子５を介して外部に出力される。

従って、検証用遅延付与部３に備わるＡＮＤ回路１０に対して選択信号が供給されることによって、入力端子１を介して入力された信号は、遅延回路１１−１〜１１−ｎおよび遅延回路９ａ〜９ｃによって所定の遅延時間を付与され、具体的には（ｎ＋３）Δｔだけ遅延時間が付与されることとなる。かかる値は検証用遅延付与部３に備わるＡＮＤ回路１０に対して選択信号が供給される限り一定であり、この意味で、検証用遅延付与部３は、入力端子１を介して入力される信号に対して、一定量の遅延時間を付与する機能を有することとなる。

次に、本実施の形態１にかかる可変遅延回路の利点について説明する。既に述べたように、従来の可変遅延回路は、付与する遅延時間量が可変であるが故に低速検証の精度が低く、実際には問題なく動作する集積回路であるにも関わらず低速検証によって不良品であると判定されてしまう場合も存在していた。

これに対して、本実施の形態１にかかる可変遅延回路では、可変遅延回路の本来的な機能を実現する可変遅延付与部２に加え、低速検証の際に使用され、あらかじめ定めた一定の遅延時間を付与する機能を有する検証用遅延付与部３を備えたこととしている。そして、低速検証の際に検証用遅延付与部３を、入力信号に対して遅延時間を付与する構成要素として選択することによって、低速検証の際に論理不良を的確に検出することを可能としている。

図４は、図９に示した回路構造に本実施の形態１にかかる可変遅延回路を適用した場合にフリップフロップ回路１０２に対して入力されるインプットデータおよび動作クロックについて示すタイムチャートである。本実施の形態１で示したように、可変遅延回路を通過するクロックに対して検証用遅延付与部３によってあらかじめ定めた一定の遅延時間を付与することによって、図４に示すように、フリップフロップ回路１０２に入力されるインプットデータに関して一定かつ充分なセットアップタイムおよびホールドタイムを確保することが可能となる。従って、本実施の形態１にかかる可変遅延回路を用いた場合、低速検証の際において、フリップフロップ回路１０２に入力されるインプットデータと、フリップフロップ回路１０２の駆動タイミングを規定するクロックとの間におけるタイミングのずれによって回路動作に問題が生じることはなく、良品であるにも関わらず不良品と判断される等の問題が生じることも回避することが可能である。

なお、検証用遅延付与部３によって付与される遅延時間の具体的な値は、搭載される集積回路の構造等によって定められるべきものであるが、例えば、可変遅延付与部２において付与可能な遅延時間の最大値よりも大きな値とすることが好ましい。かかる構成とすることによって、例えば図９の回路構造の例では、充分なホールドタイムを確保できる等の利点を生じることとなる。また、遅延時間の具体的な値として、可変遅延付与部２において付与可能な遅延時間の最小値よりも小さな値としてもよい。

また、本実施の形態１にかかる可変遅延回路は、出力端子５の前段に出力端子５を介して外部に出力される信号の有無を検出するための信号検出部６を備えた構成を有する。かかる構成を有することにより、可変遅延回路に関して、信号が出力されるべく動作しているにもかかわらずに信号が出力されない、もしくは信号を出力しない状態で動作しているにもかかわらず信号が出力されているといった不具合を検出することが可能となるため、集積回路上に搭載した可変遅延回路に関して、導通レベルの検証動作を行うことが可能であるという利点を有する。

さらに、以上の構成を有することにより、本実施の形態１にかかる可変遅延回路では、簡易かつ正確な低速論理検証および／または不良品の低速選別といった試験方法を実施することが可能である。すなわち、試験方法の実施にあたって、まず可変遅延付与部２と検証用遅延付与部３との中から検証用遅延付与部３を選択し、実動作時よりも低速の電気信号を入力端子１を介して入力すると共に、入力した電気信号に対して検証用遅延付与部３を用いて所定の固定値だけ遅延させることによって低速論理検証および／または低速選別を行うことが可能である。

（実施の形態２）
次に、実施の形態２にかかる可変遅延回路について説明する。本実施の形態２にかかる可変遅延回路は、実施の形態１と同様に可変遅延付与部２および検証用遅延付与部３を備える一方で、セレクト部に関して、可変遅延付与部２の動作の際に遅延時間値を切り替える部分と、検証用遅延付与部３の駆動の有無を制御する部分とに分離した構成を有すると共に、導通レベルの検証動作のための所定の信号入力を行う構成を採用している。

図５は、本実施の形態２にかかる可変遅延回路の構成を示す模式図である。図５に示すように、本実施の形態２にかかる可変遅延回路は、可変遅延付与部２に備わるＡＮＤ回路７ａ〜７ｃの一方の入力側端子にそれぞれ出力側端子が接続されたＡＮＤ回路１２ａ〜１２ｃと、ＡＮＤ回路１２ａ〜１２ｃのそれぞれの一方の入力側端子と接続されたセレクト部１３とを備えると共に、ＡＮＤ回路１２ａ〜１２ｃの他方の入力側端子に対して外部からＥＮ信号を供給する構成を有する。

ＥＮ信号は、ＡＮＤ回路１２ａ〜１２ｃの入力側端子に供給されることから、ＥＮ信号が入力され、かつセレクト部１３から選択信号が入力された場合、ＡＮＤ回路１２ａ〜１２ｃは、可変遅延付与部２に備わるＡＮＤ回路７ａ〜７ｃに対して選択信号を出力することとなる。一方で、ＥＮ信号が入力されない場合には、ＡＮＤ回路１２ａ〜１２ｃのいずれについてもオンすることがないため、セレクト部１３からの選択信号の供給の有無にかかわらず、可変遅延付与部２が選択されることはない。

また、本実施の形態２にかかる可変遅延回路は、検証用遅延付与部３の周囲においても実施の形態１と異なる構成を有する。具体的には、検証用遅延付与部３に備わるＡＮＤ回路１０の一方の入力側端子は可変遅延付与部２に備わる遅延回路９ｃの出力側端子と接続され、他方の入力側端子は新たなＡＮＤ回路１６の出力側端子と接続されている。ＡＮＤ回路１６は、一方の入力側端子に対してＴＥＳＴ信号が入力され、他方の入力側端子に対してＴＥＳＴＥＮ信号が入力されるよう構成されている。

さらに、検証用遅延付与部３に備わる遅延回路１１−ｎの出力側端子は、ＯＲ回路１８の一方の入力側端子と接続された構成を有する。ＯＲ回路１８の他方の入力側端子は、ＡＮＤ回路１７と接続されている。ＡＮＤ回路１７の一方の入力側端子は可変遅延付与部２に備わる遅延回路９ｃの出力側端子と接続され、他方の入力側端子は、ＡＮＤ回路１５の出力側端子と接続される。ＡＮＤ回路１５は、一方の入力側端子に対してＴＥＳＴＥＮ信号が入力され、他方の入力側端子は、ＮＯＴ回路１４の出力側端子と接続され、ＴＥＳＴ信号の反転信号を供給される構成を有する。

ＴＥＳＴ信号は、低速検証において検証用遅延付与部３を駆動させるための信号である。また、ＴＥＳＴＥＮ信号は、ＥＮ信号と同様に、導通レベルの検査を行うために設けられたものである。具体的には、ＴＥＳＴＥＮ信号が供給されていない場合には、ＴＥＳＴ信号の有無にかかわらず、検証用遅延付与部３は選択されず、外部から入力された信号に対して遅延回路１１−１〜１１−ｎによる遅延時間の付与は行われないこととなる。

本実施の形態２にかかる可変遅延回路の動作について説明する。まず、実動作の際においては、ＳＥＬ信号がセレクト部１３に対して出力されると共に、ＥＮ信号がＡＮＤ回路１２ａ〜１２ｃに対して出力される。また、ＴＥＳＴ信号がオフとなる一方でＴＥＳＴＥＮ信号はＡＮＤ回路１５、１６に対して供給されている。

これらの制御信号の供給態様によって、本実施の形態２にかかる可変遅延回路は、入力される信号（図５におけるＣＬＫ_ＩＮ信号）に対して以下のように作用する。すなわち、セレクト部１３から供給される選択信号がＡＮＤ回路１２ａ〜１２ｃのいずれかを介してＡＮＤ回路７ａ〜７ｃの一方の入力側端子に対して供給される。外部から入力されるＣＬＫ_ＩＮ信号は、ＡＮＤ回路７ａ〜７ｃの他方の入力側端子に対して供給されることから、ＣＬＫ_ＩＮ信号は、セレクト部１３の選択信号の内容に応じてＡＮＤ回路７ａ〜７ｃのいずれかを通過して、実施の形態１と同様に可変遅延付与部２によって所定の遅延時間を付与される。

また、ＴＥＳＴ信号がオフとなっているため、ＡＮＤ回路１６がオフとなる一方で、ＡＮＤ回路１５に対しては、ＮＯＴ回路１４によって反転されたＴＥＳＴ信号と、ＴＥＳＴＥＮ信号とが供給され、所定の信号をＡＮＤ回路１７の一方の入力側端子に対して出力する。ＡＮＤ回路１７の他方の入力側端子に対しては、遅延回路９ｃから所定の遅延時間が付与されたＣＬＫ_ＩＮ信号が供給されることからＡＮＤ回路１７はオンし、遅延時間が付与されたＣＬＫ_ＩＮ信号はＡＮＤ回路１７およびＯＲ回路１８を通過して、外部に対する出力信号であるＣＬＫ_ＯＵＴ信号及び信号検出部に対して出力される信号であるＣＬＫ_ＤＥＴ信号として出力される。

次に、低速検証の際における可変遅延回路の動作について説明する。低速検証の際には、ＴＥＳＴＥＮ信号およびＥＮ信号が供給されるのみならず、ＴＥＳＴ信号も出力されている。このため、ＡＮＤ回路１５がオフとなる一方でＡＮＤ回路１６がＯＮし、遅延回路９ｃを介して入力されるＣＬＫ_ＩＮ信号は、検証用遅延付与部３を通過した後、ＯＲ回路１８を経由してＣＬＫ_ＯＵＴ信号およびＣＬＫ_ＤＥＴ信号として出力されることとなる。なお、低速検証動作の際には、ＣＬＫ_ＩＮ信号をＡＮＤ回路１０まで到達させるために、所定のＳＥＬ信号が供給されることによって、ＣＬＫ_ＩＮ信号は、ＡＮＤ回路７ａ〜７ｃのいずれかを通過して検証用遅延付与部３に入力される。しかしながら、かかる動作は低速検証の際に可変遅延付与部２がその機能を発揮することを意味するのではなく、あくまでＣＬＫ_ＩＮ信号の通過経路を確保する観点からなされるものである。従って、低速検証動作の際には、ＳＥＬ信号の内容としては、検証動作の開始から終了までを通じて、ＡＮＤ回路７ａ〜７ｃのいずれか一つのものを選択し続けるものとし、本実施の形態２にかかる可変遅延回路は、低速検証動作の際には、入力される信号に対してあくまで一定の固定された遅延時間を付与するものとする。

以上のように動作することによって、本実施の形態２にかかる可変遅延回路は、実施の形態１と同様に、実動作の際には可変の時間遅延を付与する一方で、低速検証の際にはあらかじめ定められた遅延時間を付与する機能を有する。このため、低速検証の際に検証誤りが生じることもなく、可変遅延回路が搭載された集積回路において、良品を不良品と誤認する等の問題を回避することが可能であるという利点を有する。

また、本実施の形態２にかかる可変遅延回路は、ＥＮ信号およびＴＥＳＴＥＮ信号による制御を行うことによって、導通レベルの検証を行うことが可能である。すなわち、ＥＮ信号およびＴＥＳＴＥＮ信号をオフとすることによって、本実施の形態２にかかる可変遅延回路は、ＴＥＳＴＥＮ信号およびＳＥＬ信号の内容に関わらず、信号の出力が行われないこととなる。かかる設定のもとでＣＬＫ_ＤＥＴ信号の有無を検出することによって、可変遅延回路内部において短絡が発生しているか否かを検出することが可能である。

（実施の形態３）
次に、実施の形態３にかかるマクロセルデータについて説明する。本実施の形態３にかかるマクロセルデータは、実施の形態１、２において説明した機能を有する可変遅延回路について定義したものであり、より具体的には、集積回路の設計の際に使用され、前記集積回路に対応したデバイスデータにおける時間遅延機能を定義したマクロセルデータであって、実施の形態１、２にて説明した可変遅延付与部、検証用遅延付与部およびセレクト部にそれぞれ対応した可変遅延付与回路データ、検証用遅延付与回路データおよびセレクト回路データを備えた構成を有する。

上述したように、従来の可変遅延回路においては、実際に集積回路に搭載された段階における低速検証の際に問題が生じていたが、かかる問題は、設計段階における論理検証においても同様に成立する。すなわち、例えばゲート回路レベルまで設計した回路において従来の可変遅延回路を組み込んでいた場合には、論理検証を行った際に、論理不良の検出精度に問題が生じていた。かかる問題の解決策としては、実施の形態１、２と同様の思想に基づき、設計段階で定義される可変遅延回路に関して、新たに検証用遅延付与部に相当する回路データを付加することによって解決することが可能である。

そして、かかる工夫を凝らした可変遅延回路を論理レベルで実現するにあたって、設計毎に手作業にて実現するのではなく、フリップフロップ回路、加算器、カウンタ等のようにマクロセルデータとしてモジュール化した方が設計の際における負担を軽減することが可能である。本実施の形態３にかかるマクロセルデータは、かかる思想に基づいて実現されている。

なお、以下の説明において、本実施の形態３にかかるマクロセルデータは、実施の形態２にかかる可変遅延回路の機能を反映したものとして説明する。しかしながら、後述するように本実施の形態３にかかるマクロセルデータは、かかる構成に限定して解釈するべきものではない。

本実施の形態３にかかるマクロセルデータは、論理仕様として、実施の形態２にかかる可変遅延回路と同様に、入力信号としてＣＬＫ_ＩＮ信号、ＥＮ信号、ＴＥＳＴＥＮ信号、ＴＥＳＴ信号およびＳＥＬ信号を定義し、出力信号としてＣＬＫ_ＯＵＴ信号およびＣＬＫ_ＤＥＴ信号を定義している。そして、これらの入出力信号の関係について、図６に示す論理回路によって定義している。

具体的には、本実施の形態３にかかるマクロセルデータは、ＥＮ信号およびＴＥＳＴＥＮ信号が入力されるＡＮＤ回路２１と、ＴＥＳＴ信号を反転させるＮＯＴ回路２２と、ＣＬＫ_ＩＮ信号およびＡＮＤ回路２１の出力信号が入力されるＡＮＤ回路２３と、ＡＮＤ回路２１の出力信号およびＮＯＴ回路２２の出力信号が入力されるＡＮＤ回路２４とを備える。また、本実施の形態３にかかるマクロセルデータは、ＡＮＤ回路２３からの出力信号をＣＬＫ_ＤＥＴ信号として出力する構成を有する一方、ＡＮＤ回路２４の出力信号に応じて出力信号を切り替えるセレクタ２５を備えることによって、ＡＮＤ回路２４の出力信号の値に応じてＣＬＫ_ＯＵＴ信号の値を切り替える構成を有する。具体的には、セレクタ２５は、ＡＮＤ回路２４の出力信号が０の場合にはＣＬＫ_ＤＥＴ信号と同様にＡＮＤ回路２３の出力信号をＣＬＫ_ＯＵＴ信号とする一方で、ＡＮＤ回路２４の出力信号が１の場合には、ＣＬＫ_ＯＵＴ信号がＸ（Don't care）となるよう動作する。

以下、図６に示す論理回路を用いて入力信号と出力信号との関係を説明する。まず、論理検証の際には可変遅延付与部における遅延時間の調整動作は必要ないため、ＳＥＬ信号の値はマクロセルデータにおいて参照されることはない。また、ＥＮ信号およびＴＥＳＴＥＮ信号が１と設定されることによって、ＡＮＤ回路２１の出力信号は１となり、ＣＬＫ_ＩＮ信号が１となった時点でＡＮＤ回路２３は１を出力する。

そして、ＴＥＳＴ信号の値が検証用遅延付与部の駆動を意味する１となった場合には、ＮＯＴ回路２２の作用により、ＡＮＤ回路２４に対してＡＮＤ回路２１からの出力１およびＮＯＴ回路２２からの出力０が入力され、ＡＮＤ回路２４の出力は０となる。従って、ＡＮＤ回路２４からセレクタ２５に対して０が供給され、ＣＬＫ_ＯＵＴ信号としては、ＡＮＤ回路２３の出力値、すなわち１が出力されることとなる。

一方で、ＴＥＳＴ信号が０の場合には、ＮＯＴ回路２２の作用によってＡＮＤ回路２４に入力される信号はいずれも１となる。従って、ＡＮＤ回路２４からセレクタ２５に対して１が供給され、セレクタ２５は、Ｘ（Don't Care）をＣＬＫ_ＯＵＴ信号として出力する。

ＣＬＫ_ＤＥＴ信号に関しては、次の通りである。図６に示すように、ＣＬＫ_ＤＥＴ信号の値は、セレクタ２５の作用を受けないため、ＴＥＳＴ信号の値と無関係に定められることとなる。具体的には、ＣＬＫ_ＩＮ信号の値とＡＮＤ回路２１の出力信号の値の双方が１の場合には、ＣＬＫ_ＯＵＴ信号の値は１となり、それ以外の場合には０となる。ＡＮＤ回路２１の出力信号の値が０となる場合としては、例えばＥＮ信号およびＴＥＳＴＥＮ信号の双方が０となっている場合が挙げられ、かかる場合は実施の形態２における導通レベルの検証に対応している。

本実施の形態３にかかるマクロセルデータの利点について説明する。まず、本実施の形態３にかかるマクロセルデータを用いることによって、設計者は集積回路の設計の際に、実施の形態１、２にかかる可変遅延回路に対応した回路データを用いたデバイスデータを容易に作製することが可能である。すなわち、他のマクロセルデータと同様に、設計者はあらかじめ所定の機能が定義されたマクロとして可変遅延回路を実現することが可能であることから、設計を行うごとに具体的な構成を定義する必要がなく、迅速な回路設計を行うことが可能であるという利点を有する。

また、本実施の形態３にかかるマクロセルデータを用いてデバイスデータを生成した場合、論理検証の確実性を向上させることができるという利点を有する。以下、かかる利点について説明する。

上記したように、本実施の形態３にかかるマクロセルデータにおいては、ＴＥＳＴ信号の値が１の場合にはＣＬＫ_ＯＵＴ信号の値がＣＬＫ_ＩＮ信号の値等に応じた一定の値に定まる。一方で、ＴＥＳＴ信号の値が０の場合には、（ＡＮＤ回路２１の出力値が０である限り）ＣＬＫ_ＯＵＴ信号の値はＸとなる。

ここで、ＴＥＳＴ信号は、実施の形態２においても説明したように、論理検証等の際に機能する検証用遅延付与部の作用の有無を規定するためのものである。具体的には、ＴＥＳＴ信号が１の場合にはＣＬＫ_ＩＮ信号は検証用遅延付与部を経由して出力され、ＴＥＳＴ信号が０の場合にはＣＬＫ_ＩＮ信号は検証用遅延付与部を経由することなく可変遅延付与部にて可変の遅延時間が付与された状態で出力される。

既に述べたように、論理検証または低速検証においては、従来の可変遅延回路を用いることによって論理検証等が不確かなものとなる。現実の可変遅延回路においては、出力される信号の値はある値となり、出力信号を用いて動作する後段のフリップフロップ回路等の動作が不確実なものとなるのであるが、かかる不確実性は、可変遅延回路に起因するものであった。

このため、実施の形態１、２では低速検証時、すなわち論理回路レベルにおける論理検証の際には別途検証用遅延付与部３を用いた構成を採用し、かかる機能は本実施の形態３にかかるマクロモジュールデータでも同様に採用されている。しかしながら、例えば論理検証の際に用いられるテストパターンに誤りが生じたことによって、論理検証時であるにも関わらず検証用遅延付与部の機能が用いられず、可変遅延付与部によって一定値に定まらない遅延時間が付与されてしまう可能性は否定できない。

従って、本実施の形態３では、検証用遅延付与部の機能が用いられない場合、すなわち図６に示すマクロセルデータにおいてＴＥＳＴ信号が０となっている状態で論理検証が行われた場合には、ＣＬＫ_ＯＵＴ信号としてＸを出力することとしている。かかる構成を採用することによって、誤って検証用遅延付与部の機能を用いない旨のテストパターンが用いられた場合であっても、デバイスデータの応答結果に応じてトレースすることによって、ＴＥＳＴ信号が０としたことによって誤った論理不良が検出されたことを明らかにすることが可能であり、論理検証の正確性を向上させることが可能であるという利点を有することとなる。

なお、以上の説明からも明らかなように、本実施の形態３にかかるマクロセルデータの具体的論理構成としては、図６に示すものに限定する必要はない。すなわち、本実施の形態３にかかるマクロセルデータの利点を享受するためには、回路の機能として、可変遅延付与機能および検証用遅延付与機能が定義されると共に、可変遅延付与機能が誤って選択された場合にＣＬＫ_ＯＵＴ信号としてＸ（Don't care）が出力されるよう論理仕様が構成されていればよい。また、好ましい構成としては、信号検出に用いられるＣＬＫ_ＤＥＴ信号に関しては、選択態様にかかわらずＣＬＫ_ＩＮ信号の値とし、検証用遅延付与機能および可変遅延付与機能のいずれも機能しない場合には、０を出力するよう論理仕様を構成することによって、上記した利点を享受するマクロセルデータを実現することが可能である。

（実施の形態４）
次に、実施の形態４にかかるマクロセルデータについて説明する。本実施の形態４にかかるマクロセルデータは、基本的な構成としては実施の形態３と同様に可変遅延付与回路データ、検証用遅延付与回路データおよびセレクト回路データを備えた一方、論理仕様として、ＴＥＳＴ信号が０の場合に、ＣＬＫ_ＯＵＴ信号として常にＸを出力するのではなく、ＣＬＫ_ＩＮ信号の内容に応じてＣＬＫ_ＯＵＴ信号の内容を変化させる構成を有する。

図７は、本実施の形態４にかかるマクロセルデータを構成する論理回路の一例を示す模式図である。図７に示すように、本実施の形態４にかかるマクロセルデータは、実施の形態３にかかるマクロセルデータと同様に、ＡＮＤ回路２１、２３、２４と、ＮＯＴ回路２２とセレクタ２５とを備える。その一方で、本実施の形態４にかかるマクロセルデータは、ＯＲ回路２６と、ＡＮＤ回路２７とを新たに備える。

ＯＲ回路２６は、ＡＮＤ回路２３の出力信号およびＡＮＤ回路２７の出力信号が入力信号として入力されるよう配置され、ＡＮＤ回路２７は、ＡＮＤ回路２４の出力信号およびＯＲ回路２６の出力信号が入力信号として入力されるよう配置される。また、本実施の形態４においては、セレクタ２５は、ＡＮＤ回路２７の出力信号に基づき入力信号のセレクト動作を行う機能を有する。

次に、図７に示す論理回路を用いて本実施の形態４にかかるマクロセルデータに入力されるＣＬＫ_ＩＮ信号とマクロセルデータより出力されるＣＬＫ_ＯＵＴ信号との関係を説明する。なお、本実施の形態４におけるＣＬＫ_ＤＥＴ信号は、実施の形態３と同内容のものが出力されることから、ここでの説明を省略する。また、論理検証時（すなわち、ＴＥＳＴ信号が１の場合）におけるＣＬＫ_ＯＵＴ信号に関しても実施の形態３と同内容となることから、以下では、ＴＥＳＴ信号が０となる場合におけるＣＬＫ_ＯＵＴ信号の内容について説明する。

ＣＬＫ_ＩＮ信号としてパルス信号が入力された場合、パルスが立ち上がることによってＣＬＫ_ＩＮ信号の値は１となる。ＣＬＫ_ＩＮ信号の値が１となった場合には、ＡＮＤ回路２３からの出力信号の値も１となり、少なくともＯＲ回路２６に入力される信号の一方の値が１となる。従って、ＯＲ回路２６から出力される信号の値は１となり、ＴＥＳＴ信号の値が０となる場合にはＡＮＤ回路２４からの出力信号の値も１となることから、ＡＮＤ回路２７から出力される信号の値は１となる。かかる信号がセレクタ２５に入力されることから、ＣＬＫ_ＯＵＴ信号の内容としては、Ｘ（Don't care）となる。

また、パルスが立ち下がった場合、すなわちＣＬＫ_ＩＮ信号の値が１から０に変化した場合にも、本実施の形態４にかかるマクロセルデータは、Ｘ（Don't care）の出力を継続する。すなわち、パルスの立ち下がり直前においては、上述のメカニズムによりＡＮＤ回路２７から出力される信号の値は１となっている。そして、図７に示すようにＡＮＤ回路２７の出力はセレクタ２５と接続されるのみならず、ＯＲ回路２６の一方の入力側とも接続されることから、ＯＲ回路２６には、ＡＮＤ回路２７から出力された信号、すなわち値が１となる信号が入力される。従って、ＣＬＫ_ＩＮ信号の値が０に変化することによってＯＲ回路２６の他方の入力側に０が入力されることとなってもＯＲ回路２６から出力される信号の値は１のまま変化せず、結果としてセレクタ２５に入力する信号の値は１となり、ＣＬＫ_ＯＵＴ信号の内容は、依然としてＸ（Don't care）となる。このように、図７に示す論理回路においてＴＥＳＴ信号の値が０となる際において、パルス信号のように１と０が繰り返される信号がＣＬＫ_ＩＮ信号として入力された場合には、ＣＬＫ_ＯＵＴ信号の内容として常にＸ（Don't care）が出力されることとなる。

一方で、ＣＬＫ_ＩＮ信号の値が常に０となる場合には、ＣＬＫ_ＯＵＴ信号の内容は、ＣＬＫ_ＩＮ信号の値そのものとなる。すなわち、ＡＮＤ回路２７からの出力信号の値の初期値を０とすることによって、ＯＲ回路２６に入力される信号は、いずれも０となる。この場合、ＯＲ回路２６から出力される信号の値も０となり、結果としてＡＮＤ回路２７から出力される信号の値も０となるためである。従って、本実施の形態４にかかるマクロセルデータは、ＴＥＳＴ信号の値が０の値となった場合に、出力信号たるＣＬＫ_ＯＵＴ信号の内容を一律にＸ（Don't care）とするのではなく、ＣＬＫ_ＩＮ信号が０の値を維持する場合には、ＣＬＫ_ＩＮ信号の値をＣＬＫ_ＯＵＴ信号の値として出力することとしている。

次に、本実施の形態４にかかるマクロセルデータの利点について説明する。実施の形態３では、上述したようにＴＥＳＴ信号の値が０となった場合には、ＴＥＳＴ信号の値が１の場合と同様の処理を行うこととすると、論理検証等の結果に不確実性が生じるために化マクロセルデータからの出力信号であるＣＬＫ_ＯＵＴ信号の内容を一律にＸ（Don't care）としていた。しかしながら、実際に不確実性が生じることとなるのは、ＣＬＫ_ＩＮ信号が変化したとき以降であって、他の場合には遅延時間に起因した問題が生じることはない。従って、本実施の形態４では、ＣＬＫ_ＩＮ信号が０の値を維持する場合には、ＴＥＳＴ信号の値が０であるにもかかわらずＣＬＫ_ＩＮ信号の値をＣＬＫ_ＯＵＴ信号の値として出力することとし、論理検証の際に起こりうる不都合を回避しつつ、実際の可変遅延回路の機能を忠実に再現したマクロセルデータを実現することを可能としている。

なお、実施の形態４にかかるマクロセルデータに関して、実施の形態３の場合と同様に、図７に示した論理構造のもののみに限定して解釈する必要はない。すなわち、本実施の形態４にかかるマクロセルデータは、ＴＥＳＴ信号が０の場合、すなわち可変遅延付与回路が選択された状態において、入力信号として機能するＣＬＫ_ＩＮ信号がパルス信号であればＣＬＫ_ＯＵＴ信号としてＸ（Don't care）を出力し、ＣＬＫ_ＩＮ信号が０の値に維持される場合にはＣＬＫ_ＩＮ信号と等しい信号をＣＬＫ_ＯＵＴ信号として出力するよう論理仕様を定めるものであれば、図７に示す論理回路以外の論理回路に対応した論理仕様としてもよい。

また、実施の形態３および実施の形態４において、ＴＥＳＴ信号の値が１となった場合（実施の形態４ではさらにＴＥＳＴ信号の値信号の値が０であって、ＣＬＫ_ＩＮ信号の値が０に維持されている場合も含む）にＣＬＫ_ＯＵＴ信号の値をＣＬＫ_ＩＮ信号の値と一致させる論理仕様としたが、かかる構成に限定する必要はない。具体的には、出力信号の値としては入力信号の正論理によって実現する場合と、負論理によって実現する場合が考えられ、実施の形態３および実施の形態４において、ＣＬＫ_ＯＵＴ信号の値を、ＣＬＫ_ＩＮ信号を反転させたものとしてもよい。

（実施の形態５）
次に、実施の形態５にかかる電子デバイスについて説明する。実施の形態５にかかる電子デバイスは、実施の形態１において説明をした機能を有する可変遅延回路を備える集積回路である。
図８は、本実施の形態にかかる電子デバイスの構成を示す。本実施の形態にかかる電子デバイスは、図１に示した可変遅延回路に備えられた入力端子１、可変遅延付与部２、検証用遅延付与部３、セレクト部４、出力端子５に加えて、入力側電子回路３１と、出力側電子回路３２と、テストレジスタ３３と、テストモード入力端子３４とを更に備える。

入力側電子回路３１は、内部に含む素子から電気信号を出力する。入力側電子回路３１から出力された電気信号は、可変遅延回路の入力信号として、入力端子１に入力される。出力側電子回路３２は、内部に含む素子に、出力端子５から出力された信号が入力される。すなわち、出力側電子回路３２は、可変遅延回路により遅延された信号が入力される。

テストレジスタ３３には、当該電子デバイスの動作モードが設定される。具体的には、動作モードとして、当該電子デバイスを実動作する実動作モード、又は、当該電子デバイスを低速論理検証または低速試験するテストモードのいずれか一方が設定される。テストレジスタ３３に設定される動作モードは、テストモード入力端子３４を介して外部から入力されるテストモード信号に応じて変更される。

セレクト部４は、テストレジスタ３３に設定されているモードに応じて、可変遅延付与部２又は検証用遅延付与部３のいずれか一方を選択する。また、セレクト部４は、可変遅延付与部２を選択した場合には、さらに遅延時間を選択する。

具体的には、セレクト部４は、テストレジスタ３３に実動作モードが設定されている場合においては、遅延時間が可変である可変遅延付与部２を選択するとともに、可変遅延付与部２による遅延時間を当該電子デバイスの特性に応じた適切な時間に調整する。一例として、セレクト部４は、出力側電子回路３２に入力する信号を、他の電子回路から出力された信号とを同期させる遅延時間に調整する。このようにセレクト部４により可変遅延付与部２及びその遅延時間が選択されることにより、本実施の形態の電子デバイスは、入力側電子回路３１から出力された電子信号に対して適切な遅延を与えて、出力側電子回路３２に入力することができる。

また、セレクト部４は、テストレジスタ３３にテストモードが設定されている場合においては、固定の遅延時間を遅延させる検証用遅延付与部３を選択する。検証用遅延付与部３は、本発明の低速動作用遅延付与部の一例である。セレクト部４により検証用遅延付与部３が選択されると、当該検証用遅延付与部３は、予め設定された固定の遅延時間分の遅延をした入力信号を、出力側電子回路３２に供給する。このことにより、当該電子デバイスに対して低速論理検証または低速試験する場合に、最適なタイミングで試験することができ、良品であるにも関わらず不良品であると判断される等の問題を回避できる。

なお、入力側電子回路３１は、当該本実施の形態にかかる電子デバイスに内蔵されていても、当該電子デバイスの外部に設けられていてもよい。外部に設けられている場合、入力側電子回路３１の外部入力端子から、入力端子１に対して入力信号が入力される。
また、検証用遅延付与部３は、テストモード入力端子３４から入力されたテストモード信号が直接入力され、当該テストモード入力信号が入力された場合に、予め設定された固定の遅延時間分の遅延をした入力信号を出力側電子回路３２に供給してもよい。

また、本実施の形態にかかる電子デバイスは、テストモード時において、可変遅延付与部２を介さずに検証用遅延付与部３により遅延された信号を直接に出力側電子回路３２に入力してよいし、入力信号を先に可変遅延付与部２を通過させその後に検証用遅延付与部３に入力してよい。
また、本実施の形態にかかる電子デバイスは、単に遅延量をより長くするモードが設定された場合、検証用遅延付与部３を選択して入力信号を固定の遅延時間分遅延させてもよい。

Claims (17)

1. 集積回路に搭載される可変遅延回路であって、
   前記集積回路の実動作の際に、入力信号に対して、実装レベルにて生じる時間遅延に対応して所定の範囲で可変な遅延時間を付与する可変遅延付与手段と、
   前記集積回路の低速論理検証および／または低速選別試験の際に、入力信号に対して、所定の値に固定された遅延時間を付与する検証用遅延付与手段と、
   を備えたことを特徴とする可変遅延回路。
2. 前記検証用遅延付与手段は、前記可変遅延付与手段によって付与される遅延時間の最大値よりも大きな遅延時間または前記可変遅延付与手段によって付与される遅延時間の最小値よりも小さな遅延時間を付与することを特徴とする請求項１に記載の可変遅延回路。
3. 実動作の際に前記可変遅延付与手段を選択し、低速論理検証および／または低速選別試験の際に前記検証用遅延付与手段を選択するセレクト手段をさらに備えたことを特徴とする請求項１または２に記載の可変遅延回路。
4. 前記可変遅延付与手段および前記検証用遅延付与手段を介して出力された信号の有無を検出する出力信号検出手段をさらに備えたことを特徴とする請求項１〜３いずれか一つに記載の可変遅延回路。
5. 集積回路の設計の際に使用され、前記集積回路に対応したデバイスデータにおける時間遅延機能を定義したマクロセルデータであって、
   前記集積回路の実動作の際に選択され、入力信号に対して、実装レベルにて生ずる時間遅延に対応して、所定の範囲で可変な遅延時間を付与する機能を定義した可変遅延付与回路データと、
   前記集積回路の論理検証動作の際に選択され、入力信号に対して、所定の値に固定された遅延時間を付与する機能を定義した検証用遅延付与回路データと、
   を備えたことを特徴とするマクロセルデータ。
6. 論理仕様として、
   前記可変遅延付与回路データが選択された場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出力信号値を不定と定め、
   前記検証用遅延付与回路データが選択された場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出力信号値を入力信号と等しい値または入力信号の反転値と定めたことを特徴とする請求項５に記載のマクロセルデータ。
7. 論理仕様として、
   前記可変遅延付与回路データが選択された場合であって、前記入力信号が正論理と負論理の双方の値を取るパルス信号の場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出力信号値を不定と定め、
   前記検証用遅延付与回路データが選択された場合、または前記可変遅延付与回路データが選択されると共に前記入力信号が一定の値に維持される場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出力信号値を入力信号と等しい値または入力信号の反転値と定めたことを特徴とする請求項５に記載のマクロセルデータ。
8. 入力信号の処理に関して前記可変遅延付与回路データと前記検証用遅延付与回路データのいずれか一方を選択する機能を定義したセレクト回路データをさらに備えたことを特徴とする請求項５〜７のいずれか一つに記載のマクロセルデータ。
9. 前記可変遅延付与回路データおよび前記検証用遅延付与回路データを介して出力された信号の有無を検出する出力信号検出回路データをさらに備えたことを特徴とする請求項５〜８のいずれか一つに記載のマクロセルデータ。
10. 論理仕様として、前記可変遅延付与回路データおよび前記検証用遅延付与回路データのいずれが選択された場合であっても、前記信号検出回路データに対する出力信号値が入力信号と等しい値または入力信号の反転値と定めたことを特徴とする請求項９に記載のマクロセルデータ。
11. 入力信号に対して、実装レベルにて生ずる時間遅延に対応して、所定の範囲で可変な遅延時間を付与する機能および所定の値に固定された遅延時間を付与する機能の双方を定義した回路データを有するデバイスデータの論理検証方法であって、
    前記回路データにおいて所定の値に固定された遅延時間を付与する機能を選択する機能選択工程と、
    前記機能選択工程において選択された機能を用いて論理検証を行う検証工程と、
    を含むことを特徴とする論理検証方法。
12. 入力信号に対して、実装レベルにて生ずる時間遅延に対応して所定の範囲で可変な遅延時間を付与する可変遅延付与手段および入力信号に対して所定の値に固定された遅延時間を付与する検証用遅延付与手段の双方を有する可変遅延回路を備えた集積回路の選別および／または論理検証を行う試験方法であって、
    前記可変遅延回路において前記検証用遅延付与手段を選択する選択工程と、
    実動作時よりも低速の電気信号を使用すると共に、前記可変遅延回路に対する入力信号を、前記検証用遅延付与手段によって所定の固定値だけ遅延させつつ選別または論理検証を行う試験工程と、
    を含むことを特徴とする試験方法。
13. 電子回路を備える電子デバイスであって、
    前記電子デバイスを実動作させる場合において、前記電子デバイスの外部入力端子または前記電子回路内の第１素子から入力される入力信号を、前記電子デバイスの特性に応じて可変である第１遅延時間遅延させて前記電子回路内の第２素子へ出力する可変遅延付与部と、
    前記電子デバイスを低速動作させる場合において、前記入力信号を、予め設定された第２遅延時間遅延させて前記電子回路内の第２素子へ出力する低速動作用遅延付与部と
    を備える電子デバイス。
14. 前記低速動作用遅延付与部は、前記電子デバイスを低速論理検証または低速試験させる場合において、前記入力信号を、前記第２遅延時間遅延させる請求項１３に記載の電子デバイス。
15. 前記電子デバイスを低速論理検証または低速試験することを指定するテストモード信号を入力するテストモード入力端子を更に備え、
    前記低速動作用遅延付与部は、前記テストモード入力端子から前記テストモード信号が入力された場合に、前記入力信号を、前記第２遅延時間遅延させて前記第２素子へ出力する
    請求項１４に記載の電子デバイス。
16. 前記電子デバイスを低速論理検証または低速試験するテストモードを設定するテストレジスタを更に備え、
    前記低速動作用遅延付与部は、前記テストレジスタに前記テストモードが設定された場合に、前記入力信号を、前記第２遅延時間遅延させて前記第２素子へ出力する
    請求項１４に記載の電子デバイス。
17. 前記低速動作遅延回路は、前記電子デバイスを前記低速動作させる場合において、前記入力信号を、固定の遅延時間遅延させる固定遅延回路である請求項１３に記載の電子デバイス。

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