TWI379381B - Variable delay circuit, macro-cell data, logic verifying method, test method, and electronic device - Google Patents

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1379381 17840pif.doc 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種搭載於積體電路上之可變延遲 電路、定義可變延遲電路之巨觀單元資料（Macro-cell data )、使用可變延遲電路之元件資料（device data)之邏輯驗 證方法（Logic verifying method)以及使用可變延遲電路 之電子元件（Electronic device)。本申請案與下述日本申 请案相關聯。至於承認參照文獻合併内容之指定國，藉由 參照揭示於下述申請案之内容合併入本申請案，作為本申 請案之一部分。 曰本專利特願2004-250058申請曰2004年8月30 曰° 【先前技術】 利用多數個電晶體等電路元件所構成之積體電路，因 以利时工作業設計所有具體之電路構造，故而現今 2用藉由電腦支援之料方法（CAD)。於使用相關之 之開發步驟中，根據所蚊之規格，使用所謂的硬體 踗，語言（hardware)定義作為開發對象之相應於積體電 功能的抽象性電路資料，根據所定義之電路資料產生 二邏輯合成等的邏輯電路後，再決定搭載於晶片上之且 體的電路構造（例如，參照專利文獻1。）。 八 、生+、二由如此之設計步驟而製造之積體電路，其通常於f 二(一 驗也動作。例如，於晶圓位準（wafer level)之階 17S40pif.doc =====證而排除不良品，於 為優良品者作為產品出際動作之驗證，而僅將判定 然而’將所設計之雷政每.丄 段中，存有以下情形··=:=成於半導體基板上之階 計之電路構造的電氣特性；易完全再現所設 間產生不同特性。雖然電路之 上不會成為問題，但例如於高速動在 中導致障礙之情形。遲時間之不同’則亦存有於動作 ，此’提出有-種積體電路，其可以吸收因為製程 句等所造成之延遲時間的變動，盘、 性而安農有付與可變延遲時fa1之可變U照特 相關可變延遲雷炊品·^田拉 電路藉由使用 延遲電路而调整延遲時間，可吸收製程不均一等 ^成之延遲時間的變動，而提高積體電路之良率。 [發明=^Γ咖平1G — 2咖號公報 二而’於女褒有習知的可變延遲電路之積體電路中， τ f難以藉由低速檢查裝置而實行邏輯驗證之問題。以 就相關問題加以說明。 dr習知之可變延遲電路之電路構成之-例 =式圖。圖9所示之電路包含可變延遲電路⑻、正反 益”路 1〇2、1〇3( flip-flop circuit)以及延遲電路 1〇4、奶 關於相關電路使用低速檢錄置實施低速驗證之情形時 1379381 17840pif.doc ，會產生以下問題。 - 習知之可變延遲電路，因其付與的延遲時間量可變， =即二於實施低速驗證時’亦無法將延遲時間設定為固 因此’例如於圖9所示之電路構成中使用可變延 時’存有下述問題:無法瞭解是否可充分付與 入至位於後段之正反器電路1〇2的資料所必需之 :持時：。故而，於使用習知之可變延遲電路製成如圖9 所不<電路構造之情形時，正反器電路1〇 ，且，調整延遲時間後之可變延遲電路4:;; 然：礙地終但藉.气餘驗證判定為不良 ’會產^驗證精度下降之7問寸 Φ亦^碎^删題：該情形於設計階段巾之邏輯驗證 樣’設置有習知之可變延遲電路的積體電路， j用於通常之邏輯設計環境，並賴比驗 ㈣ 數大幅度增加。 而 【發明内容】 本發明是鑒於上述情形而完成者，其目的在於 ，可變延遲電路、巨觀單元⑽、邏触财法、' 試 ^板上之積體電路的低速驗證，以電= 計階段中之邏輯設計環境。 _冤路之5又 為解決上述課題，於本發明之第— 變延遲電路，其搭載於積體電路上，且具Ϊ有可變㈣二 與裝置與驗延料與裝置，上述可舰遲付與t付 1379381 I7840pif.doc ί =積體電路實際動作時，對輸入信號付與對應於因 衮準而產生之時間延遲而於設定範圍内可變之延遲時 付與裝置’其於上述積體電路之低速 ^驗姐及/或低速選別測試時’對輸人信號付與固定為設 疋值之延遲時間。 心上ΐ驗證用延遲付與裂置，其亦可付與大於藉由上述 1延遲=與裝置所付與之延遲時間之最大值的延遲時間 三或小於糟由上述可變延遲付與裝置所付與之延遲之 最小值的延遲時間。 ’ 可^延遲電路’其亦可更包括選擇裝置，該選擇 時λ擇;t'述可變延遲付與装置，並於低速 輯驗也及/或低逮選別測試時選擇上述驗證用延遲付盘 裝置。 〃 可ΐ延遲電路，其亦可更包括輸出信號檢測裝置 ’雜出«檢測裝置檢測藉由上述可變延遲付盘裝置以 及上述驗證用延遲付與裝置所輸出之信號之有無了 枯田於ΐ發明H態中，提供—種巨觀單元資料，其 一 t電路時’並定義對應於上述積體電路之 疋件資料巾之時_遲賴，其包 料與驗證舰遲付與電料⑲u + ㈣/、11路貝 #，枓，述可變延遲付與電路資 科，其選擇在上述積體電路實際動作時，定義對輸入信號 付與對應於因安裝位準而產生之時 =之延遲時間之功能；上述驗證用延 ^内 其選擇於上述積體電路邏輯驗證動作時，定義對輸入信號 1379381 17840pif.doc 付與固定為設定值之延遲時間之功能。 上述巨觀單元^料，作為邏輯規格，其亦可於選擇上 述^變延遲付與電路資料之情形時，將輸出至連接於該巨 觀單兀資料之其他巨觀單元資料之輸出信號值設定為不定 值，於選擇上述驗證用延遲付與電路資料之情形時，將輪 出至連接於該巨觀單元資料之其他巨觀單元資料之輸出= 號值设定為與輸人信肋等之值或輸人信號之反相值。 Λ述巨觀單元資料，其亦可更包括選擇電路資料，今 •選擇電路資料定義關於輸入信號之處理，而選擇上述可^ 延遲付與電路資料與上述驗證用延遲付與電路資料之任二 一個之功能。 次上述巨觀單元資料，其亦可更包括輸出信號檢測電路 >料。玄輸出彳3號檢測電路資料檢測藉由上述可變延遲付 與電路資料以及上述驗證用延遲付與電路資料所輪出之古 號的有無。 ° 上述巨觀單元資料，作為邏輯規格，其於選擇上述可 •變延遲付與電路資料以及上述驗證用延遲付與電路資料之 任何-個之情形時’亦可將輸出至上述信驗測電路資料 之輸出信號值設定為與輸入信號相等之值或輸入信號之 相值。 °〜 於本發明之第三形態中，提供一種邏輯驗證方法，其 是一種具有電路資料之元件資料之邏輯驗證方法，上述^ 路資料定義對輸入信號付與對應於因安裝位準而產生之時 間延遲而於設定範圍内可變之延遲時間的功能以及付與^ 1379381 17840pif.doc 疋马。又疋值之延遲時間的功能之兩者，且软3¾科艰r證:万法· 包含功能選擇步驟與驗證步驟，上述功能選擇步驟，其選 擇付與於上述電路資料中固定為設定值之延遲時間的功能 ;上述驗證步驟’其使用上述功能選擇步驟中選擇之功能 實施邏輯驗證。 於本發明之第四形態中，提供一種測試方法，其是一 種實行具備可變延遲電路之積體電路的選別及/或邏輯驗 證之測試方法，上述可變延遲電路具有對輸入信號付與對 應於因安裝位準而產生之時間延遲而於設定範圍内可變之 延的可變延遲付與裝置，以及對輸人信號付與固定 為5又疋值之延遲時間的驗證用延遲付與裝置，且該測試方 法包3選擇步驟與測試步驟，上述選擇步驟於上述可 遲電路中選擇上述驗證用延遲付與裝置；上述測試步驟使 乍時之低速電子信號，並且藉由上述驗證用 裝使輸人至上述可變延遲電路之輸入信號僅 延遲设定之®定值’實施獅或邏輯驗證。 且借之第五形態中’提供—種電子元件，其一種 電子元件，且其包含可變延遲付與部盘低 ==作之情形時，使自上述電子元;= 入鈿子或上述電子電路内之第— 丨铷 遲根據上述電子元件之特性可變之第入信號’延 至上述電子電路内之第一元件1第一延遲時間，並輸出 部，且於使上Μ雷+ 述低速動作用延遲付與 於使上㈣子讀贿動作 I7840pif.doc I7840pif.doc 並輪出至上述電子電 4號延遲預先設定之第二延遲時間 路内之第二元件。 逹，動作用延遲付與部’其於低速邏輯驗證或低 ==電子元件之情形時’較好的是將上述輸入信號 延遲上述苐二延遲時間。 模式树，其更包括“職财錢之一測試 測試模式信號指定低速邏輯驗證或低速 =上述電子it件；上述低速動作用延遲付與部，其於自 乾==模式輪人端子輸人上述測龍式錢之情形時， ^ h、=使上述輸入信號延遲上述第二延遲時間，並輸出 主上迷第二元件。 、上述電子70件更包括測試暫存器，該測試暫存器設定 氏速邏輯驗證或低速測試上述電子元件之賴模式；上 =^作用延遲付與部’其於上制試模式設定於上述測 暫存器之情科，較㈣是使上述輸人錢延遲上述第 一延遲時間，並輸出至上述第二元件。 上述低速動作用延遲電路是一種固定延遲電路，其使 上述電子元件在上述低速動作之情形時，較好的是使上述 輸入信號延遲固定之延遲時間。 μ再者，上述發明之概要並非全部列舉本發明之必要特 铽者’又，該等特徵群之次組合亦可成為發明。 ^為讓本發明之上述和其他目的、特徵和優點能更明顯 易It下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 ' 1379381 17840pif.doc 【實施方式】 以下，就實施本發明相關之可變延遲電路、巨觀單元 資料、邏輯驗證方法以及測試方法之最佳形態（以下，僅 稱為“實施形悲”）加以說明。再者，當然本發明並非限定 於如下所述之實施形態者。又，於以下說明中，所謂可變 延遲電路中之“低速驗證”，其通常表示使用低於實際動作 時使用之電子信號是低速（低頻率）的電子信號而實施之

低速動作，例如包含低速選別測試以及低速邏輯驗證 者。 ^ (實施形態1) 首先，就實施形態1相關之可變延遲電路加以說明。 圖1表示本實施形態相關之可變延遲電路之構成的模式電 路圖。再者，於本實施形態中，雖㈣圖丨所示將可變延 遲電路定義為設定閘極電路之組合，但實際上形成於 體基板上等之可變延遲電路藉由實現圖丨等卿之 路的電晶體等具體電路元件而形成。 电 刘圆〗所不 今、貝犯取悲;f目關之可變延遲電路具備 :用=輸入信號之輸入端子】、在實際動作時對所^ 輸入信號付與設定延遲時間之可變延遲付盘部2、 驗證動作時對所選擇的輸人信號付與奴延遲時二 付與部3、選擇可變延遲付與部2或驗證用延遲 之任何一個的選擇部4 '用以將藉由可變延 ^ 2以及驗證贿遲付與部3付與延料間之輸 } 至其他電路元件的輸出端子5、以及檢測藉由可 l784〇pif.doc 邛2以及驗證用延遲付與部3付與延遲時間之輸入信 就之是否有輸出的信號檢測部6。

山可變延遲付與部2具有下述功能：實際動作時藉由輸 入端子1輸入設定信號，於設定範圍内付與可變之延遲時 ^。具體而言，可變延遲付與部2具備有：一側之輸入側 鸲，刀別連接於輸入端子丨，他側之輸入側端子連接於選 擇。卩4之AND電路7a〜7c、一側之輸入側端子分別連接 於AND電路7a〜7c之輸出側端子之OR電路8a〜8c、以 及連接於〇R電路8a〜8c之輸出側端子之延遲電路9a〜9c ° ，〇R電路8a之他側之輸入側端子是連接於下述延遲 電路Η — n之輸出側端子，OR電路8b、8c之他側之輸入 側端子分別連接於延遲電路9a、9b之輸出側端子。再者， 如下，說明所示，可變延遲付與部2具備之延遲電路％〜 9c，實際上於藉由驗證用延遲付與部3付與延遲時間時亦 可發揮功能’嚴格來說’延遲電路9a〜9e是兼具作為驗證

用延遲付與部3之功能。然而，以下為易於理解發明，方 便起見將延遲電路9a〜9c作為可變延遲付與部2之一部八 加以說明。 〇刀 、驗謹用延遲付與部3具有下述功能：用於積體電路之 低速測試時，其付與的延遲時間大於藉由可變延遲付與部 ^斤付與之延遲時間之最大值。具體而言，驗證用延遲^ 與部3具備：輸入側端子連接於輸入端子丨以及選擇部4 之ΑΝΙ)電路10，以及相對於AND電路10之輸出側沪 依人串聯連接之延遲電路11-1〜η-n(n:自然數）。再 13 1379381 I7840pif.doc 者，藉由圖1所示之延遲電路9a〜9c以及延遲電路n —^ 〜ll-n所付與之延遲時間，其雖然亦可設為各不相同之 值’但以下為簡單起見，皆設為付與At之延遲時間。 選擇部4，作為對藉由輸入端子1輸入之信號付愈延 ^之構成射，其具有選擇可變延遲付與部2與驗證用延 遲付與部3之任何—個的魏，於可變延遲付盘部2 時’進而具有實施延遲時間的選擇之功能。具體而言、 =4以下述方式構成··根據選擇形態，將選擇信號輸出 至AND電路7a〜7e以及娜電路1Q之輸人側端子之任 可-個’且具有藉由相關之選擇信號實行選擇動作之功能 。再者’於本實施形態i中’雖然將選擇部4作為内含於 可變延遲電路者加以說明，但亦可採用如下構成：本實施 形態1相關之可變延遲電路本身未具備選擇部，而自外部 2定電路直接輸人選擇信號。又，於本實施形態i中， k 之選擇動作根據自外部輸人之控制信號而實行。 信號檢測部6是用以檢測藉由可變延遲付與部2或驗 3所付與延遲之信號。具體而言，信號檢 測:二具有如下功能：例如，於所安裝之可變延遲電路中 通==菱延遲付與部2以及驗證用延遲付與部 1過之情形時，判斷信號是否輸出至輪出端子5侧，藉此 延遲電路中有無斷路。又，具有如下功能：於未 ，擇可线遲付與部2以及驗證用延遲付與部3之任何— 固^情形時檢測有無信號，藉此確認可變延遲電路内有益 短路。再者，於本實施形態丨中，雖然錢檢測部6内; 1379381 17840pif.doc 於可變延遲電路，但亦可採用將其另外設置於可變延遲電 路外部之構成。 繼而’就本實施形態相關之可變延遲電路之動作加以 。兒月以下，就搭載有可變延遲電路之積體電路實際動作 時以及低速驗證動作時之可變延遲電路之動作加以說明。 圖2,示實際動作時之可變延遲電路之動作形態的模 式圖本貫^形態丨相關之可變延遲電路，在實際動 ^其吸收*裝位準巾之製程不均—而導致意料外而產生 之日，間延遲所造成的影響，故藉由自選擇部4對可變延 擇信號’且調整選擇信號之輸出端，而調 整延遲時間之具體值。 出端可變延遲付與部2中之選擇信號之輸 AND電路％之—/路％供給選擇信號之狀熊。因對於 1而輸入時脈伸人側料’自外部藉由輸入端子 簡單起二料信號等信號(為 子供給選擇信號，自.AN 2 ^他側之輸入側端 藉由輸入端子！所輪 之輸出側端子，輸出與 入端子1所輪入之=之=的信號。因此，藉由輸 路9b、OR電路8et二⑽電路8b、延遲電 輸出至外部。故而圖以及藉由輸出端子5而 入之信號，是彻延藉由輸MB所輸 各延遲電路所付與之 C:付與延遲’當將利用 遲時間。 之延遲時間設為&時，僅付與Mt的延 1379381 I7840pif.doc 至於相關動作，其與藉由選擇部

或Α·電路7C之情形相同。具體而言:對AND J 73供給選擇信號之情形時，藉由輸入端子 依次通過AND電路7a、〇R蛩枚〇卞1所輸入之彳5唬 ^〇b> 〇 〇尺電路8&、延遲電路知、〇11電 。故而，GR電路8e以及延遲電路9c而輸出 7C供給選擇信號之選擇部4對屢電路

號通過AND魏H電路/1^料1所輸入之信 UR電路8c以及延遲雷拉％，扮而 藉由延遲電路9C僅付與At延遲。 由對可變延遲付與部2具備之電路％ ^之供給選擇信號’可改變對藉由輸入端子1 n搞付與之延遲時間。藉由相關魏，本實施形 相關之可變延遲電路可防止對於因安裝位準中之製程 2一等而造成之不規則地產生之延遲時間，以及相關延 、，間之存在對積體電路全體動作所帶來的惡劣影響。 例如，以於設計階段中付與3M之延遲時間之方式設 什搭載於積H電路上之本實施_ i相關之可變延遲電路 ’於此情形時，由於安裝位準之製造不均一等因素，導致 卜。卩配線中產生设計以外之^延遲時間。於相關情形時 堂選1部4對可變延遲付與部2具備之AND電路7b輸出 選擇信號，藉此將所付與之延遲時間設為2At，且作為整 ^與設計值相等之3M延遲時間，藉此可排除製造不均 等所造成之影響。再者，通常無法瞭解因製造不均一等 1379381 17840pif.doc 而產生之輯_之具體值。因此 時間之調整，藉此藉由輪人以U W丨Ί订之L遲 +T7M健心、由輸1輸入測試用信號，依次 3二-I·之選擇^號之供給端’而實行可變延遲時間 之付與，猎此可調整延遲時間。 之邏輯驗證 主就木貝知形態1相關之可變延遲電路低速驗證 七之力口以說明。所謂低速驗證，是藉由以低於實際動 i情=讀低速度鶴㈣電_實行之驗證動作，其 際動作位準之驗證之前’用以確認形成於積體電 路上，各電路間之邏輯的連接關係等，相當於設計階段中 ，圖3表示低速驗證時之可變延遲電路之動作形態的模 式圖。如圖3所示，在低速驗證時，選擇部4對驗證用延 遲付^部3具備之Α·電路10之-側端子供給 選擇信號。_由輸人料1可將錢輸人至AND電路 1〇之其他的輪入側端子，故而自AND電路1〇之輸出側端 子輸出與藉由輸人端子丨輸人之信號相同的信號。並且， 通過AND電路1〇之信號，以下如圖3所示依次通過延遲 電路11 —1〜U—n、〇R電路8a、延遲電路9a、〇r電路 8b、延遲電路％、〇R電路8c以及延遲電路9c，而藉由輸 出端子5輪出至外部。 故而’對驗證用延遲付與部3具備之AND電路1〇供 給選擇彳5號’藉此藉由輸入端子1所輸入之信號是利用延 遲電路丨1 — 1〜Π—η以及延遲電路9a〜9c而付與設定之 延遲時間’具體的是僅付與（n +3) At的延遲時間。相關 17 1379381 17840pif.doc 之值僅於對驗證用延遲付與部3具備之AND電路1〇供給 選擇信號時固定，基於此意義，驗證用延遲付與部3具^ 對藉由輸入端子1輸入之信號付與固定量的延遲時間之功 能。 繼而，就本實施形態1相關之可變延遲電路之優點加 以說明。如前所述，習知之可變延遲電路所付與之延遲4 間量可變’故而亦存有下述情形：低速驗證之精度較低^ 雖然實際上無問題地動作之積體電路，但藉由低速驗證 • 判定為不良品。 ，此，於本實施形態丨相關之可變延遲電路中，除具 備有實現可變延遲電路之本來功能的可變延遲付與部2以 外，亦具備有使用於低速驗證時，具有付與預先設定之固 定延遲時間之功能的驗證用延遲付與部3。並且，藉由在 低速驗證時選擇驗證用延遲付與部3,作為對輸入^號付 與延遲時間之構成要素’可於低速驗證時準確地 不良。 • 圖4表不於圖9所示之電路構造中使用本實施形態j 之可變延遲電路之情形時，輸入至正反器電路1〇2之輸入 資料以及動作時脈的時序圖。如本實施形態丨所示，藉由 驗證用延遲付與部3，對通過可變延遲電路之時脈付^預 先設定之固定延遲時間，藉此如圖4所示，對於輸入至正 反器電路102之輸入資料（i叩utdata)可確保固定且充分 之建立時間（setup time)以及保持時間（h〇ld dme)。故 而，於使用本貫施形態1相關之可變延遲電路之情形時， 1379381 1784〇pif.(l〇c 於低速驗證時，不會由於輸入至正反器電路1〇2之輸入資 料與規疋正反器電路102之驅動時序的時脈之間之時序偏 =於電路動作中產生問題，亦可聽產生雖為良品但判 斷為不良品等之問題。 再者，藉由驗證用延遲付與部3所付與之延遲時間之 具體值’其雖應藉由所搭載之積體電路之構造等而規定， 但例如較好的是設為大於在可變延遲付與部2中可付斑之 之最大值的值。藉由設為相關構成，例如於圖9 電=構^例子中，可產生確保充分之保持時間等之優 ί二却為延遲時間之具體值，亦可設為小於在可變延 遲付與部2令可付與之延遲時間之最小值的值。、 :於1相關之可變延遲電路具有如下構成 無藉號檢測部6,其用崎測有 成:關，延遲;路可檢二 == 無論是否於輪‘ 上之料通位準一==電路 變延遲電路^可實有於本實施形態1相關之可 或：良品之低速選別的測試方法。=驗:及/ 瓦先’自可變延遲付與部2與驗證用W :法 驗證用延遲付與部3，藉#' 、/、邛3中選擇 時之低速之電氣信號，^二:：1輸入低於實際動作 對於所輪人之電氣信號使用驗 1379381 17840pif.doc 證用延遲付與部3僅使其延遲設定之固定值，藉此可實行 低速邏輯驗證及/或低速選別。 (實施形態2)

繼而’就實施形態2相關之可變延遲電路加以說明。 本實施形態2相關之可變延遲電路，其與實施形態丨同樣 具備可變延遲付與部2以及驗證用延遲付與部3，另一方 面，關於選擇部，其具有如下構成：該構成與在可變延遲 付與部2動作時切換延遲時間值之部分以及控制驗證用延 遲付與部3之驅動的有無之部分相分離，並且採用輸入用 以實施導通位準之驗證動作的設定信號之構成。

♦.圖5表示本實施形態2相關之可變延遲電路之構成的 模式圖。如圖5所示’本實施職2相關之可變延遲電路 ，其具備有輪出側端子分別連接於可變延遲付與部2具備 之AND電路7a〜7c t -側的輸入側#子之and電路12a 12c /、刀別連接於AND電路12a〜之一側之輸入側 端子的選取部13 ’並且具有對AND電路以〜心之他側 之輸入側端子自外部供給EN信號的構成。 供給至娜電路12a〜12^輸入側端」 ，故而於輸人EN信號且自選擇部13輸人選擇信號之情; 電路12a〜12c對可變延遲付與部2具備之an 電輸出選擇信號。另一方面’於未輸入_ AND電路12卜12。之任何-個均未導通 取部13之選擇信號之供給，皆不㈣ 20 1379381 17840pif.doc 又，本實施形態2相關之可變延遲電路，其於驗證用 延遲付與部3之周圍亦具有與實施形態i不同之構成。具 體而言’驗證用延遲付與部3具備之AND電路1〇之一側 之輸入側端子連接於可變延遲付與部2具備之延遲電路9c 之輸出側端子，他側之輸入側端子連接於新型AND電路 16之輸出侧端子。AND電路16以如下方式構成：對一側 之輸入側端子輸入TEST信號，對他側之輸入側端子輸入 TESTEN 信號。 修 進而，具有下述構成：驗證用延遲付與部3具備之延 遲電路11—η之輸出側端子連接於〇R電路18之一側之輸 入側端子。OR電路18之他側之輸入側端子連接於AND 電路17。AND電路17之一侧之輸入側端子連接於可變延 遲付與部2具備之延遲電路％之輸出側端子，他側之輸入 側端子連接於AND電路15之輸出側端子。AND電路15 具有下述構成.對一側之輸入側端子輸入TESTEN信號， 他側之輸入側端子連接於NOT電路14之輸出側端子Γ且 ^ 供給TEST信號之反相信號。 TEST乜號，其是於低速驗證時用以驅動驗證用延遲 付與部3之信號。又，TESTEN信號，其與EN信號同樣 是用以檢查導通位準而設置者。具體而言，於未供給有 TESTEN信號之情形時，無論有無TEST信號，均未選擇 驗證用延遲付與部3’對自外部輸入之信^^藉由延遲電 路11 —1〜11—η付與延遲時間。 就本實施形悲2相關之可變延遲電路之動作加以說明 21 1379381 17840pif.doc 。首先，於實際動作時，SEL信號輸出至選擇部13，並且 EN #號輸出至AND電路12a〜12c。又，TEST成為斷開 (off)狀態’另一方面，TESTEN信號供給至AND電路 15、16 °

藉由該等控制信號之供給形態，本實施形態2相關之 可變延遲電路對於輸入之信號（圖5之CLKin信號）起如 下作用。即，將來自選取部13供給之選擇信號藉由and 電路12a〜12c之任何一個供給至AND電路7a〜7c之一側 • 之輸入側端子。來自外部輸入之clkin信號供給至AND 電路〜7c之他側之輸入側端子，故而CLKin信號根據選 擇部13之選擇信號之内容通過AND電路以〜处之任何 一個，與貫施形態1同樣藉由可變延遲付與部2付與設定 延遲時間。 又’因TEST信號成為斷開狀態，故而電路16 成為斷開之狀態，另一方面，對AND電路15供給藉由 NOT電路14反相之TEST信號與TESTEN信號，將設定 鲁之仏號輸出至AND電路17之一側之輸入側端子。因對 AND電路17之他側之輸入側端子供給自延遲電路9 c付與 δ又足延遲時間之CLK丨N信號，故而AND電路17導通，付 與延遲時間之〇^^別信號通過AND電路17以及電路 18，作為輸出至外部之輸出信號的CLK(w信號以及輸出 至信號檢測部之信號的CLKDET信號而輸出。 繼而，就低速驗證時之可變延遲電路之動作加以說明 。於低速驗證時，不僅供給TESTEN信號以及EN信號， 22 1379381 17840pif.doc 亦輸出有TEST信號。因此，娜電路15成為斷開狀態 ’另-方面’ AND電路16接通，藉由延遲電路％輸入之 CLKIN信號通過驗證用延遲付與部3後，經纟〇R電路 作為CLKOUT信號以及CLKdet信號而輸出。再者，於低速 ，證動作時’為使CLKlN信號到達至AND電路1〇為止， 藉由供給②定之SEL信號’ CLKin信號通過AND電路％

〜7c之任何一個，輸入至驗證用延遲付與部3。然而，相 關動作並非表示於低速驗證時可變延遲付與部2發揮該功 能，其是考慮到始終確保CLKin信號之通過路徑之觀點而 成者。故而，於低速驗證動作時，作為SEL信號之内容， 將其設為經由驗證動作開始至結束為止，持續選擇AND 電路7a〜7c之任何一個者，本實施形態2相關之可變延遲 電路，於低速驗證動作時，將其設為對所輸入之信號始終 付與一定之固定延遲時間者。

措由如上所述動作，本貫施形態2相關之可變延遲電 路，其與實施形態1同樣具有如下功能：於實際動作時付 與可變之時間延遲’另一方面’於低速驗證時付與預先設 定之延遲時間。因此，具有下述優點：於低速驗證時亦不 會產生驗證錯誤，於搭載有可變延遲電路之積體電路中， 巧*避免產生將良品誤認為不良品等之問題。

又，本實施形態2之可變延遲電路，其藉由實行En 信號以及TESTEN信號之控制，可實施導通位準之驗證。 即，藉由將EN信號以及TESTEN信號設為斷開，本實施 形態2相關之可變延遲電路無論TESTEN信號以及SEL 23 1379381 信號之内容，皆無法輸出有信號。基於相關設定檢測有無 CLKIN信號，藉此可檢測於可變延遲電路内部是否產生短 路。 (實施形態3) 資料 繼而，就實施形態3之巨觀單元資料（macro-cell data )加以說明。本實施形態3相關之巨觀單元資料，其是對 具有實施形態1、2中說明之功能之可變延遲電路加以定義 者，更具體的是，其是使用於設計積體電路時，定義根據 上述積體電路之元件資料中的時間延遲功能之巨觀單元資 料，並具有如下構成：具備分別對應實施形態丨、2說明之 可變延遲付與部、驗證用延遲付與部以及選擇部之可變延 遲付與電路資料，驗證用延遲付與電路資料以及選擇電路 如上所述，於習知之可變延遲電路中，雖然實際搭載 於積體電路之階段中之低速驗證時產生問題，但相關_ 於设計階段之邏輯驗證中亦同樣成立。 ，你I 士 〇於5 权

付與部之電路資料可解決上述問題

平貫現精心研究之可變延遲電路時 工作業實現’如正反器電路、加法 24 1379381 17840pif.doc 器、計數器等作為巨觀單元資料實施模組化者可減輕設計 時之負擔。本實施形態3之巨觀單元資料，其基於相關思 想而實現。 再者，於以下說明中，將本實施形態3相關之巨觀單 元資料作為反映實施形態2相關之可變延遲電路之功能者 加以說明。然而，如下所述，本實施形態3相關之巨觀單 元資料並非限定於相關構成而解釋者。 本實施形態3之巨觀單元資料，作為邏輯規格，其與 •實施形態2相關之可變延遲電路同樣，作為輸入信號而定 義CLKIN仏號、EN信號、TESTEN信號、TEST信號以及 信號，作為輸出信號而定義clk〇ut信號以及clKdet 信號。並且，關於該等輸出入信號間之關係，藉由圖6所 示之邏輯電路定義。

具體的是，本實施形態3相關之巨觀單元資料具備有 :輸入有EN信號以及TESTEN信號之AND電路2卜反 相TESTMs號之NOT電路22、輸入有CLK„^·!號以及AND • 電路21之輸出信號之AND電路23、以及輸入有AND電 路21之輸出信號以及NOT電路22之輸出信號之AND電 路24。又，本實施形態3相關之巨觀單元資料，其具有輸 出來自AND電路23之輸出信號作為CLKDET信號之構成 ’另一方面具有下述構成：藉由具備根據AND電路24之 輸出信號切換輸出信號之選擇部25，而根據AND電路24 之輸出信號的值切換CLK0UT信號。具體的是，選擇部25 ’其於AND電路24之輸出信號為〇之情形時，與CLKDET 25 17840pif.doc :號=將AND電路23之輸出信號設為信號， Γΐκ AND電路24之輸出信號為1之情形時，以 CLIWk錢為x (DGn，teare)之方式動作。

Μ以I" ’㈣6所示之邏輯電路說_人信號與輸出 1，係。錢’因邏輯驗證時無需可變延遲付與部之 延日之洞整動作’故而無法於巨觀單元資料中參照 SELL號之值。又，藉由將ΕΝ信號以及谓τΕΝ信號設 f 1 ’攸而AND電路21之輸出信號成為j，於CLKin 信號成為1之時，and電路23輪出i。 並且’於TEST信號之值成為表示驗證用延遲付與部 之驅動的1之情形時，藉由NOT電路22之作用，對AND 電路24輸入來自AND電路21之輸出i以及來自NOT電 路22之輸出〇, AND電路24之輸出成為0。故而，自AND 電路24對選擇部25供給〇,作為CLKOUT信號而輸出AND 電路23之輸出值、即1。

另一方面，於TEST信號為〇之情形時，藉由NOT 電路22之作用，輸入之AND電路24之信號皆成為1。故 而’自AND電路24對選擇部25供給1，選擇部25輸出 X (Don’t care)作為 CLK0UT信號。 關於CLKdet信號如下所述。如圖6所示，因CLKdet 信號之值不受選擇部25之作用，故而無關於TEST信號之 值而設定。具體的是，於CLK1N信號之值與AND電路21 之輸出信號之值雙方為1之情形時，CLK0UT信號之值成為 1 ’除此以外之情形時成為〇。作為AND電路21之輸出信 26 I37938l 17840pif.doc 號之值成為〇之情形’例如可列舉εν信號以及TESTEN 信號雙方成為〇之情形，相關情形對應於實施形態2中之 導通位準之驗證。 就本實施形態3相關之巨觀單元資料之優點加以說明 。首先，藉由使用本實施形態3相關之巨觀單元資料，設 計者於設計積體電路時，可易於製作使用對應於實施形態 1、2之可變延遲電路之電路資料的元件資料（device data )。即，與其他巨觀單元資料同樣，具有下述優點：因設計 _ 者可實現可變延遲電路作為預先定義設定功能之巨觀，故 而無需每次設計時皆定義具體之構成，可迅速設計電路。 又，具有下述優點：於使用本實施形態3相關之巨觀 單元資料產生元件資料（device data)之情形時，可提高 邏輯驗證之準確性。以下，就相關優點加以說明。 如上所述，於本實施形態3相關之巨觀單元資料中， =TEST信號之值為1之情形時，將CLK信號之值設 定為相應於CLKIN信號之值等之固定值。另一方面，於 ❿TEST·之值為G之情料，（僅限於AND電路21之輸 出值為0) CLK0UT信號之值成為X。 此處’ TEST信號，其亦如於實施形態2中說明，是 用以規定於邏輯驗證等時發揮功能之驗證用延遲付愈部的 作用之有無者。具體的是，於TESTjf號為i之情形時， clkin信號經由驗證用延遲付與部而輸出，於test信號 為〇之情形時，CLKa號不經由驗證用延遲付斑部，而 以藉由可變延遲付與部付與可變之延遲時間之狀態輸出。 27 1379381 1784〇pifdoc 如前所述，於邏輯驗證或低速驗證中，由於使用習知 之可變延遲電路而進行邏輯驗證等成為不確定者。於現實 之可變延遲電路中’所輸出之信號值成為某值，使用輸出 信號動作之後段之正反器電路等之作用成為不確定者，相 關不確定性是由於可變延遲電路所引起者。 因此’於實施形態1、2中的低速驗證時、即邏輯電 路位準中之邏輯驗證時’採用另外使用驗證用延遲付盘部 3之構成’ _功能於本實施形態3之巨觀模組f料（m細 齡moduie data) +亦同樣採用。然、而，例如由於邏輯驗證時 使用之測試圖案（test pattern)中產生錯誤，無論是否於邏 輯驗證時’皆不能使用驗證用延遲付與部之功能，益法否 定藉由可變延遲付與部付與未設定為固定值之延 可能性。 故而’於本實施形態3中’未使用驗證用延遲付與部 之功能之情形時，即於圖6所示之巨觀單元資料中Test k唬成為0之狀態實施邏輯驗證之情形時，輸出X作為 馨°^：01[7乜號。藉由採用相關構成具有下述優點：即使因^ 誤而使用有未使用驗證用延遲付與部之功能的目的 圖案之情料，藉由轉元件㈣之應答結果而追

)。’可明確得知將TEST㈣設為G而導致檢_錯誤之:、 輯不良，而可提高邏輯驗證之正確性。 I 再者，如上述說明所示，作為本實施形態3相關之巨 觀單元資料之具體邏輯構成，無需限定於圖6所示者。即 ，為充分利用本實施形態3相關之巨觀單元資料之優點， 28 1379381 17840pif.doc 亦可如下構成邏輯規格：作為電路功能，定義可變延遲付 與功能以及驗證用延遲付與功能，並且於錯誤地選擇可變 延遲付與功能之情形時，作為CLKqut信號輸出 X ( Dou’t care)又作為較好之構成，將用於信號檢測之cLK眼 信號’無關於選擇形態而設為CLKiNjf號之值，於驗證用 延遲=與功能以及可變延遲付與功能皆未發揮功能之情形 時’，耩由以輸出0之方式構成邏輯規格，可實現充分利用 上述優點之巨觀单元資料。 (實施形態4) 其次，就實施形態4相關之巨觀單元資料加以說明。 本貫施形‘4 4相關之巨觀單元資料，其作為 ===具備有可變延遲付與電路資料、驗證用延 遲付”電路貝科以及選擇電路資料，另—方面，作為邏輯 規格具有如下構成：於TEST信號為〇之情形時，作為 CLKOUT_麟經常㈣χ，而_ e 改變CLK0UT信號之内容。 现怎円合 圖7表示構成本實施形態4相關之巨觀 = 如圖7所示’本實施形態4相關 實施形態3相關之巨觀單元㈣_ ’具備有AND電路2卜23、24與Ν〇τ電路22以及選擇 部25。另一方面，本實施形態4相關之巨觀單元㈣，新 穎地具備有OR電路26與AND電路27。

層:電 =21 以輸入有AND電路23之輸出信號以及 層電路27之輸出信號作為輸人錢之方式配置；AND 29 17840pif.doc 電路27以輸入有AND電路24之輸出信號以及〇r電路 26之輸出信號作為輸入信號之方式配置。又’於本實施形 態4中，選擇部25具有基於ANE)電路27之輸出信號實 行輸入信號的選擇動作之功能。 °儿貝 繼而，使用圖7所示之邏輯電路，說明輸入至本實施 形態4相關之巨觀單元資料2CLKin信號與自巨觀單元資 料輸出之CLK0UT信號的關係。再者，因本實施形態4中 之CLKDET信號輸出與實施形態3相同内容者，故而此處 省略說明。又，因邏輯驗證時（即，TEST信號為i之情 形）之CLK0UT信號亦為與實施形態3相同内容者，故而 以下就TEST信號為G之情形之CLKqut信號内容加以說 明。 _於輸入有脈衝信號作為CLKIN信號之情形時，藉由脈 衝上升’ clkin信號之值成為卜於CLKin信號成為1之 情形時，來自AND電路23之輸出信號之值亦成為丨，至 少輸入至OR電路26之信號之一個值成為1。故而，於自 OR電路26輸出之信號之值成為丨，TEST信號之值成為〇 之情形時，因來自AND電路24之輸出信號之值亦成為1 ，故而自AND電路27輸出之信號之值成為i。因相關信 號輸入至選擇部25，故而作為CLK0UT信號内容成為x ( Don’t care)。 又，於脈衝下降之情形時、即CLKin信號之值自】變 化為0之情形時，本實施形態4相關之巨觀單元資料繼續 輸出X (Don’t care)。即，於脈衝下降之前，由於上述機 17840pif.doc 構（mechanism)自AND電路27輸出之信號之值成為j 。並且，如圖7所示，因AND電路27之輸出並非僅連接 於選擇部25，亦連接於〇R電路26之一側之輸入側，故 而於OR電珞26輪入有自AND電路27輸出之信號'即值 成為1之信號。故而，即使藉由CLKii^f號之值變換為〇 ，於OR電路26之他側之輸入側輸入〇，自〇R電路％ 輸出之彳s號之值亦為1而未變化，結果輸入至選擇部Μ 之仏號之值成為1 ’ CLKOUT信號内容依然成為X (D〇n，t care)。如此，於圖7所示之邏輯電路中，當test信號之 值成為0時’如脈衝信號輸入反覆丨與〇之信號作為CLKw 仏號之情形時’作為CLK0UT信號之内容經常輸出x(D〇n，t care) ° 另一方面，於CLKIN信號之值經常成為〇之情形時， CLK0UT信號之内容成為（^以⑴信號之值。即，藉由將來 自AND電路27之輸出信號之值的初期值設為〇，輸入至 OR電路26之信號皆成為其原因在於，於該情形時， 自OR電路26輸出之信號之值亦成為〇 ,結果自And電 路27輸出之信號之值亦成為〇。故而，本實施形態4之巨 觀單元資料，其於TEST信號之值成為〇之值之情形時， 並非將輸出信號之CLK0Ut信號内容一律設為X(D0n，t care) ’將CLKIN信號維持為〇之值之情形時，輸出CLK丨N 信號之值作為CLK0UT信號之值。 繼而’就本實施形態4相關之巨觀單元資料之優點加 以說明。於實施形態3中，如上所述TEST信號之值成為 J , 784〇pif.d〇c o之情形時’當實施與TEST信號之值為l之情形同樣之 處理時’因邏輯驗證等結果中產生不確定性，故而將作為 來自巨觀早元資料之輸出信號的CLK〇ut信號之内容一律 設為X(Don’tcare)。然而，實際產生不確定性是於cLKnsj 信號產生變化以後’於其他情形時不產生由延遲時間而造 成之問題。故而，於本實施形態4中，將（^尺⑼信號維持 為0之情形時’即使TEST信號之值為〇亦輸出CLKn^t 號之值作為CLKouT^f號之值，可避免邏輯驗證時產生之 • 不良，並且可實現忠實地再現實際之可變延遲電路之功能 的巨觀單元資料。 再者’關於實施形態4相關之巨觀單元資料，無需與 實施形態3之情形同樣僅限定於圖7所示之邏輯構造而做 出解釋。即，本實施形態4之巨觀單元資料，其於TEST 信號為0之情形時、即選擇可變延遲付與電路之情形時， 若作為輸入信號發揮功能之CLK„^f號為脈衝信號，則作 為CLK0UT信號輸出X (Don’t care)，將（：0^叫信號維持 鲁為〇之值之情形時，若以輸出與CLKiN信號相等之信號作 為CLK0UT信號之方式規定邏輯規格，則亦可設為對庳於 圖7所示之邏輯電路以外之邏輯電路的邏輯規格。〜、 又，於實施形態3以及實施形態4中，於TEST芦號 之值成為1之情形時（亦包含於實施形態4中進而TEsf 信號之值為〇，且將CLKiN信號之值維持為〇之情形），設 為使CLKOUT信號之值與CLKIN信號之值一致之邏輯規格 ，但不必限定於相關構成。具體的是，可考慮作為輪出信 32 1379381 •7840pif.doc 號之值藉由輪入信號之正邏輯實現之情形與藉由負邏輯實 現之情形，於實施形態3以及實施形態4中，亦可將CLK0UT 信號之值設為反相CLKiN信號者。 (實施形態5) 繼而’就實施形態5之電子元件加以說明。實施形態 Y相關之電子元件，.其是具備具有實施形態1中說明之功 能的可變延遲電路之積體電路。 ,圖8表示本實施形態相關之電子元件之構成。本實施 形態相關之電子元·件，其除具備圖丨所示之可變延遲電路 具備之輸入端子丨、可變延遲付與部2、驗證用延遲付與部 3、選擇部4、輪出端子5以外，進而具備輸入側電子電路 31、輸出側電子電路32、測試暫存器33以及測試模式輸 入端子34。 輸^則電子電路31自包含於内部之元件 传 自輸人㈣子電路31輸出之電子錢，其作為^ 32電Ϊίί入信號而輸入至輸入端子"輸出側電子電路 其於包含於内部之元件輸人有自輸出端子 1 唬。即，輸出側電子電路32輪入有藉電二 之信號。 文、逖冤路延遲 於測試暫存器33設定有該電子元 體的是’作為動作模式’其設定實 J模公具 測試模式之任何-個。設定於測亥電子元件的 其根據藉由測試模式輸人端子34 之動作模式， 卜錢人之測試模式 33 ,7«40p/f；d〇c 信號而改變。 選擇部4，其根據設定於測 可變延遲付與部2或驗證用延遲付^; 33之模式’選擇 ’選擇部4，其於選擇可變延遲、2何-個。又 選擇延遲時間。 ，、。丨2之情形時，進而 ㈣ϋ的是，選擇部4，其於測試暫存_中1有虚 際動作模式之情形時，選擇延遲 3卜又疋有只 部2，並且將藉由可變延遲付與部夸;’:;=變延遲付與 應於該電子元件特性之適合時間。/時_整為相 將輸入至輪出側電子電路32 =整:’選擇部4 】路輸出之信號同步的延遲時間:::整== :可f遲付與部2及其延遲時間，藉此 入側電子電路31輪出之電子信號付與適 口之L遲，並輸入至輸出側電子電路32。 又，選擇部4,其於測試暫存器33設 3=!用，吏固定之延遲時間延遲之驗證用延遲付i部 e輯付與部3是本發明之低迷動作用延遲付與部 =一例。當藉由選擇部4選擇驗證用延遲付與部3時，該 驗證用延遲付與部3將延義先設定之固定延遲時間之輪 =说供給至輸出彻】電子電路32。藉此，對該電子元件實 也低速邏或低速測試之情形時，可以最佳時序測試 並避免產生雖為良品但判斷為不良品等問題。 再者，輸入側電子電路31，其亦可内藏於該本實施形 L相關之電子元件’亦可設置於該電子元件之心卜設置 34 1379381 17840pif.doc 於外。P之ItL自輸人侧電子電路3丨之外部輸入端子， 對輸入端子1進行輸入信號的輪入。 又，驗證用延遲付與部3，其直接輸入有自測試模式 輸入端子34輸人之賴模式錢，於輸人有制試模式輸 4號之情形時，亦可將延遲預先設定之岐㈣時間之 輸入信號供給至輸出側電子電路32。

又本貫施形怨相關之電子元件，其於測試模式時， 亦可未藉由可變延遲付與部2將藉由驗證岐遲付與部3 延遲之信號直接輸人至輸出側電子電路32，亦可使 通過可變延遲付與部2 ’其後輸人至驗證用延遲付^ 又，本實施形態相關之電子元件，其於設定有僅進一 步延長延遲量之模式之情_，亦可選擇贿用延遲付與 部3，使輸入信號延遲固定之延遲時間。 /、 雖然本發明已以較佳實施例揭露如上，然其

ΓΐΓΓι任何熟習此技藝者’在不脫離本發明之精神 ‘可作些許之更動與潤飾’因此本發明之保護 犯圍S視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 « 圖1表示實施形態1相關之可變延遲電 式圖。 路之構成的模、 式圖 圖2表示實際動作時之可變延遲電路之動作痒樣的才二 圖3表示低速驗證時之可變延遲電路之動作綠樣的才二 35 1379381 17840pif.doc 式圖。 圖4用以說明可變延遲電路之優點的模式圖 圖5表示實施形態2相關之可變延遲電 式圖。 之構成的模 圖6表示實施形態3相關之巨觀單元資料 式圖。 、叶之構成的模 ❿ 式圖圖7表讀削爲4侧之輯單元料之構成的模 圖8表不實施形態5相關之電子元件之構成的模式圖 圖圖9表示使甩習知之可變延遲電路之電路構成的模式 【主要元件符號說明】 1 :輸入端子 2:可變延遲付與部 3:驗證用延遲付與部 4、13、25 :選擇部 5:輸出端子 6 :信號檢測部 7、 7a〜7c、10、12a〜12c、15、16、17、2 卜 23、24 、 、27 : AND 電路 8、 8a〜8c、18、26 : OR 電路 9、 9a〜9c、11 —1〜11_n、1〇4、1〇5 :延遲電路 14 ' 22 I NOT 電路 36 1379381 17840pif.doc 31 :輸入側電子電路 32 :輸出側電子電路 33 :測試暫存器 34 :測試模式輸入端子 101 :可變延遲電路 102、103 :正反器電路 37

Claims (1)

17S4〇pif doc 十、申請專利範圍·· J. 一種可變延遲雷 延遲電路包括： /、搭載於積體電路上，該可變 一可變延遲付盥笋 ，對輸入信號付與對應於因安==路:際動作時 於設内可變時間裝^而產生之時間延遲而 輯驗證及/雜迷H與^置’其於上述龍電路之低速邏 值之延遲時frm時，雜人信號付翻定為設定 上述1 f所述之可變延遲電路，其中 付與裝置所付與之延遲時門藉由上述可變延遲 延遲時ί 與裝置所付與之延遲時間之最 小值的 路，更圍第1項或第2項所述之可變延遲電 述可該選擇裝置於實際動作時選擇上 以==置’並於低速邏輯驗證及/或低速』 k擇上4驗證用延遲付與裝置。 路，3利範圍第1項或第2項所述之可變延遲電 測藉由=丌二出信號檢測裝置，該輸出信號檢測裝置檢 置所輪出與裝置以及上述驗證用延遲付與裝 括第可變延遲電路，更包 則裝置，該輸出信號檢測裝置檢測藉由上 38 1379381 17840pif.doc 述可變延遲付與裝置以及上述驗證用延遲 之信號的有無。 、6·-種巨觀單元資料’其使祕設計—積體電路時， 並定義對應於上述積體電路之元件資料中之時間延遲功能 ，該巨觀單元資料包括：

-可變延遲付與電路資料，其選擇在上述積體電路實 際動作時，定義對輸入信號付與對應於由安裝位準產生之 時間延遲而於設絲圍内可變之延遲_的功能；以及 -驗證用延遲付與f路資料，其選擇在上述積體電路 邏輯驗證動㈣，定麟輸人信㈣與岐為設定值之延 遲時間之功能。 7.如申5月專利範圍第6項所述之巨觀單元資料，其中 作為邏輯規格， ' ~ 於選擇上述可變延遲付與電路資料之情形時，將輸出 i連=赶觀單μ料之其他巨觀單元資料的輸出信號 值設定為不定值，以及

付與裝置所輸出 於選擇上述驗證用延遲付與電路資料之情形時，將輔 巨觀單元資料之其他巨觀單元資料的輸出信 雜Μ為與輸人信號崎之值或輸人錢之反相值。 8·如申請專利範圍第6項所述之 作為邏輯規格， 机平几貝竹 擇上述可變延遲付與電路資料之情形，上述輸入 邏輯與負邏輯雙方之值的脈衝信號之情形時， 將輸出至連祕虹觀單元資料之其他巨 39 1379381 17840pif.doc 出信號值設定為不定值，以及 於選擇上述驗證用延遲付與電路資料之升竖 固定值之情形時，將輸出至:===: ;=資枓的輸出信號值設定為與輸入信號;二Ϊ 輸入化號之反相值。 寸但a 巨觀==第6項至第8項中任何-項所述之 俨辨之卢棟選擇電路貝枓’其疋義關於輸入 證用延遲付與電路資料之任何一個之;^路貝科與上述驗 巨觀專利範圍第6項至第8項中任何一項所述之 凡貝；'' ’更包括-輸出信號檢測電路資料 信號檢測電路資料檢測藉由上述可變延遲付與電路資料^ 及上述驗證用延遲付與電路資料所輸出之信號的有無。 紅一 i1.如，請專利範圍第9項所述之巨觀單元資料，更包 一輸出信驗測電m該輸出錢檢測電路 測藉由上述可變延遲付盥雷路杳粗识双 與電路資料所輸=號及上述驗證用延遵付 12.如中請專利範圍第1()項所述之巨觀單元資料，| 中作為邏倾格，即使於選擇上料變延ϋ付與電路資^ 以及上述驗證用延遲付與電路資料之任何一個之情形時'，' 輸出至上述錢檢測電路資料之輸出信號值 入信號相等之值或輸人信號之反相值。 為，、輪 13·如申請專利範圍第u項所述之巨觀單元資料，其 1379381 17840pif.doc 中作為邏輯規格，即使於選擇上述可變延遲付與電路資料 以及上述驗證用延遲付與電路資料之任何—個之情形時， 輸出至上述仏號檢測電路資料之輸出信號值亦設定為與輸 入信號相等之值或輸入信號之反相值。

14.種邏輯驗證方法，其是一種具有電路資料之元件 資料之邏輯驗證方法’上述電路資料定義對輸人信號付與 對應於因安裝位準而產生之時間延遲，而於設定範圍内可 變之延遲時間的功能以及付與固定為設定值之延遲時間的 功能之兩者，且該邏輯驗證方法包括： 七、功旎選擇步驟，其於上述電路資料中，選擇付與固 定為設定值之延遲時間之功能；以及 、 —一驗證步驟，其使用上述功能選擇步驟中選擇之功能 實施邏輯驗證。

15.種測试方法，其是一種實行具備可變延遲電路之 積體電路的選別及/或實施邏輯驗證之_方法，上述可變 延遲電路具有對輸人錢付與對應於因安裝位準而產生之 時間延遲而於設定範_可變之延遲時間的可變延 信號付與固定為設定值之延遲時間的驗 迅用延遲付與裝置，且該測試方法包括： 用延上述可變延遲電路中選擇上述驗證 際動作時之低速電子信號 路之輸入信號’藉由上述 之固定值，且實行選別或 、一測試步驟，其使用低於實 ，並且使輸入至上述可變延遲電 驗證用延遲付與裝置僅延遲設定 41 1379381 I7840pif.doc 實施邏輯驗證。 16·種電子元件，其是一種具備電子電路的 該電子元件包括： 样㈣可㈢延遲付與部’其於使上述電子元件實際動作之 才#使自上述電子元件之外部輸入端子或上述電子電 性二件輸Μ輸人信號’根據上述電子元件之特 ^遲可紅第—延遲時間，並輸出至上述電子電路内之 弟二元件；以及

-低軸_延遲付與部’其於使上述電衫件低速 之凊形時，使上述輸入信號延遲預先設定之第二延遲 時間’並輸出至上述電子電路内之第二元件。弟^ 、、17.如申請專利範圍第16項所述之電子元件，其中上 動作用延遲付與部’其於低速邏輯驗證或低速測試 ，電子元件之情形時，使上述輪人信號延遲 遲時間。 、>18.如申凊專利範圍第17項所述之電子元件，更包括

電子元件 式輸人端子’其輸人指定低速邏輯驗證或低速測 s式上述電子元件之測試模式信號； 山上述低速動作収遲付與部，其於自上制試模式輸 而子輸入上述測5式模式信號之情形時，使上述輸入信號 延遲上述第二延遲時間，並輸出至上述第二元件。 :^9.如申請專利範圍第17項所述之電子元件，更包括 一測武暫存！’其設定低速邏輯驗證或低速測試上述電子 元件之測試模式； 42 17840pif.doc 上 // 於上述測試暫存器 用延遲付與部’其於上述測試模式設定 二延遲時間，二，情形時，使上述輸入信號延遲上述第 心心翰4至上述第二元件。 述低速_^^1細之㈣件，其中上 7, 电路疋一種固定延遲電路，其使上述電 述低速動作之情形時，使上述輸人信號延遲固 疋之延遲時間。

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