JPH0479516A - 集積回路装置における遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、遅延値を変更可能な集積回路装置における遅
延回路に関する。

［従来の技術］ 一般に、集積回路装置を設計開発する場合、設計時にお
ける集積回路の遅延時間の予測精度と製造時の製造バラ
ツキとを考慮して遅延時間に十分な余裕を持たせている
。近年、集積回路の微細製造技術か急速に進歩し、集積
回路の動作速度が向上している一方で、この微細製造技
術の採用に伴い製造技術が複雑化し製造のバラツキか増
加する傾向にある。また、微細素子の特性を予測する技
術の難晃度も増し、予測誤差も増加する傾向にある。こ
れらのことより、遅延時Ｗｊｌの設計に必要な余裕も増
加し、集積回路の基本的な性能は向−１−シているのに
十分にその能力を活かしきれないという問題が生じてき
ている。

このような問題を解決するために、集積回路の試作後に
遅延値を変更できる遅延回路を集積回路装置内に搭載し
ておくという手段かとられている。

この手段の採用により、遅延時間に対する設計時の余裕
を見掛け一ヒ削減でき高性能な集積回路装置の開発が可
能となっている。

このような遅延回路の従来例を第５図に示す。

この第５図は、電子情報通信学会１９８９年春季全国大
会予稿集（＋）５−２４９）に記載されていた基本回路
構成をもとに４種類の遅延値を選択できる回路について
示している。

同図において、１００は集積回路装置、１は１入力４出
力の選択回路、２１〜２４はそれぞれ異なる遅延値を有
する遅延素子、３は４入力のＯＲ回路、Ｄ１．ＤＯはそ
れぞれデータ入力端子とデ−タ出力端子、Ｓｏ、Ｓｌは
それぞれ集積回路装置１００の外部入力端子でもある選
択信号入力端子である。

」１記データ入力端子ＤＩは、選択回路１の入力端子に
接続され、該選択回路１の４本の出力端子ＤＯ〜Ｄ３は
、それぞれ遅延素子２１〜２４の各入力端子に接続され
ている。核遅延素子２１〜２４の各出力端子は、ＯＲ回
路３の４本の入力端子に接続され、該ｏｎ回路３の出力
端子は、データ出力端子ＤＯに接続されている。選択信
号入力端子ｓｏ、ｓｔは、それぞれ選択回路１の２本の
選択信号入力端子に接続されている。

次に動作について説明する。選択信号入力端子ＳＯ’Ｓ
ｌに、２ビツトの２進数が入力される。

この２進数は、１０進数に変換すると、０〜３の値をと
る。この値に応じて選択回路１は、データ入力端子ＤＩ
からのデータ信号を４本の出力端子ＤＯ〜Ｄ３の内の１
本に選択的に伝達する経路を設定する。この際、選択さ
れなかった他のデータ端子からは論理値「０」に相当す
る信号が出力される。

データ入力端子ＤＩからのデータ信号は、選択された出
力端子に伝わり対応する遅延素子の遅延値に応じた時間
だけ遅延した後、ＯＲ回路３に伝達される。ＯＲ回路３
の他の入力端子は、論理値の１０」が予め選択回路１よ
り伝達されているので、遅延素子の遅延値に応じた時間
だけ遅延してＯＲ回路３の１本の入力端子に伝達された
データ入力端子ＤＩからのデータ信号は、ＯＲ回路３の
出力端子に伝達され、最終的にデータ出力端子ＤＯから
出力される。

このように第３図に示した従来例では、選択信号入力端
子ＳＯ，Ｓｔから入力される２ビツトの２進数に応じて
４種類の遅延値をデータ入力端子ＤＴからのデータ信号
に選択的に付加してデータ出力端子ＤＯから出力させる
ことが可能になっている。

［発明が解決しようとする課題］ このような従来例の遅延回路では、Ｎ個の遅延素子に対
してＮ種類の遅延値しか設定できず、遅延値の設定可能
数を増やしたい場合には、必要な遅延素子数は、比例し
て増加することになり、集積回路装置内に必要な面積が
増加し、製造コストの増加を招くという問題がある。

また、選択すべき遅延素子の個数Ｎが増加した場合には
、選択信号入力端子Ｓｏ、Ｓｌの本数は、ｌ　ｏ　ｇ、
Ｈの割合で増加することになる。選択信号入力端子ＳＯ
，Ｓ１は、集積回路装置１００の外部入力端子でもある
ので、選択すべき遅延素子が増加すると、集積回路装置
１００の外部入力端子数が増加するという問題が生じる
。

近年の集積回路装置の集積度の増加に伴い、集積回路装
置の入出力端子数は増加する傾向にあり、入出力端子数
がチップサイズを律束し製造コストの増加を招くという
問題もある。さらに、遅延回路は、集積回路装置の中で
複数個使用される場合も少なくないので、このような選
択信号入力端子ｓｏ、ｓｔの増加という問題は、−層深
刻になっている。

本発明は、上述の点に鑑みて為されたものであって、少
ない遅延素子数で多（の遅延値を選択でき、しかも、少
ない一定本数の選択信号入力端子で、多数の遅延値を選
択でき、複数の遅延回路が集積回路装置に搭載された場
合でも入力端子数が増加しない遅延回路を提供すること
を目的とする。

［課題を解決するための手段］ 本発明では、上述の目的を達成するために、次のように
構成している。

すなわち、請求項第１項に記載の第１の発明は、集積回
路装置に搭載される遅延回路において、データ入力端子
とデータ出力端子との間に、縦列接続された複数段の部
分遅延回路と、集積回路装置の外部入力端子としてのク
ロック入力端子と、同じく集積回路装置の外部入力端子
としてのシリアル入力端子と、前記部分遅延回路に選択
信号を出力するシフトレジスタ回路とを備え、前記各部
分遅延回路は、遅延素子と、前段から入力されるデータ
を、前記選択信号に基づいて、対応する前記遅延素子を
介して、あるいは、該遅延素子を介することなく後段に
出力する選択回路とをそれぞれ有し、前記クロック入力
端子には、シフトクロックが入力され、前記シリアル入
力端子には、前記シフトクロックに応じて前記選択信号
がシリアルに入力され、前記シフトレジスタ回路は、前
記シリアル入力端子からの選択信号を前記部分遅延回路
にパラレルに出力するように構成している。

請求項第２項に記載の第２の発明は、集積回路装置に搭
載される遅延回路において、データ入力端子とデータ出
力端子との間に、縦列接続された第１．第２のインバー
タ回路と、前記第１．第２インバータ回路の間に接続さ
れた複数の部分可変容量回路と、集積回路装置の外部入
力端子としてのクロック入力端子と、同じく集積回路装
置の外部入力端子としてのシリアル入力端子と、前記部
分可変容量回路に選択信号を出力するシフトレジスタ回
路とを備え、前記各部分可変容量回路は、容量素子と、
咳容量素子を、前記選択信号に基づいて、前記第１．第
２インバータ回路の間に接続あるいは遮断するスイッチ
素子とをそれぞれ有し、前記クロック入力端子には、シ
フトクロックが入力され、前記シリアル入力端子には、
前記シフトクロックに応じて前記選択信号がシリアルに
入力され、前記シフトレジスタ回路は、前記シリアル入
力端子からの選択信号を前記部分可変容量回路にパラレ
ルに出力するように構成している。

［作用］ 上記第１の発明によれば、部分遅延回路を縦列接続し、
各部分遅延回路で選択された遅延素子の遅延値の総和に
相当する遅延値を得る構成としたので、従来例に比べて
遅延素子の数を低減できることになり、また、所望の遅
延値を選択するための選択信号を集積回路装置の外部入
力端子としてのシリアル入力端子からシリアルに入力し
、シフトレジスタ回路を介して選択回路に出力するよう
に構成しているので、従来例のように、選択信号の入力
端子数を増加させることなく、多数の遅延値を選択でき
ることになる。

上記第２の発明によれば、部分可変容量回路の各容量素
子の内、個別に選択された容量素子の容量値の総和が、
インバータ回路の出力端子に接続される構成としたので
、従来例に比べて遅延素子の数を低減できることになり
、また、所望の遅延値を選択するための選択信号を集積
回路装置の外部入力端子としてのシリアル入力端子から
シリアルに入力し、シフトレジスタ回路を介してスイッ
ヂ素子に出力するように構成しているので、従来例のよ
うに、選択信号の入力端子数を増加させることなく、多
数の遅延値を選択できることになる。

し実施例］ 以下、図面によって本発明の実施例について、詳細に説
明する。

第１図は、第１の発明の一実施例のブロック図であり、
上述の従来例と同様に、４種類の遅延素子を選択できる
場合を示しており、第５図の従来例に対応する部分には
、同一の参照符を付して説明を省略する。

この実施例の遅延回路は、データ入力端子ＤＩとデータ
出力端子Ｄｏとの間に、縦列接続された４段の部分遅延
回路５・・・と、集積回路装置１００の外部入力端子ど
してのクロック入力端子ＣＬＫと、同じ（集積回路装置
１００の外部入力端子としてのシリアル入力端子ＳＴと
、前記部分遅延回路５　・に選択信号を出力する４ビツ
トのシフトレジスタ回路４とを備えている。

各部分遅延回路５・・は、遅延値の異なる遅延素子２１
〜２４と、前段から入力されるデータを、シフトレジス
タ回路４からの１ビツトの選択信号に基づいて、前記遅
延素子２１〜２４を介して、あるいは、該遅延素子２１
〜２４を介することなく後段にそれぞれ出力する選択回
路６・・と、ＯＲ回路７・とをそれぞれ有している。

クロック入力端子ＣＬＫには、シフトク【Ｊツクが入力
され、シリアル入力端子ＳＴには、前記シフトクロック
に応じて前記選択信号かシリアルに入力される。

シフトレジスタ回路４は、シリアル入力端子ＳＩから入
力される４ビットの選択信号を、その出力端子ＥＯ〜Ｅ
３から部分遅延回路５・・の各選択回路６・・にパラレ
ルに出力する。

次に、この実施例の動作について説明する。

各選択回路６・の１ビットの選択信号は、集積回路装置
１００のシリアル入力端子からシフトクロックに同期し
てシリアルにシフトレジスタ回路４に取り込まれ、対応
する１１１力端子ＥＯ〜Ｅ３から出力される。この出力
端子ＥＯ〜Ｅ３から出力される選択信号は、対応する選
択回路６　に入力され、これによって、各選択回路６・
・は、入力データを、選択信号に基づいて、データ出力
端子ＤＯＤＩのいずれかに出力する。このとき、選択さ
れなかったデータ出力端子からは論理値「０」に対応し
た信号が出力される。したがって、各部分遅延回路５　
・のデータ入力からデータ出力の間に、選択信号に応じ
て遅延素子２１〜２４が挿入されたり、あるいは、挿入
されなかったりすることになる。

この部分遅延回路５・・が、データ入力端子ＤＩからデ
ータ出力端子ＤＯの間に縦列に接続され、各部分遅延回
路５　毎に選択信号によって遅延素子２１〜２４の挿入
・未挿入が選択されている。

したがって、回路全体として、選択された遅延素子に対
応する遅延値の総和に対応する遅延値が、データ入力端
子Ｉ）Ｉからデータ出力端子ＤＯの間のデータ経路に挿
入されることになる。

このように、４個の遅延素子２１〜２４が、それぞれ独
立に選択され、その遅延値の総和の遅延値が設定される
ので、４個の遅延素子２１〜２４の場合に、２’＝１６
通りの遅延値が選択できることになる。

一般に、本発明によれば、Ｎ個の遅延素子に対しては、
２Ｎ通りの遅延値が選択可能である。

また、各遅延値を、基準となる遅延値に対して２１に比
例■、て設定することにより、例えば、基準の遅延値を
Ｉｎｓ　とすると、Ｉｎｓ、２ｎｓ、４ｎｓ、８ｎｓに
設定することにより、最も多くの遅延値を選択できるこ
とになる。

なお、上述の実施例では、４個の遅延素子２１〜２４の
内の１個を選択する場合について述ベノこけれども、遅
延素子の個数は、何個でもよく、遅延素子の数が増す程
、本発明の効果が顕著となる。

第２図は、本発明の他の実施例の回路図であり、第１図
の実施例に対応する部分には、同一の参照符を付す。

上述の実施例では、集積回路装置１００には、遅延回路
が１つ搭載されていたにの対して、この実施例では、集
積回路装置１００に、遅延回路を複数（ｎ）個搭載して
いる。

この実施例では、隣接する遅延回路のシフトレジスタ回
路４．〜４ｎのシリアル入力端子Ｓｌとシリアル出力端
子ＳＯとをそれぞれ接続し、各シフトレジスタ回路４．
〜４ｎのクロック入力端子を共通に接続しており、これ
により、総ての遅延回路のシフトレジスタ回路４．〜４
ｎが、全体として１つのシフトレジスタ回路を構成して
いる。

したがって、ｎ個の遅延回路のそれぞれの遅延素子を選
択するための選択信号は、１個のシリアル入力端子ＳＩ
から共通に入力することが可能である。

その他の構成は、上述の実施例と同様である。

第３図は、第２の発明の一実施例のブロック図であり、
上述の従来例と同様に、４種類の遅延素子を選択できる
場合を示しており、第５図の従来例に対応する部分には
、同一の参照符を付して説明を省略する。

この実施例の遅延回路は、データ出力端子ＤＩとデータ
出力端子ＤＯとの間に、縦列接続された第１．第２のイ
ンバータ回路８，９と、前記第１第２インバータ回路８
．９の間に接続された複数の部分可変容量回路１０・と
、集積回路装置１００の外部入力端子としてのクロック
入力端子ＣＬＫと、同じく集積回路装置１００の外部入
力端子としてのシリアル入力端子ＳＩと、前記部分可変
容量回路ｌＯ・・・に選択信号を出力する４ビツトのシ
フトレジスタ回路４とを備えている。

前記各部分可変容量回路１０・・・は、相異なる容量値
を有する容量素子１１〜１４と、該容量素子１１〜１４
を、シフトレジスタ回路４からの前記選択信号に基づい
て、前記第１．第２インバータ回路８．９の間に接続あ
るいは遮断するスイッチ素子１５・・・とをそれぞれ有
している。

クロック入力端子ＣＬＫには、シフトクロックが入力さ
れ、前記シリアル人ツノ端子ＳＩには、前記シフトクロ
ックに応じて前記選択信号がシリアルに入力される。

シフトレジスタ回路４は、前記シリアル入力端子Ｓｌか
らの４ビツトの選択信号を部分可変容量回路１０　・の
各スイッチ素子１５・・・の制御端子にパラレルに出力
する。

次に、この実施例の動作を説明する。

各部分可変容量回路１０・・・の各スイッチ素子１５・
を制御する選択信号は、集積回路装置１００のシリアル
入力端子ＳＩからシフトクロックに同期してシリアルに
シフトレジスタ回路４に取り込まれ、対応する出力端子
ＥＯ〜Ｅ３から出ツノされる。

この出力端子ＥＯ−Ｅ３から出力される選択信号は、対
応するスイッチ素子１５・に与えられ、これによって、
各容量素子１１〜１４を、第１インバータ回路８の出力
負荷容量として付加するか否かが選択されることになる
。

したかって、第１インバータ回路８には、選択信号によ
り選択された容量素子１１〜１４の容量値の総和に対応
した負荷容量が接続され、結果として、第１インバータ
回路８は、付加された容量値に応じた遅延値を有するこ
とになる。これは、一般に同一のインバータの場合、そ
の出力端子に接続されている負荷容量値に対応した遅延
時間を有することによる。これによって、データ入力端
子ＤＩとデータ出力端子ＤＯとの間に、シリアルに入力
された選択信号に対応した遅延値が挿入されることにな
る。

このように、４個の容量素子１１〜１４が、各々独立に
選択され、その容量値の総和に対応した遅延値が設定さ
れるので、４個の容量素子ＩＩ〜１４の場合で、２’＝
１６通りの遅延値が選択できる。

一般に、本発明によれば、Ｎ個の容量素子に対しては、
２７通りの遅延値が選択可能である。

また、上述の実施例と同様に、各容量素子に対応する遅
延値を、基準となる遅延値に対して２Ｎに比例して設定
することにより、最も多くの遅延値を選択できることに
なる。

なお、上述の実施例では、４個の容量素子ＩＩ〜１４の
内の１個を選択する場合について述べたけれども、容量
素子の個数は、何個でもよく、容量素子の数が増す程、
本発明の効果が顕著とノｕｆｆる。

第４図は、本発明の他の実施例の回路図であり、第３図
の実施例に対応する部分には、同一の参照符をイτ］ず
。

」二連の実施例では、集積回路装置１００には、遅延回
路が１つ搭載されていたにの対して、この実施例では、
集積回路装置１００に、遅延回路を複数（ｎ）個搭載し
ている。

この実施例では、隣接する遅延回路のシフトレジスタ回
路４．〜４ｎのシリアル入力端子ＳＩとシリアル出力端
子Ｓｏとをそれぞれ接続し、各シフトレジスタ回路４、
〜４ｎのクロック入力端子を共通に接続しており、これ
により、総ての遅延回路のノフトレジスタ回路４．〜４
ｎが、全体として１つのシフトレジスタ回路を構成して
いる。

したがって、ｎ個の遅延回路のそれぞれの容量素子を選
択するための選択信号は、１個の７リアル入力端子Ｓｔ
から共通に入力することが可能である。

その他の構成は、第３図の実施例と同様である。

［発明の効果］ 以上の上うに本発明によれば、独立に選択された遅延素
子の遅延値あるいは容量素子の容量値の総和に相当する
遅延値を得られるように構成したので、従来よりも少な
い遅延素子あるいは容量素子で多くの遅延値を選択でき
ることになる。

また、遅延素子あるいは容量素子を選択するための選択
信号をシリアルに入力するように構成したので、選択す
べき遅延素子あるいは容量素子の数に対して選択用の外
部入力端子数は、常にシリアル入力端子とクロック人ノ
コ端子の２木でよく、集積回路装置の入出力端子数を抑
制することが可能となる。

また、複数の遅延回路を集積回路装置に搭載した場合に
も選択用の入力端子数は、２本で済むことになり、集積
回路装置の入出力端子数を抑制することか同様に可能と
なる９、 したがって、製造後に遅延時間の調整が可能で、かつ、
製造コストの増加を抑えノこ集積回路装置を得ることが
できるという優れた効果を奏することができることにな
る。

【図面の簡単な説明】

第１図は第１の発明の一実施例のブロック図、第２図は
他の実施例のブロック図、第３図は第２の発明のブロッ
ク図、第４図は他の実施例のブロック図、第５図は従来
例のブロック図である。 ４．４．〜４ｎ　・・シフトレジスタ回路、５・・・部
分遅延回路、６，６．〜６ｎ　選択回路、２１〜２４２
１、〜２１ｎ　　２２　〜２２ｎ　　２３　〜２３ｎ　
２４Ｉ〜２４ｎ・遅延素子、８．９．８　、〜８ｎ　、
９　、〜９ｎ　インバータ回路、１０．１０．−１０ｎ
　一部分可変容量回路、１１〜］　４，１１　、〜Ｉ　
Ｉｎ　、１２１〜１２０．１３１〜１３ｎ、１４．〜１
４ｎ容量素子、１５．１５．〜１５ｎ・・・スイッチ素
子、１００　集積回路装置、Ｄ　Ｉ　、Ｄ　Ｉ　、〜Ｄ
　Ｉ　ｎ　　データ入力端子、Ｄ　Ｏ、Ｄ　Ｏｌ−Ｄ　
Ｏｎ　　データ出ツノ端了、Ｓｔ　　ノリアル入力端子
、ＣＬＫ　　クロｙり入力端子。

Claims (1)

【特許請求の範囲】
1. （１）集積回路装置に搭載される遅延回路において、 データ入力端子とデータ出力端子との間に、縦列接続さ
   れた複数段の部分遅延回路と、集積回路装置の外部入力
   端子としてのクロック入力端子と、同じく集積回路装置
   の外部入力端子としてのシリアル入力端子と、前記部分
   遅延回路に選択信号を出力するシフトレジスタ回路とを
   備え、 前記各部分遅延回路は、遅延素子と、前段から入力され
   るデータを、前記選択信号に基づいて、対応する前記遅
   延素子を介して、あるいは、該遅延素子を介することな
   く後段に出力する選択回路とをそれぞれ有し、 前記クロック入力端子には、シフトクロックが入力され
   、 前記シリアル入力端子には、前記シフトクロックに応じ
   て前記選択信号がシリアルに入力され、前記シフトレジ
   スタ回路は、前記シリアル入力端子からの選択信号を前
   記部分遅延回路にパラレルに出力するものであることを
   特徴とする集積回路装置における遅延回路。（２）集積
   回路装置に搭載される遅延回路において、 データ入力端子とデータ出力端子との間に、縦列接続さ
   れた第１，第２のインバータ回路と、前記第１，第２イ
   ンバータ回路の間に接続された複数の部分可変容量回路
   と、集積回路装置の外部入力端子としてのクロック入力
   端子と、同じく集積回路装置の外部入力端子としてのシ
   リアル入力端子と、前記部分可変容量回路に選択信号を
   出力するシフトレジスタ回路とを備え、 前記各部分可変容量回路は、容量素子と、該容量素子を
   、前記選択信号に基づいて、前記第１，第２インバータ
   回路の間に接続あるいは遮断するスイッチ素子とをそれ
   ぞれ有し、前記クロック入力端子には、シフトクロック
   が入力され、 前記シリアル入力端子には、前記シフトクロックに応じ
   て前記選択信号がシリアルに入力され、前記シフトレジ
   スタ回路は、前記シリアル入力端子からの選択信号を前
   記部分可変容量回路にパラレルに出力するものであるこ
   とを特徴とする集積回路装置における遅延回路。