CN115328268B - 一种基于fpga的高分辨率数字pwm信号调制方法及系统 - Google Patents

一种基于fpga的高分辨率数字pwm信号调制方法及系统 Download PDF

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Abstract

本发明公开了一种基于FPGA的高分辨率数字PWM信号调制方法及系统，包括基准PWM信号产生单元、PWM信号移相处理单元、移相PWM信号逻辑处理单元，该方法巧妙使用FPGA内部PLL的移相及时钟边沿触发功能，使用n个移相时钟，在不改变FPGA芯片性能的条件下，将PWM脉冲宽度分辨率提高至FPGA工作时钟周期的2n倍。本发明产生的PWM信号调节线性度极好，易扩展，具有较强的通用性，特别适用于高频、高输入电压、低输出电压、高实时性控制的场合，可以使用低成本FPGA实现电子电子功率变换器高精度控制，具有极高的实用价值。

Description

一种基于FPGA的高分辨率数字PWM信号调制方法及系统
技术领域
本发明涉及电力电子技术领域，具体涉及一种基于FPGA（Field ProgrammableGate Array，现场可编程门阵列）的高分辨率数字PWM（Pulse Width Modulation,脉冲宽度调制）信号调制方法。
背景技术
电力电子功率变换器的高频化有利于减小装置的体积，提高装置整体功率密度。数字控制技术由于其高效，可靠，控制灵活的优点，已广泛应用于高频电力电子功率变换器中。在电力电子功率变换器的高频数字控制中，开关器件的PWM精度决定了电力电子变换装置的电压调节精度和控制稳定性，更高精度的PWM发波可以保证输出电压的控制精度，避免极限环振荡，改善高频电力电子功率变换器的性能。
目前在高频电力电子变换器中用于提高PWM脉宽精度的数字调制方法主要实现方式为两种：一是利用DSP（Digital Signal Processing，数字信号处理）的HRPWM(High-Resolution Pulse Width Modulator，高分辨率脉宽调制器)外设提供高分辨率的PWM信号，但DSP的专用PWM接口数量较少，在模块化系统应用中模块之间的PWM也较难保持同步，而且随着开关频率的提高，DSP中断周期时间会变短，控制程序的处理时间往往不够，这极大限制了其应用在高性能，高实时性要求的场合。二是FPGA，由于其具有以下特点：（１）利用硬件实现并行处理，运算速度快，运算能力强（２）硬件可编程，易于移植，扩展性强（３）接口配置灵活。使得FPGA在数字控制中具有明显优势，尤其适合应用在大功率多模块高频电力电子变换器中。
目前FPGA用于产生PWM信号的方法主要是计数器比较法。即通过内部时钟信号建立相应的载波计数器，通过调制信号与载波计数器进行比较产生期望的PWM信号，但是这种方法调制得到的PWM脉冲精度最小为时钟信号的周期。目前一些低成本，高性价比的FPGA最大可运行的时钟频率一般要小于200MHz,即脉冲宽度单步调节精度只能达到5ns。即使一些昂贵的高性能FPGA，其最大可运行的时钟频率一般也要小于1GHz，单步脉冲调节精度也只能达到1ns,性价比极低，难以进一步提高PWM信号的输出精度。在更高开关频率，更高直流母线电压，更低输出电压的电力电子变换器中，无法满足输出精度要求。
发明内容
针对现有技术的上述问题，为了实现高分辨率PWM信号发波，本发明提供了一种基于FPGA的高分辨率数字PWM信号调制方法，在不改变FPGA时钟频率的条件下，构造多路移相PWM信号，实现了高分辨率PWM信号发波，提高了电力电子变换器输出电压控制精度，避免了极限环振荡问题，所述方法易于扩展，满足实际应用需求。
为实现上述目的，本发明的技术方案如下：
一种基于FPGA的高分辨率数字PWM信号调制方法，包括如下步骤：
步骤一、利用FPGA内部锁相环产生n路同频的移相时钟信号；
步骤二、选择移相时钟信号中相角为0度的时钟信号
Figure 100002_DEST_PATH_IMAGE001
作为基准时钟，用所述的基准时钟产生周期为T的载波计数器；
步骤三、将调制波数值记为M，M为大于等于0的自然数，如果M小于2n，用于与基准时钟下产生的载波计数信号进行比较的调制波数值为M，否则用于比较的调制波数值为M-2n，将用于比较的调制波数值记为M0，当载波计数器的计数值大于M0时，PWM输出为低电平，否则输出为高电平，以此生成基准PWM信号；
步骤四、对于n路同频的移相时钟信号
Figure 529409DEST_PATH_IMAGE001
、
Figure 924618DEST_PATH_IMAGE002
…
Figure DEST_PATH_IMAGE003
，使用移相时钟信号的上升沿触发功能，通过DQ触发器将基准PWM信号，分别移相0°，
Figure 863624DEST_PATH_IMAGE004
…
Figure DEST_PATH_IMAGE005
，生成n路PWM信号，记为
Figure 873037DEST_PATH_IMAGE006
，
Figure DEST_PATH_IMAGE007
…
Figure 77754DEST_PATH_IMAGE008
，使用移相时钟信号的下降沿触发功能，通过DQ触发器将基准PWM信号，分别移相180°，
Figure DEST_PATH_IMAGE009
…
Figure 463604DEST_PATH_IMAGE010
，生成n路PWM信号，记为
Figure DEST_PATH_IMAGE011
，
Figure 70166DEST_PATH_IMAGE012
…
Figure DEST_PATH_IMAGE013
，共计生成2n路PWM信号；
步骤五、判断M和2n的关系，利用所述的2n个PWM脉冲信号，通过逻辑处理功能生成高分辨率PWM信号：
5.1）判断M是否小于2n，并计算M0/2n的余数，记为R，R为0至2n-1的自然数；若M<2n，根据R，通过多路选择器选择
Figure 250481DEST_PATH_IMAGE006
及对应的移相角为
Figure 942493DEST_PATH_IMAGE014
的
Figure DEST_PATH_IMAGE015
信号，将
Figure 866456DEST_PATH_IMAGE006
与
Figure 327524DEST_PATH_IMAGE015
进行异或逻辑运算后再与
Figure 757368DEST_PATH_IMAGE006
进行与逻辑运算，得到高分辨率PWM输出信号；
5.2）若M≥2n，根据R，通过多路选择器选择
Figure 185945DEST_PATH_IMAGE006
及对应的移相角为
Figure 461068DEST_PATH_IMAGE014
的
Figure DEST_PATH_IMAGE017
信号，将
Figure 229173DEST_PATH_IMAGE006
与
Figure 502022DEST_PATH_IMAGE015
进行或逻辑运算，得到高分辨率PWM输出信号。
进一步的改进，所述步骤一如下所示：
利用FPGA内部锁相环生成n个频率为fCLK，相位依次交错滞后
Figure 230944DEST_PATH_IMAGE018
的同频移相时钟信号。
进一步的改进，所述步骤二如下所示：
步骤二、选择移相角为0度的移相时钟信号
Figure DEST_PATH_IMAGE019
作为基准时钟，利用基准时钟的上升沿产生周期为T的载波计数器；载波计数器在基准时钟频率下从0开始计数，每个基准时钟周期载波计数器加2n，直至计数值达到((T/fCLK)-1)*2n，载波计数器置位为0，开始重复下一周期的计数。
进一步的改进，n为FPGA内部锁相环可支持的数量。
一种基于FPGA的高分辨率数字PWM信号调制系统，所述系统用于实施上述基于FPGA的高分辨率数字PWM信号调制方法；所述系统包括基准PWM信号产生单元、PWM信号移相处理单元和移相PWM信号逻辑处理单元；
基准PWM信号产生单元，用于生成基准PWM信号；
PWM信号移相处理单元，用于将所述的基准PWM信号进行移相处理，产生2n路移相PWM信号；
移相PWM信号逻辑处理单元，用于将所述的2n路移相PWM信号生成高分辨率PWM输出信号。
综上所述，本发明所构思的技术方案，与现有技术相比，具有以下优点：
本发明提供的一种基于FPGA的高分辨率数字PWM信号调制方法，首先利用FPGA芯片内部PLL产生n路同频的移相时钟，利用产生的基准时钟构造数字载波，然后与调制波比较，生成基准PWM信号，在n路同频移相时钟的作用下，利用时钟的上升沿和下降沿触发功能，产生2n路移相PWM信号
Figure 496709DEST_PATH_IMAGE006
，
Figure 932370DEST_PATH_IMAGE007
…
Figure 704017DEST_PATH_IMAGE013
，通过多路选择器，选择相应移相PWM信号进行逻辑处理，从而产生高分辨率PWM信号；该方法巧妙使用FPGA内部PLL的移相及时钟边沿触发功能，使用n个移相时钟，在不改变FPGA芯片性能的条件下，将PWM脉冲宽度分辨率提高至FPGA工作时钟周期的2n倍，且由于FPGA内部PLL移相精度高，移相PWM信号产生及逻辑处理路径一致，不同移相PWM信号由于逻辑处理延迟导致的偏差也一致，故该方法产生的PWM信号调节线性度极好；该方法特别适用于高频、高输入电压、低输出电压、高实时性控制的场合，可以使用低成本FPGA实现电子电子功率变换器高精度控制，具有较强的通用性及极高的实用价值。
附图说明
图1为本发明PWM信号调制方法的控制结构原理框图。
图2为基准PWM信号产生单元的控制结构原理框图。
图3为PWM信号移相处理单元的控制结构原理框图。
图4为移相PWM信号逻辑处理单元的控制结构原理框图。
图5为本发明实施实例方法产生高分辨率PWM信号的波形示意图。
图6为低压DC/DC电源采样常规PWM调制方法输出1V时的实测波形。
图7为低压DC/DC电源采样本发明实施例提供的基于FPGA的高分辨率数字PWM信号调制方法输出1V时的实测波形。
具体实施方式
为了更清晰的描述本发明方法的技术方案及优点，下面结合附图及实施例对本发明的技术方案及其工作原理进行更为详细的说明。
如图1所示，一种基于FPGA的高分辨率数字PWM信号调制方法，包括由FPGA内部PLL产生的相位依次交错滞后
Figure 841606DEST_PATH_IMAGE018
的n路时钟信号，基准PWM信号产生单元，PWM信号移相处理单元，移相PWM信号逻辑处理单元；其中图2为基准PWM信号产生单元，图3为PWM信号移相处理单元，图4为移相PWM信号逻辑处理单元，图5为高分辨率PWM信号产生方法的波形图，具体实施步骤如下：
（1）利用FPGA内部锁相环生成n个频率为
Figure 661794DEST_PATH_IMAGE020
，相位依次交错滞后
Figure 14278DEST_PATH_IMAGE018
的同频时钟信号，如图1及图5所示。
（2）选择移相角为0度的时钟信号
Figure 143777DEST_PATH_IMAGE019
作为基准时钟，利用基准时钟的上升沿产生周期为T的载波计数器。载波计数器在基准时钟频率下从0开始计数，每个基准时钟周期计数器加2n，直至计数值达到((T/fCLK)-1)*2n，载波计数器置位为0，开始重复下一周期的计数，如图1及图5所示。
（3）将调制波数值记为M（M为大于等于0的自然数），如果M小于2n，用于与基准时钟下产生的载波计数信号进行比较的调制波数值为M，否则用于比较的调制波数值为M-2n，将用于比较的调制波数值记为M0，当载波计数器数值大于M0时，PWM输出为低电平，否则输出为高电平，以此生成基准PWM信号，如图1、图2及图5所示。
（4）利用步骤（1）中生成的移相时钟
Figure DEST_PATH_IMAGE021
，
Figure 519395DEST_PATH_IMAGE022
…
Figure DEST_PATH_IMAGE023
，使用移相时钟的上升沿触发功能，通过DQ触发器将步骤（3）中生成的基准PWM信号分别移相0°，
Figure 126962DEST_PATH_IMAGE018
…
Figure 724166DEST_PATH_IMAGE005
，生成n路PWM信号，记为
Figure 962249DEST_PATH_IMAGE006
，
Figure 949797DEST_PATH_IMAGE007
…
Figure 174105DEST_PATH_IMAGE008
，使用移相时钟的下降沿触发功能，通过DQ触发器将步骤（3）中生成的基准PWM信号分别移相180°，
Figure 422552DEST_PATH_IMAGE009
…
Figure 644586DEST_PATH_IMAGE010
，生成n路PWM信号，记为
Figure 181747DEST_PATH_IMAGE011
，
Figure 396696DEST_PATH_IMAGE012
…
Figure 515962DEST_PATH_IMAGE013
，共计生成2n路PWM信号，如图1、图3及图5所示。
（5）判断M是否小于2n，并计算M0/2n的余数，记为R，若M<2n，根据R，通过多路选择器选择
Figure 892586DEST_PATH_IMAGE006
及对应的移相角为
Figure 792409DEST_PATH_IMAGE014
的
Figure 296202DEST_PATH_IMAGE015
信号，将
Figure 597871DEST_PATH_IMAGE006
与
Figure DEST_PATH_IMAGE017A
进行异或逻辑运算后再与
Figure 83079DEST_PATH_IMAGE006
进行与逻辑运算，得到高分辨率PWM输出信号，如图1、图4及图5所示。其中R为0至2n-1的自然数。
（6）若M≥2n，根据R，通过多路选择器选择
Figure 657148DEST_PATH_IMAGE006
及对应的移相角为
Figure 26950DEST_PATH_IMAGE014
的
Figure 855228DEST_PATH_IMAGE015
信号，将
Figure 839234DEST_PATH_IMAGE006
与
Figure 448070DEST_PATH_IMAGE015
进行或逻辑运算，得到高分辨率PWM输出信号，如图1、图4及图5所示。
该方法巧妙使用FPGA内部PLL的移相及时钟边沿触发功能，使用n个移相时钟，在不改变FPGA芯片性能的条件下，将PWM脉冲宽度分辨率提高至FPGA工作时钟周期的2n倍，且由于FPGA内部PLL移相精度高，移相PWM信号产生及逻辑处理路径一致，不同移相PWM信号由于逻辑处理延迟导致的偏差也一致，故该方法产生的PWM信号调节线性度极好；该方法特别适用于高频、高输入电压、低输出电压、高实时性控制的场合，可以使用低成本FPGA实现数字电源高精度控制，具有极高的实用价值。
在该实施例中，移相时钟数量n可根据实际选用的FPGA内部PLL可支持的数量进行扩展，在本实施例中选用cyclone IV系列的EP4CE10，2个PLL，共支持10路不同频率相位的时钟，单路时钟工作频率200MHz，周期5ns。将其按照实施例中的方法配置后，通过多路移相PWM信号，最终产生的PWM信号精度相比于常规方法提高了20倍，即脉冲宽度分辨率达到了250ps。以输入48V，输出1V的低压DC/DC电源为例，图6是常规方法产生的PWM信号得到的输出电压波形，图7是采用本发明所提供的方法得到的输出电压波形。通过对比证明，采用本发明方法所生成的PWM信号进行控制，输出电压抖动更小，控制精度更高。在多模块电力电子变换器应用中，只需要将本发明方法的PWM信号生成模块例化调用，即可实现扩展应用。
以上所述仅是本发明的优选实施方式，应当指出，任何熟悉本领域的技术人员，在本发明技术方案的基础上，均可利用上述方法对本发明的技术方案进行多种形式的变动，或修改为等效实施例。所以，凡是未超出本发明技术方案的范围，根据本发明技术方法所作的简易变动或等效变化，均属于本发明方法的保护范围内。

Claims (5)

1.一种基于FPGA的高分辨率数字PWM信号调制方法，其特征在于，包括如下步骤：
步骤一、利用FPGA内部锁相环产生n路同频的移相时钟信号；
步骤二、选择移相时钟信号中相角为0度的时钟信号
Figure DEST_PATH_IMAGE001
作为基准时钟，用所述的基准时钟产生周期为T的载波计数器；
步骤三、将调制波数值记为M，M为大于等于0的自然数，如果M小于2n，用于与基准时钟下产生的载波计数信号进行比较的调制波数值为M，否则用于比较的调制波数值为M-2n，将用于比较的调制波数值记为M0，当载波计数器的计数值大于M0时，PWM输出为低电平，否则输出为高电平，以此生成基准PWM信号；
步骤四、对于n路同频的移相时钟信号
Figure 29125DEST_PATH_IMAGE001
、
Figure 759315DEST_PATH_IMAGE002
…
Figure 539052DEST_PATH_IMAGE003
，使用移相时钟信号的上升沿触发功能，通过DQ触发器将基准PWM信号，分别移相0°，
Figure 996578DEST_PATH_IMAGE004
…
Figure 810951DEST_PATH_IMAGE005
，生成n路PWM信号，记为
Figure 944998DEST_PATH_IMAGE006
，
Figure 212031DEST_PATH_IMAGE007
…
Figure 473248DEST_PATH_IMAGE008
，使用移相时钟信号的下降沿触发功能，通过DQ触发器将基准PWM信号，分别移相180°，
Figure 142127DEST_PATH_IMAGE009
…
Figure 948540DEST_PATH_IMAGE010
，生成n路PWM信号，记为
Figure DEST_PATH_IMAGE012_7A
，
Figure 76771DEST_PATH_IMAGE013
…
Figure 813782DEST_PATH_IMAGE014
，共计生成2n路PWM信号；
步骤五、判断M和2n的关系，利用所述的2n个PWM脉冲信号，通过逻辑处理功能生成高分辨率PWM信号：
5.1）判断M是否小于2n，并计算M0/2n的余数，记为R，R为0至2n-1的自然数；若M<2n，根据R，通过多路选择器选择
Figure 399485DEST_PATH_IMAGE006
及对应的移相角为
Figure 829329DEST_PATH_IMAGE015
的
Figure 884004DEST_PATH_IMAGE016
信号，将
Figure 159127DEST_PATH_IMAGE006
与
Figure 864915DEST_PATH_IMAGE016
进行异或逻辑运算后再与
Figure 159127DEST_PATH_IMAGE006
进行与逻辑运算，得到高分辨率PWM输出信号；
5.2）若M≥2n，根据R，通过多路选择器选择
Figure 200081DEST_PATH_IMAGE006
及对应的移相角为
Figure 240588DEST_PATH_IMAGE015
的
Figure 319402DEST_PATH_IMAGE016
信号，将
Figure 879696DEST_PATH_IMAGE006
与
Figure 651343DEST_PATH_IMAGE016
进行或逻辑运算，得到高分辨率PWM输出信号。
2.如权利要求1所述的基于FPGA的高分辨率数字PWM信号调制方法，其特征在于，所述步骤一如下所示：
利用FPGA内部锁相环生成n个频率为fCLK，相位依次交错滞后
Figure 415031DEST_PATH_IMAGE004
的同频移相时钟信号。
3.如权利要求1所述的基于FPGA的高分辨率数字PWM信号调制方法，其特征在于，所述步骤二如下所示：
步骤二、选择移相角为0度的移相时钟信号
Figure 359853DEST_PATH_IMAGE001
作为基准时钟，利用基准时钟的上升沿产生周期为T的载波计数器；载波计数器在基准时钟频率下从0开始计数，每个基准时钟周期载波计数器加2n，直至计数值达到((T/fCLK)-1)*2n，载波计数器置位为0，开始重复下一周期的计数。
4.如权利要求1所述的基于FPGA的高分辨率数字PWM信号调制方法，其特征在于，n为FPGA内部锁相环可支持的数量。
5.一种基于FPGA的高分辨率数字PWM信号调制系统，其特征在于，所述系统用于实施权利要求1-4任一所述基于FPGA的高分辨率数字PWM信号调制方法；所述系统包括基准PWM信号产生单元、PWM信号移相处理单元和移相PWM信号逻辑处理单元；
基准PWM信号产生单元，用于生成基准PWM信号；
PWM信号移相处理单元，用于将所述的基准PWM信号进行移相处理，产生2n路移相PWM信号；
移相PWM信号逻辑处理单元，用于将所述的2n路移相PWM信号生成高分辨率PWM输出信号。
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