JP3620310B2 - パルス発生装置および画像記録装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、制御されたパルス幅のパルス信号を発生させるパルス発生装置および、そのパルス発生装置を採用し画像記録媒体上に画像を記録する画像記録装置に関する。
【０００２】
【従来の技術】
高品質の階調画像を記録するには、所定の位置に所定の露光量のドットを正確に形成する必要がある。更に複数のドットを一つのハーフトーンセルとして扱うことにより、階調数を増やしてムラの無い美しい画像を記録することができる。
【０００３】
多数の発光点を記録領域の幅方向に並べた光源を用いる画像記録装置では、パルス発光を画像に応じて適切に繰り返して画像を記録する方式であるので、露光量の制御因子は、
１． パルス数
２． パルス幅
３． パルス発光強度
の３種類であり、従来、このような画像記録装置は、この３種類の制御因子を使って階調表現と露光量安定化を行って来た。
【０００４】
例えばパルス数を制御因子として採用すると、所定面積当たりに照射される光パルスの回数を増減させることになる。ここで、所定の面積とは、通常、走査線の幅を一辺の長さとする正方形を１ドットと定義し、この１ドットの面積を指すことが多い。例えば、１ドット分だけビーム照射位置が移動する間に４回、光パルスを発生できるように設計されたシステムでは、露光量を４段階に調整することができる。
【０００５】
また、パルス幅を制御因子として採用すると、光パルスの幅を増減させることになり、実際には電気回路の駆動パルスの幅を調整することになる。例えば、光パルスの幅を４段階に増減できるよう設計されたシステムでは、露光量を４段階に調整することができる。
また、パルス発光強度を制御因子として採用すると、光パルスの強度を増減させることになり、回路の駆動パルスの電流振幅または電圧振幅を調整する。光パルスの強度を４段階に増減できるよう設計されたシステムでは、露光量を４段階に調整することができる。
多数の発光点を記録領域の幅方向に並べた光源を有する画像記録装置の一例として、ＬＥＤプリントヘッドを用いたプリンタ（以下、「ＬＥＤプリンタ」と称する）を取り上げて説明する。現在主流となっているのは解像度が６００ｓｐｉ（Ｓｃａｎ Ｐｅｒ Ｉｎｃｈ）の装置であり、プロセス速度を１２０ｍｍ／ｓｅｃ、主走査幅を３００ｍｍ（発光素子数は約７０００個）とすると、駆動ＬＳＩの制約から、各制御因子は、パルス数が２段階程度、パルス幅が１６段階程度、パルス発光強度が１６段階程度に調整を行うものが多い。このように各制御因子の制御ステップが少ないのは、同時に多数の発光点をパルス発光させるためであり、変調データ転送用のシフトレジスタやラッチ手段、露光量を制御するための電流または電圧制御回路やパルス幅制御回路が、少なくとも一度に点灯させる発光素子の数と同じ数だけ必要になり、回路の面積、即ち駆動ＬＳＩのチップ面積や、消費電力の面から制約を受けるためである。
【０００６】
次に、これらの制御因子を用いて露光量を安定させながら階調表現を行う一例をあげると、パルス数制御により２階調、パルス幅制御により１６階調、ハーフトーンセルのサイズを４ドット（縦横２ドットずつ）とすると、表現できる階調の数は２×１６×４＝１２８階調となり、露光量安定化は残った制御因子（パルス発光強度の１６段階）により行うことになる。通常ＬＥＤプリントヘッドでは発光量バラツキが±２０％程度は発生するので、パルス発光強度の、１６段階存在する調整範囲をうまく設定したとしても、パルス発光強度を調整する１段階は２．５％であり、粗い調整しかできない。
【０００７】
こうした階調表現数や露光量安定化精度の不足を改善するためには、３つの制御因子の調整を細かく行う必要があるが、夫々の制御因子には、それぞれ
（１）パルス数では、変調データの転送に時間が掛かり、変調データの転送回路を高速化しなければならない。そのためには、駆動ＬＳＩを高速化する必要がありＬＳＩ製造プロセスを高速に対応したものに変えなければならず、大きなコストアップを迫られる。
【０００８】
（２）パルス発光強度では、駆動電流または駆動電圧を制御するためのＤ／Ａコンバータの分解能を上げる必要があり、駆動ＬＳＩの面積および消費電力の大半を占めているアナログ回路を更に大きくする必要がある。
【０００９】
（３）パルス幅では、パルス幅を制御するカウンタ回路を高速化しなければならない。そのためには、駆動ＬＳＩの製造プロセスを高速に対応したものに変える必要があり、大きなコストアップを迫られる。また、クロック周期よりも細かな遅延量を持つ遅延素子を、カウンタ回路と組み合せて用い、高速クロックを使わずにパルス幅を細かく制御する方法も幾つか提案されているが、何れの方法にも問題点があり利用できない。
といった事情があり、制御ステップを細かくすることは容易ではない。
【００１０】
次に、従来から提案されている、高速クロックを使わずに遅延素子によりパルス幅を細かく制御する方法（上記（３））について、その問題点を詳しく述べる。
【００１１】
こうした高分解能パルス幅制御方法は、例えば特開平１−１３８８０９号公報、特開平４−２２３６６７号公報号公報、特開平５−０９１２７４、特開平５−０９６７８０号公報、特開平８−１４６３２８号公報に詳しく提案されている。
【００１２】
これらは大きく２つに分類でき、その第１（特開平１−１３８８０９号公報、特開平４−２２３６６７号公報、特開平５−０９１２７４号公報、特開平８−１４６３２８は号公報参照）は、比較的低周波数のクロックをカウンタでカウントしてパルスを発生させ、これを遅延時間可変型の遅延手段で所望の時間だけ遅延させた後に元のパルスと論理和あるいは論理積をとるという構成であり、この方式のパルス幅制御分解能は遅延手段の遅延時間制御ステップで決まる。
【００１３】
例えばパルス幅制御信号の上位４ビットが示す数だけ２０ＭＨｚのクロックをカウントしてパルスを発生させ、下位４ビットが示す時間だけこのパルスを遅延させて、最後に両者の論理和をとる場合を考えると、遅延手段の制御ステップが約３．１ｎｓになるよう構成する。こうすれば、３２０ＭＨｚ（周期＝約３．１ｎｓ）のクロックをカウントして作るパルスと同等のパルス幅制御を行うことができる。
【００１４】
ここで用いる遅延手段には、パルス幅制御信号の桁上がり時（例えば１６進数で５Ｆと６０）の直線性を確保するために、遅延時間の制御ステップを正確に３．１ｎｓする必要がある。例えば制御ステップが３．１ｎｓから３．２ｎｓに変化すると、５０乃至５Ｆ、６０乃至６Ｆ等の各ステップは３．２ｎｓで一定だが、５Ｆと６０、６Ｆと７０等の間では２．０ｎｓとなってしまい、直線性が失われる。この欠点を補うため、この方式では、通常、遅延手段に高価な高精度素子が使われる。また、この制御回路をＬＳＩ化する場合にも、ＬＳＩ内部では高精度の遅延素子が作れないので、高価な高精度素子を外付けにして使う必要がある。
【００１５】
さて、この方式を、多数の発光点を記録領域の幅方向に並べた光源を有する画像記録装置に適用することを考えると、少なくとも同時に点灯させる発光素子の数と同じ数だけ高精度の遅延素子が必要になる。しかも、それらの高精度の遅延素子を駆動ＬＳＩの外部に付けなければならず、この方法では駆動回路を構成することは現実的には不可能である。 次に、高分解能パルス幅制御方法の第２（特開平５−０９６７８０号公報参照）について説明する。これは、比較的低周波数のクロックから遅延手段で一定の時間ずつ遅れた多相クロックを作り、これら多相クロックから最適な位相のクロックを１つ選択してカウントする。所定のタイミングでパルス信号の発生を開始し、このカウンタの指示でそのパルス信号の発生を停止することにより、クロックの位相に応じてパルス幅を細かく制御することができる。
【００１６】
この方式でも、パルス幅制御分解能は多相クロックの位相差で決まる。例えば２０ＭＨｚのクロックから１６相の多相クロックを作った後、パルス幅制御信号の下位４ビットで指示された位相のクロックを選択し、上位４ビットが示す数だけこのクロックをカウントしたタイミングでパルス信号の発生を停止する構成の場合、多相クロックの位相差が約３．１ｎｓであれば、原理的には３２０ＭＨｚのクロックをカウントして作るパルスと同等のパルス幅制御を行なうことができる。
【００１７】
ところが実際には、カウンタがカウントを開始するタイミングと、選択されたクロックの位相が近い場合が頻繁に起きるが、このときには、カウンタが１つ目のクロックをカウントしたりしなかったりする誤動作を起こすという致命的な欠陥がある。
【００１８】
またパルス幅制御の直線性を確保するため、高価な高精度遅延素子を使う必要があることも、第１の方法と同様である。
【００１９】
以上述べて来たように、従来から提案されている、高速クロックを使わずに遅延素子によりパルス幅を細かく制御する方法は、多数の素子を同時に駆動するＬＳＩには採用することはできない。
【００２０】
【発明が解決しようとする課題】
本発明は、上記の問題点を解決すべくなされたもので、その目的は、ＬＳＩ化に適した回路で、高精度に制御されたパルス幅を持ったパルス信号を生成するパルス発生装置、および、そのパルス発生装置を用い階調表現数と露光量安定性を同時に向上させ高画質の画像を記録することのできる画像記録装置を提供することである。
【００２１】
【課題を解決するための手段】
上記目的を達成する本発明のパルス発生装置は、
所定の基準クロックを基にして周波数が等しく位相が異なる多相クロックを発生させる多相クロック発生手段と、
パルス幅を指示する所定のパルス幅指示信号に基づいて多相クロック発生手段から出力された多相クロックのうちの１つのクロックを選択するクロック選択手段と、
クロック選択手段で選択されたクロックを計数し、パルス幅指示信号に基づいて定められた計数値に達したタイミングでパルス終了信号を出力するカウント手段と、
パルスの発生開始を指示するパルス発生トリガー信号に基づいてパルス信号の発生を開始しカウント手段から出力されたパルス終了信号に基づいてパルス信号の発生を終了させるパルス出力手段と、
パルス発生トリガー信号をパルス幅指示信号に基づいて選択された遅延量だけ遅延することにより、カウント手段におけるクロックの計数の開始を指示するカウント開始信号を生成する遅延手段とを備えたことを備えたことを特徴とする。
【００２２】
また、上記目的を達成する本発明の画像記録装置は、
配列された複数の発光素子を有する発光素子アレイと、画像情報に応じて発光素子アレイを構成する複数の発光素子の発光を制御する発光制御部とを備え、発光素子アレイを構成する複数の発光素子の発光により所定の画像記録体に潜像あるいは顕像からなる画像を記録する画像記録装置において、
上記発光制御部が、
発光素子アレイを構成する複数の発光素子それぞれに対応して備えられた、対応する発光素子の発光パルス幅を制御する発光パルス幅制御部と、
所定の基準クロックを基にして、複数の発光パルス幅制御部で共用される、周波数が等しく位相が異なる多相クロックを発生させる多相クロック発生部とを備え、
上記発光パルス幅制御部それぞれが、
パルス幅を指示する所定のパルス幅指示信号に基づいて多相クロック発生部から出力された多相クロックのうちの１つのクロックを選択するクロック選択手段と、
クロック選択手段で選択されたクロックを計数し、パルス幅指示信号に基づいて定められた計数値に達したタイミングでパルス終了信号を出力するカウント手段と、
パルスの発生開始を指示するパルス発生トリガー信号に基づいてパルス信号の発生を開始しカウント手段から出力されたパルス終了信号に基づいてパルス信号の発生を終了させるパルス出力手段と、
パルス発生トリガー信号をパルス幅指示信号に基づいて選択された遅延量だけ遅延することにより、カウント手段におけるクロックの計数の開始を指示するカウント開始信号を生成する遅延手段とを備えたものであることを備えたことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明を、図面に示す実施形態に基づき説明する。
【００２４】
図１は、本発明の第１実施形態であるパルス発生装置を示す回路ブロック図、図２は、図１に示したパルス発生装置の構成を実現する回路の一例を示す図である。
【００２５】
図１に示すパルス発生装置は、クロック発生手段７と、多相クロック発生手段８と、クロック選択手段９と、カウント手段１０と、パルス出力手段１１と、パルス幅指示手段１６と、遅延手段１７とを備えている。
【００２６】
クロック発生手段７は、所定周波数のクロックを安定して発生するもので、水晶発振器等の発振回路が用いられる。このクロック発生手段７は、特別に本回路専用に設ける必要は無く、周波数等の仕様さえ合えば他の回路で使っているクロックを流用してもよい。このため、図２においては、このクロック発生手段７は図示せず、他の回路より入力する構成とした。
【００２７】
多相クロック発生手段８は、クロック発生手段７が発生するクロックを周波数が等しく位相の異なる多相のクロックに加工するもので、所定時間ずつ遅延した信号を出力する複数の端子を備えた多段ディレーラインを用いたり、出力端子が１つのディレーラインをカスケード接続して用いたりする。従来例でも述べた通り、遅延時間の精度が悪いとパルス幅制御の直線性が失われるので、多少高価であっても遅延時間のばらつきが少ない素子を使う。もし、正論理・負論理の両出力を備えたバッファ等が使えるなら、例えば図３の様に構成すれば高価なディレーラインを減らすことができる。図３については後述する。図２には、この多相クロック発生手段８に、高精度の多段ディレーラインを採用した例が示されている。
【００２８】
クロック選択手段９は、多相クロック発生手段８が作った多相クロックから最適なクロックを選択するもので、複数の信号から１本の信号を選んで出力するセレクターと呼ばれる素子で構成することができるが、デコーダとゲートを使っても容易に構成することができる。図２には、このクロック選択手段９に、デコーダとゲートを使った構成例が示されている。
【００２９】
このクロック選択手段９が最適なクロックを選択するのは、パルス発生トリガー信号が入力されたタイミングで、かつ、パルス幅指示手段１６から出力されたパルス幅指示信号に従い行われる。具体的には、パルス幅指示手段１６よりのパルス幅指示信号ｎ＋ｍビットの内、下位のｍビットを参照して、その値が０ならば位相遅れの最も少ない０相目を、１ならば１相目を、……、という具合に選択する。ただし、回路を構成する素子の信号伝達遅延量によってはパルス幅指示信号の下位ｍビットが０のとき１相目を、１のとき２相目を、……、等と多少ずらして選択した方がより最適なクロックが選択できる場合もあり、回路設計の都度検討を要する。
【００３０】
パルス幅指示手段１６は、クロック選択手段９、遅延手段１７、カウント手段１０に対し、パルス幅を指示する信号を出力するもので、通常、画像の濃淡を示す変調データに応じてパルス幅を決定し、その決定したパルス幅をあらわすパルス幅指示信号を出力する。また露光量が基準からずれている場合は、パルス幅を微調整して露光量を均一にする。このパルス幅指示手段１６は、ＲＯＭ等の固定型記憶手段で構成し、そのアドレス端子に変調データや露光量の大小を示す信号を入力するケースや、ＲＡＭ等の可変型記憶手段で構成し、アドレス端子に変調データを入れて、露光量の大小を示す信号で記憶手段の記憶データを書き換える（増減させる）ケースもある。図２には、パルス幅指示信号が８ビットで、ＭＳＢ側５ビットがカウント手段１０へ、ＬＳＢ側３ビットがクロック選択手段９と遅延手段１７へ出力される場合が示されている。
【００３１】
カウント手段１０は、クロック選択手段９が選択したクロックを数え、カウント終了時にパルス出力手段１１にパルス出力を終了するようパルス終了信号を出力するものであり、カウンタＩＣで構成する。カウントする初期値は、パルス幅指示手段１６の出力するパルス幅指示信号のＭＳＢ側ｎビットであり、カウント開始のタイミングは、遅延手段１７により所定時間遅延されたパルス発生トリガー信号により指示される。図２では、８ビット構成のダウンカウンタを用いており、初期値入力端子の下位側５ビットＤ４〜Ｄ０にパルス幅指示信号のＭＳＢ側５ビットを入れ、上位側３ビットＤ７〜Ｄ５には全てＬＯＷレベルを入力してある。一方、プリセット端子には遅延手段１７よりのカウント開始信号を入力し、カウント開始信号により初期値のプリセットとカウント開始の両動作を制御する様構成されている。更に、カウント値出力の最上位ビットＱ７をカウンタのイネーブル端子ＥＮに入力し、これがＨＩＧＨの間だけカウンタが動作するようにしている。またこの最上位ビットＱ７はインバータを介してパルス出力手段１１に出力される。こうすることにより、カウント手段１０は、遅延手段１７よりのカウント開始信号がＬＯＷの間に初期値を読み込み、ＨＩＧＨに変化する立ち上りのタイミングからクロックのカウントを始め、カウント値が００からＦＦに変化するタイミングをもってパルス出力手段１１にパルス出力終了を指示することができる。
【００３２】
遅延手段１７は、パルス発生トリガー信号を所定の時間だけ遅延させ、カウント手段１０にカウント開始信号として出力するもので、その遅延時間はパルス幅指示手段１６から出力されたパルス幅指示信号のＬＳＢ側ｍビットに基づいて、クロック選択手段９で選択されたクロックに応じた遅延時間となるように制御される。これは、カウント手段１０のカウント開始を、クロック選択手段が選んだクロックの立ち上りから常に外れるようにするためである。この遅延手段１７には、市販の遅延量可変型ディレーラインを使うこともできるが、図２に示すの様に多段ディレーラインとデコーダおよびゲート回路によっても構成することができる。また次に示すとおり、遅延量の精度が悪くてよいので、ゲート回路をカスケードに接続して構成することが可能である。
【００３３】
ここでは、この遅延手段１７は、ステップ的に変化する複数の遅延量の中から１つの遅延量を選択し、パルス発生トリガー信号をその選択された遅延量だけ遅延することによりカウント開始信号を生成するものであるが、この遅延手段１７における遅延量のステップ数は、多相クロック発生手段８から出力される多相クロックを構成する位相の異なるクロックの数よりも少なくてもよい。
【００３４】
図２の例では、遅延量のステップ数を多相クロックのクロック数（８個）の１／２にしたが、使用するＩＣの特性によっては１／４程度まで落としてもよい。
【００３５】
パルス出力手段１１は、パルス発生トリガー信号を受信してからパルス終了信号を受信するまでの間、パルス信号を出力するものであり、通常、簡単なゲート回路で構成できるが、前段のカウント手段１０の構成やパルストリガー信号の論理等によりその構成内容が決まるため、ケースバイケースで変える必要がある。図２の例では、パルス発生トリガー信号が負論理で、その立ち上りからパルスを発生させることとし、カウント手段１０を既に述べた構成にしたので、パルス出力手段はＡＮＤゲート１つでよい。
【００３６】
図３は、多相クロック発生手段の構成例を示すブロック図である。
【００３７】
既に述べた通り、多相クロック発生手段８は、高価な高精度の多段ディレーラインを用いて構成できるが、図３の様に正論理・負論理の両出力を備えたバッファ等を使えば、高精度でありながら安価な１段出力のディレーラインと組み合わせることにより、所望の多相クロックを作ることができる。図３において、５０ＭＨｚ（２０ｎＳ周期）のクロック発生手段に１段ディレーライン（遅延量２．５ｎＳ）を３個カスケードにつなぎ、各信号に正論理・負論理の両出力のバッファを接続する。すると、クロック発生手段７の出力に直接つないだバッファからは８相のクロックの０相目と４相目が、ディレーラインを１個通った後のバッファからはそれぞれ２．５ｎＳ遅れた信号、即ち１相目と５相目が出力される。ディレーラインを２個または３個通った場合も同様で、８相のクロック全てが作成できる。
【００３８】
本発明の具体的な構成は、図２に示したもの以外にも数多く考えられるが、図２の構成は、他に比べて、クロック選択手段や遅延手段が簡単な論理回路で構成できること、カウンタのビット数をパルス幅指示信号のＭＳＢ側ｎビットより少なくとも１ビット多くする（図２の場合は３ビット多い）ことでカウンタとパルス出力手段の構成が非常に簡単になること、など優れた点がある。
【００３９】
以下に、パルス発生装置の動作について、図４を参照して説明する。図４は、パルス発生装置の動作を示すタイミングチャートである。ここには、図２に示す回路での動作を示した。
【００４０】
図４において、（ａ）はクロック発生手段７が発生するクロックであり、このクロックから、多相クロック発生手段８は、位相が異なり周波数の等しい多相クロック（（ｂ），（ｃ），…，（ｄ）の８相のクロック−０〜クロック−７）を作る。ここで、パルス発生トリガー信号（ｆ）が入力すると、その立ち上り時刻ｃでクロック選択手段９が最適な位相のクロック（ｈ）を選択する。これに先立つ時刻ａで、パルス幅指示手段は、パルス幅指示信号（ｅ）を新たな値（図４では１６進数で３０）に更新しており、クロック選択手段９におけるクロック選択は、新たなパルス幅指示信号のＬＳＢ側３ビットに応じて行われる。一方、パルス発生トリガー信号（ｆ）は、遅延手段１７で遅延されて、カウント開始信号としても用いられる、遅延したパルス発生トリガー信号（ｇ）となり、ＬＯＷレベルの期間（時刻ｂから時刻ｄの間）にはカウント手段１０に初期値（図４では１６進数の６）をロードさせる。また、遅延したパルス発生トリガー信号（ｇ）が立ち上る時刻ｄからはカウント手段１０がダウンカウントを始める。これらの結果，カウンター値は、時刻ｂにＦＦから０６へ、時刻ｄ以降はクロックの立ち上りで０５、０４、……と遷移し、時刻ｅには００からＦＦへ遷移する。するとカウント手段１０のイネーブル端子がＨＩＧＨになり、カウント動作が終了する。この一連の動作のなかで、パルス出力手段１１は、パルス発生トリガー信号（ｆ）とカウンター値ＭＳＢのインバート信号（パルス終了信号）とのＡＮＤをとるので、その出力は、パルス発生トリガー信号の立ち上り時刻ｃからカウンター値が００からＦＦへ遷移する時刻ｅまで続くパルス信号になる。
【００４１】
図４において、その動作は上記の通りであるが、ここで、パルス幅指示信号（ｅ）が３０から３１、３２、……と変化した場合を考える。このとき、選択されるクロックが８相のクロック−０（ｂ）からクロック−１（ｃ）、クロック−２、クロック−３、……へ変化するので、カウンター値が６、５、４、……、０、ＦＦと遷移するタイミングは、選択されたクロックの位相差（図３では１／８クロック）ずつ遅れる。すると、パルス発生トリガー信号（ｆ）の立ち上り時刻（時刻ｃ）は変わらず、カウンター値が００からＦＦへ遷移する時刻（時刻ｅ）だけがクロックの位相差ずつ変化するので、結果としてパルス幅が位相差の分解能で制御できることが判る。なお、パルス幅指示信号（ｅ）が３１の場合の動作が、図４の時刻ｆ乃至時刻ｉに示されている。
【００４２】
次に、本発明のパルス発生装置の第２実施形態を図面に基づき説明する。
【００４３】
図５は、多数の発光点を記録領域の幅方向に並べた光源を駆動する駆動ＬＳＩと、その駆動ＬＳＩを中心に構成されるドライバー（本発明のパルス発生装置の第２実施形態）の構成を示すブロック図である。
【００４４】
図５に示すドライバーは、図示しないクロック発生手段と、多相クロック発生手段８と、パルス幅指示手段１６と、発光素子アドレス発生手段６と、クロック選択手段９−１乃至９−ｋと、カウント手段１０−１乃至１０−ｋと、パルス出力手段１１−１乃至１１−ｋと、遅延手段１７−１乃至１７−ｋと、パルス幅データ用シフトレジスタ１８と、ラッチ手段１９とを備えている。
【００４５】
図５において、多相クロック発生手段８、パルス幅指示手段１６、クロック選択手段９−１乃至９−ｋ、カウント手段１０−１乃至１０−ｋ、パルス出力手段１１−１乃至１１−ｋ、遅延手段１７−１乃至１７−ｋは、その構成や機能は前述した第１実施形態（図１参照）の場合と同じであるが、この図５に示す第２実施形態の場合、同時に発光する発光点をｋ個もつＬＥＤプリントヘッドを駆動するため、クロック選択手段、カウント手段、パルス出力手段、遅延手段は夫々の発光点に１つずつ必要となる。これに対し多相クロック発生手段８は全体で１つでよい。
【００４６】
ＬＥＤプリントヘッドが持つ複数の発光素子はその特性が素子毎に異なるので、変調データが同じでも最適なパルス幅は異なる。そこで図５においては、発光素子アドレス発生手段８を設け、変調データとその変調データを用いて発光する素子との対応関係を認識できるようにしたので、パルス幅指示手段１６は、変調データと発光素子アドレスとの両方を見てパルス幅指示信号を出力することができ、発光素子の特性差があっても均一な露光量を得ることができる。発光素子アドレス発生手段８は、通常、カウンタなどのロジックＩＣで構成する。図５に示した例では、カウンタのクロック端子には転送クロックが、プリセット端子にはラッチ信号がそれぞれ接続されて、パルス幅データ用シフトレジスタ１８への転送が終了するたびにカウンタがプリセットされるよう構成されている。
【００４７】
パルス幅指示手段１６は、入力を発光素子アドレスと変調データ、出力をパルス幅指示信号とするルックアップテーブルで構成されている。
【００４８】
図６は、そのルックアップテーブルの一例を示す図である。
【００４９】
図６の例は、発光素子がｋ個、変調データが０から７までの８レベル（３ビット）の場合であり、０レベルを含めて８階調を表現することができる。また、発光素子１は標準的な特性の素子、素子２は少し発光効率の良い素子、素子ｋは少し発光効率の悪い素子と仮定した。このようなルックアップテーブルを持つことにより、入力として発光素子アドレスと変調データが与えられれば、一意的にパルス幅指示信号が決まることになる。
【００５０】
また、図５において、パルス幅データ用シフトレジスタ１８とラッチ手段１９は、パルス幅指示手段１６からのパルス幅指示信号を多数（ｋ個）のパルス幅制御回路に分配するためのものである。パルス幅指示手段１６からは、転送クロックに同期して入力される変調データと、発光素子アドレス発生手段８の出力とに応じて、パルス幅指示信号が順次出力されるが、パルス幅データ用シフトレジスタ１８は、このパルス幅指示信号を前記転送クロックにより順次シフトし、パラレル信号としてラッチ手段１９に出力するもので、フリップフロップ等の論理回路で構成される。一方、ラッチ手段１９は、図示しない別の回路（例えばコントローラ）からラッチ信号が入力されると、パルス幅データ用シフトレジスタ１８から出力されているパラレルデータを蓄え、次にラッチ信号が入力されるまでの間、そのパラレルデータをパルス幅制御回路に出力し続けるものであり、フリップフロップ等の論理回路で構成される。
【００５１】
本発明の第２実施形態は、上記のように構成されており、以下に、その動作について、図７を参照して説明する。
【００５２】
図７は、第２実施形態の動作を示すタイミングチャートであり、図５の構成のタイミングを示す。
【００５３】
図７において、時刻ａ〜時刻ｃに、図示しないコントローラから変調データ（ｂ）が入力される。この変調データ（ｂ）は転送クロック（ａ）に同期しており、その順番は１番目、２番目、３番目、……、ｋ番目の発光素子用のデータの順である（図７の信号に数字で示した）。するとこの変調データ（ｂ）はパルス幅指示手段１６により、発光素子アドレス発生手段６の出力（ｄ）（信号上の数字はこの信号の値を示す）を参照しながらパルス幅指示信号列（パルス幅指示手段１６の出力（ｅ））に変換され、パルス幅データ用シフトレジスタ１８に１番目、２番目、３番目、……、ｋ番目の順で供給される。また、時刻ｂ〜時刻ｄにはシフトイネーブル信号が入力されており、この制御のもと、パルス幅データ用シフトレジスタ１８は時刻ｂにシフト動作を開始し、ｋ回（ＬＥＤプリントヘッドの発光素子の数）のシフト動作の後、時刻ｄに終了する。以上の動作によりパルス幅データ用シフトレジスタ１８の１段目〜ｋ段目には、パルス幅指示信号列のｋ番目〜１番目のデータが蓄えられる。この様子は，図７に，シフトレジスタ１８の１段目出力（ｆ）およびシフトレジスタ１８のｋ段目出力（ｇ）で示されている。信号上の数字は何番目の発光素子に対応するデータであるかを示す。
【００５４】
次に、コントローラ等の回路よりラッチ信号（ｈ）が入力され、その立ち上り時刻ｅでパルス幅データ用シフトレジスタ１８からラッチ手段１９にパルス幅指示信号列が一括してラッチされる。こうして後段の回路に夫々のパルス幅指示信号（ラッチ手段出力（ｉ））が出力される。
【００５５】
ここにパルス発生トリガー信号（ｊ）が入力されると、遅延されたパルス発生トリガー信号（ｋ）がアクティブの間（時刻ｆ〜時刻ｈの間）に、ラッチ手段１９に保持されているパルス幅指示信号（ラッチ手段出力（ｉ）、１６進で３０を例にあげる）の上位５ビット（１６進で０６）がカウント手段にロードされる（カウンター値（ｍ））。これと並行してパルス発生トリガー信号（ｊ）の立ち上り（時刻ｇ）には、クロック選択手段が、ラッチ手段に保持されているパルス幅指示信号の下位３ビット（図７では１６進で０）に従い最適な位相のクロックを選択し（最適な位相のクロック（ｌ））、カウント手段１０はこの選択されたクロックを、遅延されたパルス発生トリガー信号（ｋ）の立ち上り（時刻ｈ）でカウントを開始する。一方、パルス出力手段１１は，パルス発生トリガー信号（ｊ）の立ち上り（時刻ｇ）からカウンター値が００からＦＦに変化する（時刻ｉ）まで、その出力をアクティブにしてパルスを出力する。
【００５６】
このように、図５のように構成すれば、パルス発生トリガー信号の立ち上りからカウンター値が００からＦＦに変化するまでの間アクティブとなるパルス信号を得ることができるので、パルス幅指示信号を変えればカウンター値が００からＦＦに変化する時刻（時刻ｉ）を多相クロックの位相差に相当する分解能で調整することができる。また、パルス幅データ用シフトレジスタ１８とラッチ手段１９により多数のパルス幅制御回路に対し夫々異なる値のパルス幅指示信号を設定することができ、変調データを変えることでパルス幅指示信号を変化させることができる。よって、画像を表わす変調データを供給することにより、ＬＥＤプリントヘッドの各発光点を画像の濃度に応じて独立のパルス幅で駆動できるので、多階調の画像を形成する装置への応用が可能である。
【００５７】
また、発光素子アドレス発生手段８を設けたことにより、変調データとそのデータを用いて発光する素子との対応を取れるようになり、図９を参照して後述する様にパルス幅指示手段を構成すれば、発光素子に特性差があっても均一な露光量が得られる。
【００５８】
一般に、多数の発光点を記録領域の幅方向に並べた光源を駆動する場合、多数の発光点を同時に駆動することから、その駆動回路はＬＳＩ化される。しかし、従来から提案されている、高速クロックを使わずに遅延素子によりパルス幅を細かく制御する方法では、高精度の遅延素子がパルス幅制御回路の夫々に１つずつ必要となること、高精度遅延素子は消費電力や所要面積が大きいこと、からＬＳＩ化が難しいことは既に述べた。
【００５９】
これに対し、本実施形態によれば、高精度の遅延素子を複数のパルス幅制御回路で共通に利用することができ、光源全体で少なくとも１つ持てばよいので、ＬＳＩ化が可能である。この高精度の遅延素子（図５では、多相クロック発生手段８に内臓されている）は、図５に示した通り、ＬＳＩの外部に設けられ、ＬＳＩに供給される。
【００６０】
次に、本発明の第３実施形態を図面に基づき説明する。
【００６１】
図８は本発明のパルス発生装置の一形態を露光部に適用した、本発明の画像記録装置の一実施形態を示す、正面図（Ａ）、側面図（Ｂ）、上面図（Ｃ）である。
【００６２】
図８において、本発明の画像記録装置の特徴部分を構成する露光部は、光源１と、ドライバー２と、光学系４と、像担持体３と、コントローラ５と、ハーフミラー１３と、集光レンズ１４と、光電変換手段１５を備えている。
【００６３】
図８において、光源１は、多数の発光点を記録領域の幅方向に並べて構成され、これらの発光点は変調データに応じてドライバー２によりパルス駆動される。光源１の発する光パルスは光学系４により像担持体３に導かれ、結像して露光像を作る。この露光像は、その像担持体３の種類、あるいはこの画像記録装置のシステムに応じた、潜像であってもよく顕像であってもよい。また、光源１が出射するビームの一部は、ハーフミラー１３で分けられて、集光レンズ１４によって光電変換手段１５に導かれる。光電変換手段１５はこうして入射するビームを基に露光量を検出してドライバー２に出力する。
【００６４】
光源１は、ＬＥＤアレイやＬＤアレイ等の発光点を多数並べて構成された発光素子アレイであり、電流パルスや電圧パルスを供給し発光させる。
【００６５】
ドライバー２は、前述の第２実施形態（図５参照）に示したＬＳＩを１つまたは複数用いて構成され、図８のようにケーブルを介して光源１を駆動することも可能であるが、光源の発光素子が多い場合には、光源１に内蔵し、発光素子と駆動ＬＳＩをワイヤボンディングで接続する。またドライバー２は、発光時間を制御して階調を表現するパルス幅階調表現機能と、発光時間を制御して露光量を安定させるパルス幅露光量安定化機能とを有している。
【００６６】
コントローラ５は、ドライバー２に転送クロック、変調データ、シフトイネーブル信号、ラッチ信号、パルス発生トリガー信号を供給して画像記録装置の露光部を制御する。各信号の作用は図５および図７を参照して説明済であるため、ここでは重複説明は割愛する。
【００６７】
像担持体３は、通常、光により物理的ないし化学的な特性が変化し、情報が記録できるものを用い、例えば、光導電性を利用した電子写真の感光体、銀の酸化還元を利用した写真フィルムなどがあげられる。
【００６８】
光学系４は、通常、セルフォッグレンズアレイが用いられるが、マイクロレンズアレイも利用できる。
【００６９】
ハーフミラー１３は、多くの種類があるが、透明なガラス板に金属を蒸着させ、その蒸着膜の厚さで反射率と透過率を決めるものが一般的である。
【００７０】
集光レンズ１４はハーフミラー１３よりの複数のビームを曲げて主光線が概略１点で交わるようにするためのものである。通常、集光レンズに入射する複数ビームの主光線は概略平行であるから、全ての主光線はレンズの焦点位置で交わり、ここに光電変換手段１５を配置すると、その受光部面積が小さくできる。
【００７１】
光電変換手段１５は、フォトダイオードやフォトトランジスタ、ＣＣＤ素子などを利用する。特に、ＣＣＤ素子を用いると、ある期間に入射した光の総和、即ち積分光量が検出できる。本実施形態においては、露光量の安定化のためパルス幅を増減させる（詳細は後述する）が、露光量安定化を行った後のパルス光の積分光量が検出でき、これを一定に保つようフィードバックすることが可能であるので、露光量の精度が飛躍的に向上する。従来のように、発光点を連続発光させてその発光強度を測る方法では、パルス幅を増減して露光量を制御することはできても、パルス光一つ一つの露光量が正しいかどうかは検出はできない。なお、積分光量を検出するためには、ＣＣＤ素子の他にフォトダイオードやフォトトランジスタに積分回路を組み合せる方法もある（特願平０９−２６７７３１号参照）。
【００７２】
ドライバー２は、この露光量信号を受けて、内臓するパルス幅指示手段１６のルックアップテーブルを補正して、露光量を安定させる。
【００７３】
本実施形態は、上記のように構成されており、以下にその画像記録動作と露光量安定化動作について説明する。
【００７４】
図８において、その画像形成動作は、コントローラ５が図示しない画像データを受けて転送クロック、変調データ、シフトイネーブル信号、ラッチ信号、パルス発生トリガー信号を出力し、ドライバー２を駆動して行われる。この時、ドライバー２では、図７のタイミングチャートに示した一連の動作が行われ、ｋ個の発光素子を夫々の変調データで発光させる。発光はｋ個の素子全てで同時に始まるが、終了はパルス幅指示信号が素子毎に異なるのでバラバラになる。
【００７５】
一方、発光が開始すると（図７、時刻ｇ）、コントローラ５は次の発光に必要なデータを転送するために、再び、転送クロック、新たな変調データ、シフトイネーブル信号を供給する。新たな変調データ列は、パルス幅指示信号列に変換されてパルス幅データ用シフトレジスタ１８にセットされる。パルス幅データ用シフトレジスタ１８に新たなパルス幅指示信号列がセットし終わる時刻には、並行して行われていた発光素子の発光が終了している（終了するよう設計しておくの）で、ドライバー２はラッチ信号、パルス発生トリガー信号を出力し新たなデータでの発光を開始する。この手順が繰り返されて画像が記録される。
【００７６】
次に、図８に示す実施形態における露光量安定化動作について説明する。コントローラ５が光電変換手段１５を動作させて積分光量を検出するのと並行して、画像データとは無関係の疑似変調データ列を、転送クロック、シフトイネーブル信号、ラッチ信号、パルス発生トリガー信号とともにドライバー２へ供給して行われる。疑似変調データ列は、一時には、ｋ個存在する発光素子の内のどれか１つだけが、所定のパルス幅で発光するように作られている。
【００７７】
図９は、パルス幅指示手段が図６に示すルックアップテーブルで構成されている場合の疑似変調データ列の一例を示す図である。
【００７８】
例えば、発光素子１が変調データ＝１のときに出力されるパルス光で露光量を安定化させる場合、疑似変調データ列“１，０，０，……．．，０，０”を用いて、転送クロック、シフトイネーブル信号、ラッチ信号、パルス発生トリガー信号とともにドライバー２へ供給して発光素子１をパルス発光させ、予め動作状態にしておいた光電変換手段１５により積分光量を検出する。この積分光量はその発光素子１の発光効率に対応しており、この積分光量が基準値と等しくなるように、図６のルックアップテーブルの、発光素子アドレス信号＝１、変調データ＝１のときに出力される値２０を修正する。
【００７９】
次に、発光素子１が変調データ＝２のときは、疑似変調データ列“２，０，０，……．．，０，０”を用い、図６のルックアップテーブルの発光素子アドレス信号＝１、変調データ＝２のときに出力される値４０を修正する。以下同様に、発光素子ｋで変調データ＝７のときまでこの手順を繰り返し、一連の露光量安定化動作を終了する。
【００８０】
この露光量安定化動作により、本実施形態による画像記録装置では、全ての発光点について常に均一な露光量で画像記録が行なわれる。
【００８１】
すなわち、本実施形態のドライバ２内には、画像情報を担持した変調データと、光源を構成する複数の発光素子それぞれの発光効率とに基づいて、各発光素子に対応する各パルス幅制御回路（図５参照）ごとのパルス幅指示信号を生成して各パルス幅制御部に分配するパルス幅指示部が備えられていることになる。
【００８２】
以下、本発明の第４実施形態を図面に基づき説明する。
【００８３】
図１０は本発明の画像記録装置のもう１つの実施形態を示す斜視図である。
【００８４】
図１０において、本発明の画像記録装置の特徴を成す露光部は、光源１と、ドライバー２と、光学系４と、像担持体３と、コントローラ５と、光電変換手段１５を備えている。 図１０において、光源１は、発光点を多数並べて構成され、これらの発光点は変調データに応じてドライバー２によりパルス駆動される。また光源１の発する光パルスは光学系４により像担持体３に導かれ、結像して像担持体３に露光像を作る。また、ドライバー２の構成やその働きおよびタイミング等は第３実施形態（図８参照）と同等であり、重複説明は省略する。
【００８５】
図１０において、光源１にはＬＥＤアレイを利用することが一般的であるが、高画質化・高速化の両立が要求され、消費電力が小さく、像担持体４上でビームをより小さくできる面発光レーザーダイオードアレイを採用してもよい。
【００８６】
図１０において、光学系４は、全ての発光点を像担持体３に結像させるものであり、光源１を小さくし低コスト化するため、２〜１０倍程度の倍率を持つ。
【００８７】
図１０において、光電変換手段１５は光源１からの複数のビームを検出できるように複数のレーザービームの光路が交わる位置に置かれ、通常、光学系４の中の適切な位置に組み込まれる。これはビームの中央を遮光することになるが、その径をレンズ径に対して十分小さくすれば、像担持体３へ導かれるビームの特性に余り大きな影響はない。光電変換手段１５は、第３実施形態（図８参照）と同様に、フォトダイオードやフォトトランジスタ、ＣＣＤ素子等を用いるが、光学系４の中に組み込むのはセンサー部分だけで、付属の電気回路はレンズの外側に配置する。
【００８８】
【発明の効果】
以上述べたように、本発明によれば、カウンタの動作周波数を上げることなく、パルス幅の制御ステップを細かくすることができる。
【００８９】
これにより、従来はパルス制御の制御ステップが１６程度であったものが、本発明を用いれば２５６乃至１０２４程度まで増やすことが容易にでき、これとパルス数による階調制御を組み合せることにより、きめ細かな階調表現と露光量安定化が両立して可能になる。
【００９０】
例えば従来の階調表現方法と露光量安定化方法では、パルス数制御による階調を２ステップ、パルス幅制御による階調を１６ステップ、ハーフトーンセルのサイズを４ドットとし、階調表現数が２×１６×４＝１２８階調しか実現できないだけでなく、露光量安定化はパルス発光強度の１６ステップで非常に粗く実施せざるを得なかったが、本発明によれば、露光量安定化を行ったうえでパルス幅制御による階調を３２ステップにできるので、ハーフトーンセルのサイズを４ドットとして２×３２×４＝２５６階調を表現できる。
【００９１】
更に、本発明によれば、従来のようにパルス発光強度を制御因子として採用していないので、駆動用のＬＳＩはアナログ回路を一切用いずに済み、デジタル回路のみで構成できる。よって、従来の方式に比べて回路面積と消費電力が大幅に減少し、駆動用ＬＳＩの小型化や電源の小型化によるコストダウンも期待できる。しかもデジタル回路は、回路の精度が非常に高く、特に温度安定性や経時変化の面で高い精度を確保することができるだけでなく、ＬＳＩの設計やデバッグ、性能評価、更には製造時の出荷検査などが短期間にしかも容易にできるので、新製品開発の納期短縮や製造コストの低減にも大きく寄与する。 特に、第４実施形態（図１０参照）においては、第３実施形態（図８参照）と比べて光源サイズが１／２〜１／１０（光学系の倍率の逆数）と小さくなるので、回路面積と消費電力も比例して小型化、低消費電力化が実現でき、本発明による効果は顕著である。
【図面の簡単な説明】
【図１】本発明の第１実施形態であるパルス発生装置を示す回路ブロック図である。
【図２】図１に示したパルス発生装置の構成を実現する回路の一例を示す図である。
【図３】多相クロック発生手段の構成例を示すブロック図である。
【図４】パルス発生装置の動作を示すタイミングチャートである。
【図５】本発明のパルス発生装置の第２実施形態の構成を示すブロック図である。
【図６】ルックアップテーブルの一例を示す図である。
【図７】第２実施形態の動作を示すタイミングチャートである。
【図８】本発明の画像記録装置の一実施形態を示す正面図（Ａ）、側面図（Ｂ）、上面図（Ｃ）である。
【図９】疑似変調データ列の一例を示す図である。
【図１０】本発明の画像記録装置のもう１つの実施形態を示す斜視図である。
【符号の説明】
１ 光源
２ ドライバ
３ 像担持体
４ 光学系
５ コントローラ
６ 発光素子アドレス発生手段
７ クロック発生手段
８ 多相クロック発生手段
９，９−１，９−２，…，９−ｋ クロック選択手段
１０，１０−１，１０−２，…，１０−ｋ カウント手段
１１，１１−１，１１−２，…，１１−ｋ パルス出力手段
１３ ハーフミラー
１４ 集光レンズ
１５ 光電変換手段
１６ パルス幅指示手段
１７，１７−１，１７−２，…，１７−ｋ 遅延手段
１８ パルス幅データ用シフトレジスタ
１９ ラッチ手段

Claims (7)

1. 所定の基準クロックを基にして周波数が等しく位相が異なる多相クロックを発生させる多相クロック発生手段と、
   パルス幅を指示する所定のパルス幅指示信号に基づいて前記多相クロック発生手段から出力された多相クロックのうちの１つのクロックを選択するクロック選択手段と、
   前記クロック選択手段で選択されたクロックを計数し、前記パルス幅指示信号に基づいて定められた計数値に達したタイミングでパルス終了信号を出力するカウント手段と、
   パルスの発生開始を指示するパルス発生トリガー信号に基づいてパルス信号の発生を開始し前記カウント手段から出力されたパルス終了信号に基づいてパルス信号の発生を終了させるパルス出力手段と、
   前記パルス発生トリガー信号を前記パルス幅指示信号に基づいて選択された遅延量だけ遅延することにより、前記カウント手段におけるクロックの計数の開始を指示するカウント開始信号を生成する遅延手段とを備えたことを備えたことを特徴とするパルス発生装置。
2. 前記クロック選択手段は、前記パルス発生トリガー信号が入力されたタイミングで前記パルス幅指示信号に基づいて前記多相クロックのうちの１つのクロックを選択し、前記遅延手段は、前記パルス発生トリガー信号を、前記パルス幅指示信号に基づいて選択された、前記クロック選択手段で選択されたクロックに応じた遅延量だけ遅延して前記カウント開始信号を生成するものであることを特徴とする請求項１記載のパルス発生装置。
3. 前記遅延手段は、前記パルス発生トリガー信号を、ステップ的に変化する複数の遅延量の中から前記パルス幅指示信号に基づいて選択された１つの遅延量だけ遅延して出力するものであって、該遅延手段は、前記多相クロック発生手段から出力される多相クロックを構成する位相の異なるクロックの数よりも少ない、遅延量のステップ数を有するものであることを特徴とする請求項１記載のパルス発生装置。
4. 前記パルス幅指示信号が複数ビットからなるビット幅の信号であり、前記カウント手段が、前記パルス幅指示信号のうちの上位側のビット部分に基づいて前記計数値を定め、前記クロック選択手段および前記遅延手段が、前記パルス幅指示信号のうちの下位側のビット部分に基づいて、それぞれ、クロックおよび遅延量を選択するものであることを特徴とする請求項１記載のパルス発生装置。
5. 前記クロック選択手段、前記カウント手段、前記パルス出力手段、および前記遅延手段を有するパルス幅制御部を複数備えるとともに、前記多相クロック発生手段が、これら複数のパルス幅制御部に共用される多相クロックを発生するものであることを備えたことを特徴とする請求項１記載のパルス発生装置。
6. 配列された複数の発光素子を有する発光素子アレイと、画像情報に応じて前記発光素子アレイを構成する複数の発光素子の発光を制御する発光制御部とを備え、前記発光素子アレイを構成する複数の発光素子の発光により所定の画像記録体に潜像あるいは顕像からなる画像を記録する画像記録装置において、
   前記発光制御部が、
   前記発光素子アレイを構成する複数の発光素子それぞれに対応して備えられた、対応する発光素子の発光パルス幅を制御する発光パルス幅制御部と、
   所定の基準クロックを基にして、複数の発光パルス幅制御部で共用される、周波数が等しく位相が異なる多相クロックを発生させる多相クロック発生部とを備え、
   前記発光パルス幅制御部それぞれが、
   パルス幅を指示する所定のパルス幅指示信号に基づいて前記多相クロック発生部から出力された多相クロックのうちの１つのクロックを選択するクロック選択手段と、
   前記クロック選択手段で選択されたクロックを計数し、前記パルス幅指示信号に基づいて定められた計数値に達したタイミングでパルス終了信号を出力するカウント手段と、
   パルスの発生開始を指示するパルス発生トリガー信号に基づいてパルス信号の発生を開始し前記カウント手段から出力されたパルス終了信号に基づいてパルス信号の発生を終了させるパルス出力手段と、
   前記パルス発生トリガー信号を前記パルス幅指示信号に基づいて選択された遅延量だけ遅延することにより、前記カウント手段におけるクロックの計数の開始を指示するカウント開始信号を生成する遅延手段とを備えたものであることを備えたことを特徴とする画像記録装置。
7. 画像情報を担持した変調データと、前記発光素子アレイを構成する複数の発光素子それぞれの発光効率とに基づいて、各発光素子に対応する各発光パルス幅制御部ごとのパルス幅指示信号を生成して各発光パルス幅制御部に分配するパルス幅指示部を備えたことを特徴とする請求項６記載の画像記録装置。

Images