JP2008136197A - 多相クロック生成回路 - Google Patents
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Abstract
【解決手段】本発明にかかる多相クロック生成回路1は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路10と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路20と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路10に帰還させるクロック選択回路30とを有することを特徴とするものである。
【選択図】図1
Description
特許文献3には、多相クロックの中から帰還クロックを順次演算により切り換えることにより出力クロックの周波数を微調整する多相クロック生成回路が記載されている。
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる多相クロック生成回路1のブロック図を図1に示す。図1に示すように、本実施の形態にかかる多相クロック生成回路1は、位相ロックループ回路(以下、PLL回路と称す)10、周波数プロファイル保持回路20、クロック選択回路30を有する。
Tclki=Tclkf=Tclko (1)
ここで、Tclkiは基準クロック信号CLKRの周期、Tclkfはフィードバッククロック信号CLKFの周期、Tclkoは多相クロック信号の周期である。
Tclki=Tclkf=(1+α)Tclko (2)
ここで、αはシフト後のクロック信号とシフト前のクロック信号との位相差である。
Fclko=(1+(X/(256n)))Fclki (3)
Fclko=(1+((256X+m)/(256×256×2)))Fclki (4)
Fclko=(1±((256X+m)/(256×256×2)))Fclki (5)
次に、本発明の実施の形態2について説明する。実施の形態1で説明したように周波数プロファイルの更新は、周波数プロファイル保持回路20が開始信号(水平同期信号)を受けた後、基準クロック(CLKR)を所定の数カウントする毎に行う。この場合、開始信号と基準クロックが常に同期して用いれば特に問題が生じることはない。
なお、本明細書、図面には、特許請求の範囲の記載の如何に関わらず、以下の発明を開示する。
基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路と、
前記多相クロック信号の周波数プロファイルを保持し、開始信号に基づき前記周波数プロファイルの出力を開始し、前記基準クロック信号に基づき任意の周期で前記周波数プロファイルを更新する周波数プロファイル保持回路と、
前記周波数プロファイルに基づいて前記多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を前記位相ロックループ回路に帰還させるクロック選択回路とを有することを特徴とする多相クロック生成回路。
前記周波数プロファイル保持回路は、前記基準クロック信号のクロック数をカウントする第1のカウンタと、前記周波数プロファイルを保持するメモリとを有し、前記クロック数に応じて、前記メモリが出力する周波数プロファイルを更新することを特徴とする開示1に記載の多相クロック生成回路。
前記周波数プロファイルは、前記任意の周期を所定の割合で分割する微調整期間設定値を含み、前記クロック選択回路は、前記微調整期間設定値に基づき選択するクロック信号の位相変更幅を微調整することを特徴とする開示1に記載の多相クロック生成回路。
10 位相ロックループ回路
11 周波数制御回路
12 位相補間回路
20、80 周波数プロファイル保持回路
21 第1のカウンタ
22、61、62 Dフリップフロップ
23 メモリ
30 クロック選択回路
31 コントロール回路
32 第1のセレクタ
33 第2のセレクタ
34 加算器
35 クロックマスク回路
41、42 2分周回路
43 検出回路
44 第2のカウンタ
45 比較回路
46 選択信号切替回路
51、52 インバータ
53、54 Dラッチ
55〜57、70〜77 ANDゲート
61 フリップフロップ
63 EX−ORゲート
78 ORゲート
81 位相誤差演算回路
82 逓倍設定値補正回路
Claims (11)
- 基準クロック信号とフィードバッククロック信号に基づき多相クロック信号を生成する位相ロックループ回路と、
前記多相クロック信号の周波数プロファイルを保持する周波数プロファイル回路と、
前記周波数プロファイル回路が出力する周波数プロファイルに基づいて前記多相クロックのうち、前記フィードバッククロック信号とするクロック信号を選択するクロック選択回路とを備え、
前記周波数プロファイル回路は、開始信号を受けた後、前記基準クロックを所定数計数する毎に前記クロック選択回路へ出力する周波数プロファイルを更新する周波数プロファイル回路であることを特徴とする多相クロック生成回路。 - 前記周波数プロファイル保持回路は前記開始信号と前記基準クロック信号との位相誤差に基づいて前記出力する周波数プロファイルを補正する逓倍設定値補正回路を備えることを特徴とする請求項1記載の多相クロック生成回路。
- 前記周波数プロファイル保持回路は、前記開始信号と前記基準クロック信との位相誤差を求める位相誤差演算回路を更に含むことを特徴とする請求項2記載の多相クロック生成回路。
- 前記周波数プロファイル保持回路は、前記基準クロック信号のクロック数をカウントする第1のカウンタと、前記周波数プロファイルを保持するメモリとを有し、前記第1のカウンタが所定のカウントを行う毎に、前記メモリの読み出しアドレスを更新し、更新されたアドレスから読み出された周波数プロファイルに基づいて前記出力する周波数プロファイルを更新することを特徴とする請求項1乃至3いずれか1項に記載の多相クロック生成回路。
- 前記第1のカウンタは、前記開始信号に基づき前記基準クロック信号のカウントを開始することを特徴とする請求項4に記載の多相クロック生成回路。
- 前記周波数プロファイルは、前記周波数プロファイルを更新するサイクルを所定の割合で分割する微調整期間設定値を含み、前記クロック選択回路は、前記微調整期間設定値に基づき選択するクロック信号の位相変更幅を微調整することを特徴とする請求項1乃至5いずれか1項に記載の多相クロック生成回路。
- 前記クロック選択回路は、選択するクロック信号の位相変更幅を前記出力する周波数プロファイルに含まれる変更幅設定値に基づき変更し、さらに前記変更幅設定値によって指定される位相変更幅は、前記微調整期間設定値に基づき値が微調整されることを特徴とする請求項6に記載の多相クロック生成回路。
- 前記周波数プロファイル保持回路は、前記基準クロック信号のクロック数をカウントする第1のカウンタを有し、
前記クロック選択回路は、前記基準クロック信号のクロック数をカウントし、前記第1のカウンタと同じ最大カウント値を有する第2のカウンタと、
第2のカウンタが出力するカウント値と前記周波数プロファイル保持回路から出力される前記任意の周期を所定の割合で分割する微調整期間設定値とを比較する比較回路とを有し、
前記比較回路は、前記微調整期間設定値に応じて比較信号を出力し、
前記クロック選択回路は、前記比較信号に応じて前記周波数プロファイルに含まれる変更幅設定値を微調整し、微調整された前記変更幅設定値に基づき前記多相クロック信号の中からどの位相のクロック信号を帰還させるかを選択することを特徴とする請求項1に記載の多相クロック生成回路。 - 基準クロック信号とフィードバッククロック信号とに基づき多相クロック信号を生成する位相ロックループ回路と、
周波数プロファイル情報を保持する周波数プロファイル保持回路と、
前記周波数プロファイル情報に基づいて前記多相クロック信号の中から前記フィードバッククロック信号として帰還させるクロック信号を選択するクロック選択回路とを備え、
前記周波数プロファイル保持回路が、前記周波数プロファイル情報を更新し、更新された周波数プロファイル情報を生成することを特徴とする多相クロック生成回路。 - 前記クロック選択回路が、さらに、更新された周波数プロファイル情報に基づいてクロック信号を選択することを特徴とする請求項9記載の多相クロック生成回路。
- 前記多相クロック生成回路は、レーザー出力を変調するためのパルス信号を出力するパルス幅変調回路のパルス幅調整用クロック信号を生成するクロック生成回路であることを特徴とする請求項1乃至10のいずれか1項に記載の多相クロック生成回路。
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CN114019857A (zh) * | 2021-10-28 | 2022-02-08 | 华中师范大学 | 一种基于相位内插的高精度相位调节与测量系统及方法 |
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