JP2002043938A - 周波数シンセサイザ、周波数変換方法、画像形成装置、画像形成方法及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 高精度な画素単位の周波数制御、および、安
価な構成によるＬＳＩ化を行うこと。 【解決手段】 基準クロック信号の周波数に対して係数
倍の周波数を有する出力信号の周期を略等分割した位相
差を有するクロック信号群を発生し、第１の制御信号に
基づきクロック信号群から所望とする隣接位相の２つの
クロック信号対を選択出力し、第２制御信号に基づきク
ロック信号対と該クロック信号対の位相差内のクロック
位相とから１つのクロック信号を選択出力し、１つのク
ロック信号と周波数設定データとに基づき第１および第
２の制御信号を発生し、１つのクロック信号と基準クロ
ック信号とを入力し基準クロック信号に対するクロック
信号の位相差を示す位相差信号を出力し、位相差信号に
基づきクロック信号群を制御する

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、周波数シンセサイ
ザ、周波数変換方法、周波数変換制御プログラムを記録
した記録媒体、画像形成装置、画像形成方法及び画像形
成制御プログラムを記録した記録媒体に関し、特に、カ
ラーレーザ印画エンジンの画素位置合わせに使用される
入力基準クロック信号に対して係数倍周波数のクロック
信号を出力可能な周波数変換処理及びその周波数変換処
理を用いた画像形成処理に関する。

【０００２】

【従来の技術】（従来の周波数シンセサイザ）従来の周
波数シンセサイザを、カラーレーザ印画エンジンの画素
位置合わせに適用する場合の例を図１９に基づいて説明
する。

【０００３】カラーレーザ印画エンジンとして、例え
ば、６００ｄｐｉ機の場合、約８０００画素サイズにお
いて１６画素程度の画サイズ誤差が発生するため、約±
0.2%(2000ppm)の画素周波数制御範囲が必要である。

【０００４】また、１／８画素程度の画サイズ誤差に抑
えるためには、約15ppm精度の高精度な画素周波数制御
が必要になる。

【０００５】図１９は、従来の周波数シンセサイザの構
成例を示す。

【０００６】周波数ｆｒの基準クロック信号Ｋｒは分周
数Ｎｒの固定分周回路（Ｎｒ）１２に入力され、基準信
号Ｒとして位相比較回路（ＰＤ）１４に入力される。

【０００７】一方、制御信号発生回路（Δ）１６から出
力される駆動制御信号によって周波数が変化するする可
変発振回路（ＶＣＯ）１７の周波数ｆｖの出力信号Ｋｖ
は、可変分周回路（Ｎｖ）１３に入力され分周数Ｎｖさ
れた比較信号Ｖを出力し位相比較回路１４に入力され
る。分周数Ｎｖは、分周数設定データ（ＤＦ）によって
可変できる。

【０００８】位相比較回路１４は、比較信号Ｖが基準信
号Ｒより遅れた時(進んだ時)発生するアップパルスＵ
(ダウンパルスＤ)をチャージポンプ回路１５に入力す
る。チャージポンプ回路１５では、アップパルスＵ及び
ダウンパルスＤから誤差電圧を発生して制御信号発生回
路１６に入力し、比較信号Ｖが基準信号Ｒに対して位相
が合うように出力制御される。

【０００９】以上説明した周波数シンセサイザでは、下
式の関係が成り立つ。

【００１０】 ｆv＝(Ｎv／Ｎr)×ｆr …（１） このようにして基準クロック周波数ｆｒに対して、係数
倍された周波数ｆｖのクロック信号Ｋｖを出力すること
ができる。

【００１１】周波数シンセサイザは、周波数可変範囲と
周波数設定精度で規定される。今、下記条件を考える。 ａ）周波数可変範囲 ：±2000ppm程度 ｂ）周波数設定精度 ：15ppm程度 １／２^16＝１／65536＝15.25ppm …（２） (65536)／(65536-128)＝＋1953ppm …（３） (65536-256)／(65536-128)＝−1957ppm …（４） （２）〜（４）式より、可変分周回路１３は１例とし
て、以下のように設計可能な周波数シンセサイザを実現
できる。

【００１２】 カウンタビット数 ：１６ビット 分周数設定データＤＦ ：8ビット 分周数範囲 ：65280〜65408〜65536

【００１３】

【発明が解決しようとする課題】（課題１）以上説明し
た周波数シンセサイザは、周波数設定精度を上げる場
合、可変分周回路１３の分周数を大きくする必要があ
る。これは出力信号Ｋｖの周波数チェック間隔が大きく
なることを意味し、周波数設定精度の向上に呼応して可
変発振回路１７は、数万クロックに渡って発振周波数を
安定に保持できる構成が必要となる。

【００１４】しかし、数万クロックに渡って周波数安定
を維持できる可変発振回路１７は、従来の汎用ＬＳＩプ
ロセスのみでは容易に実現できず、安価に作製すること
ができない。

【００１５】また、従来の周波数シンセサイザをカラー
レーザ印画エンジンに搭載した場合、システムＬＳＩと
して構成する画素変調回路２５（後述する図１０参照）
には安定な動作が保証されない。

【００１６】（課題２）また、周波数設定精度の向上に
呼応して、発振周波数を安定に保持するためには、可変
発振回路１７のみならず、ＬＳＩでは実現できない大容
量のコンデンサを使用したチャージポンプ回路１５によ
ってアタック／リカバリ能力を犠牲にしても、発振出力
信号を安定に制御しておく必要がある。

【００１７】しかし、チャージポンプ回路１５によって
発振出力信号を安定に制御しておくために、アタック／
リカバリ能力を犠牲にした場合、迅速な出力周波数切換
えを行うことができず、応用範囲が限定されていた。

【００１８】そこで、本発明の目的は、高精度な画素単
位の周波数制御、および、安価な構成によるＬＳＩ化が
可能な周波数シンセサイザ、周波数変換方法及び周波数
変換制御プログラムを記録した記録媒体を提供すること
にある。

【００１９】また、本発明の他の目的は、４ドラム等の
カラーレーザ印画エンジンにおいて各色の画サイズ合わ
せを簡単にかつ確実に行うことが可能な画像形成装置、
画像形成方法及び画像形成制御プログラムを記録した記
録媒体を提供することにある。

【００２０】

【課題を解決するための手段】本発明は、基準クロック
信号の周波数に対して係数倍の周波数を有する出力信号
を発生する周波数シンセサイザであって、前記出力信号
の周期を略等分割した位相差を有するクロック信号群を
発生する可変発振手段と、第１の制御信号に基づいて、
前記クロック信号群から所望とする隣接位相の２つのク
ロック信号対を選択して出力する主位相選択手段と、第
２制御信号に基づいて、前記クロック信号対と該クロッ
ク信号対の位相差内のクロック位相とから１つのクロッ
ク信号を選択して出力する副位相選択手段と、前記選択
された１つのクロック信号と周波数設定データとに基づ
いて、前記第１の制御信号および第２の制御信号を発生
する制御信号発生手段と、前記選択された１つのクロッ
ク信号と前記基準クロック信号とが入力され、該基準ク
ロック信号に対する該クロック信号の位相差を示す位相
差信号を出力する位相比較手段と、前記出力された位相
差信号に基づいて、前記可変発振手段を制御する発振制
御手段とを具えることを特徴とする。

【００２１】本発明は、基準クロック信号の周波数に対
して係数倍の周波数を有する出力信号を発生する周波数
シンセサイザであって、前記出力信号の周期を略等分割
した位相差を有するクロック信号群を発生する可変発振
手段と、第３の制御信号に基づいて、前記クロック信号
群から１つのクロック信号を選択して出力する位相選択
手段と、前記クロック信号と前記周波数設定データとに
基づいて、前記第３の制御信号を発生する制御信号発生
手段と、前記クロック信号と前記基準クロック信号とが
入力され、該基準クロック信号に対する該クロック信号
の位相差を示す位相差信号を出力する位相比較手段と、
前記出力された位相差信号に基づいて、前記可変発振手
段を制御する発振制御手段とを具えることを特徴とす
る。

【００２２】ここで、前記クロック信号群および前記ク
ロック対の中から、関連するクロック信号と周波数設定
データとに基づいて前記第１の制御信号および第２の制
御信号、又は、第３の制御信号を発生する制御信号発生
手段をさらに具えてもよい。

【００２３】本発明は、入力画像データに応じて画像の
形成を行う画像形成装置であって、前記周波数シンセサ
イザと、前記周波数シンセサイザからの出力信号に基づ
いて、前記入力画像データの出力制御を行うことによっ
て画像の形成を行う出力制御手段とを具えることを特徴
とする。

【００２４】前記画像データの画像サイズを所定画素数
の間隔で検出する画像サイズ検出部と、前記所定画素数
を係数分割した画素数周期に基づいて、前記周波数シン
セサイザの前記主位相選択手段および前記副位相選択手
段、又は、前記位相選択手段を周期的に制御する制御手
段をさらに具えてもよい。

【００２５】本発明は、基準クロック信号の周波数に対
して係数倍の周波数を有する出力信号を発生する周波数
変換方法であって、前記出力信号の周期を略等分割した
位相差を有するクロック信号群を発生する可変発振工程
と、第１の制御信号に基づいて、前記クロック信号群か
ら所望とする隣接位相の２つのクロック信号対を選択し
て出力する主位相選択工程と、第２制御信号に基づい
て、前記クロック信号対と該クロック信号対の位相差内
のクロック位相とから１つのクロック信号を選択して出
力する副位相選択工程と、前記選択された１つのクロッ
ク信号と周波数設定データとに基づいて、前記第１の制
御信号および第２の制御信号を発生する制御信号発生工
程と、前記選択された１つのクロック信号と前記基準ク
ロック信号とが入力され、該基準クロック信号に対する
該クロック信号の位相差を示す位相差信号を出力する位
相比較工程と、前記出力された位相差信号に基づいて、
前記可変発振工程において発生するクロック信号群を制
御する発振制御工程とを具えることを特徴とする。

【００２６】本発明は、基準クロック信号の周波数に対
して係数倍の周波数を有する出力信号を発生する周波数
変換方法であって、前記出力信号の周期を略等分割した
位相差を有するクロック信号群を発生する可変発振工程
と、第３の制御信号に基づいて、前記クロック信号群か
ら１つのクロック信号を選択して出力する位相選択工程
と、前記クロック信号と前記周波数設定データとに基づ
いて、前記第３の制御信号を発生する制御信号発生工程
と、前記クロック信号と前記基準クロック信号とが入力
され、該基準クロック信号に対する該クロック信号の位
相差を示す位相差信号を出力する位相比較工程と、前記
出力された位相差信号に基づいて、前記可変発振工程に
おいて発生するクロック信号群を制御する発振制御工程
とを具えることを特徴とする。

【００２７】本発明は、入力画像データに応じて画像の
形成を行う画像形成方法であって、前記周波数変換方法
によって作成した出力信号に基づいて、前記入力画像デ
ータの出力制御を行うことによって画像の形成を行う出
力制御工程を具えたことを特徴とする。

【００２８】本発明は、コンピュータによって、基準ク
ロック信号の周波数に対して係数倍の周波数を有する出
力信号の発生の制御をするためのプログラムを記録した
媒体であって、該制御プログラムはコンピュータに、前
記出力信号の周期を略等分割した位相差を有するクロッ
ク信号群を発生させ、第１の制御信号に基づいて、前記
クロック信号群から所望とする隣接位相の２つのクロッ
ク信号対を選択して出力させ、第２制御信号に基づい
て、前記クロック信号対と該クロック信号対の位相差内
のクロック位相とから１つのクロック信号を選択して出
力させ、前記選択された１つのクロック信号と周波数設
定データとに基づいて、前記第１の制御信号および第２
の制御信号を発生させ、前記選択させた１つのクロック
信号と前記基準クロック信号とを入力させ、該基準クロ
ック信号に対する該クロック信号の位相差を示す位相差
信号を出力させ、前記出力させた位相差信号に基づい
て、前記発生させたクロック信号群を制御させることを
特徴とする。

【００２９】本発明は、コンピュータによって、基準ク
ロック信号の周波数に対して係数倍の周波数を有する出
力信号の発生の制御をするためのプログラムを記録した
媒体であって、該制御プログラムはコンピュータに、前
記出力信号の周期を略等分割した位相差を有するクロッ
ク信号群を発生させ、第３の制御信号に基づいて、前記
クロック信号群から１つのクロック信号を選択して出力
させ、前記クロック信号と前記周波数設定データとに基
づいて、前記第３の制御信号を発生させ、前記クロック
信号と前記基準クロック信号とを入力させ、該基準クロ
ック信号に対する該クロック信号の位相差を示す位相差
信号を出力させ、前記出力させた位相差信号に基づい
て、前記発生させたクロック信号群を制御させることを
特徴とする。

【００３０】本発明は、コンピュータによって、入力画
像データに応じた画像の形成制御をするためのプログラ
ムを記録した媒体であって、該制御プログラムはコンピ
ュータに、前記周波数変換制御プログラムを記録した媒
体を用いて、基準クロック信号の周波数に対して係数倍
の周波数を有する出力信号を発生させ、前記発生させた
出力信号に基づいて、前記入力画像データの出力制御を
行うことによって画像の形成を行わせることを特徴とす
る。

【００３１】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。

【００３２】［第１の例］本発明の第１の実施の形態
を、図１〜図９に基づいて説明する。

【００３３】（周波数シンセサイザ）本例では、周波数
シンセサイザの構成例について説明する。

【００３４】図１は、基準クロック信号周波数の係数倍
周波数の出力信号を発生する周波数シンセサイザの構成
例を示す。

【００３５】図１に示す周波数シンセサイザは、出力信
号の周期を略等分割の位相差を持つ多相のクロック信号
群Ｋ０〜Ｋ７を発生する可変周波数発振回路（ＶＣＯ）
６と、前記クロック信号群Ｋ０〜Ｋ７から第１の制御信
号Ｓ１によって所望する隣接位相の２つのクロック信号
対ＫＡ，ＫＢを選択して出力する主位相選択回路（ｃｏ
ａｒｓｅ）５と、クロック信号対ＫＡ，ＫＢとこれらの
位相差内のクロック位相から第２の制御信号Ｓ２で１つ
のクロック信号Ｋｖを選択して出力する副位相選択回路
（ｆｉｎｅ）４と、前記クロック信号Ｋｖと周波数設定
データＤＦとによって前記第１の制御信号Ｓ１及び第２
の制御信号Ｓ２を発生する制御回路（ｃｏｎｔ）７と、
前記クロック信号Ｋｖと基準クロック信号Ｋｒとが入力
される位相比較回路（ＰＤ）１と、位相比較回路１の出
力信号に基づいて前記可変周波数発振回路６を制御する
チャージポンプ回路（ＣＰ）２および制御信号発生回路
（Δ）３とを備えている。

【００３６】次に、周波数シンセサイザの動作について
説明する。

【００３７】基準クロック信号Ｋｒは、そのまま一般的
なアップパルスＵ及びダウンパルスＤを発生する位相比
較回路１に入力される。もちろん、基準クロック信号Ｋ
ｒは元クロック信号を便宜分周又は逓倍されたものでも
よい。

【００３８】位相比較回路１の出力パルスは、一般的な
チャージポンプ回路２に入力され、誤差電圧を発生して
同じく一般的な制御信号発生回路３に入力され、制御電
圧Ｖｃを出力する。

【００３９】制御電圧Ｖｃは、図２に示すような多相ク
ロックの可変周波数発振回路６に入力され、多相クロッ
ク信号Ｋ０〜Ｋ７の発振周波数を制御する。多相クロッ
ク信号Ｋ０〜Ｋ７は、発振クロック周期を８等分したタ
イミングのクロック信号群である。この多相クロック信
号Ｋ０〜Ｋ７は、主位相選択回路５に入力され、位相選
択信号Ｓ１によって２つの主選択クロックＫＡ及びＫＢ
を出力する。

【００４０】主選択クロックＫＡ及びＫＢは、副位相選
択回路４に入力され、位相選択信号Ｓ２によって比較信
号Ｋｖを出力する。比較信号Ｋｖは、位相比較回路１に
入力されると共に、制御論理回路７にクロック信号とし
て入力される。

【００４１】制御論理回路７には、周波数設定データＤ
Ｆが入力されており、位相選択信号Ｓ１、Ｓ２を出力し
て主位相選択回路５及び副位相選択回路４を制御する。

【００４２】（多相クロックの可変周波数発振回路）図
２は、多相クロックの可変周波数発振回路６の構成例を
示す。

【００４３】この可変周波数発振回路６には、各々同構
成の差動遅延回路９ａ〜９ｄがリング状に結線されてい
る。ただし、差動遅延回路９ｄの出力差動信号は、差動
遅延回路９ａに入力するとき、正極／負極を互いに違え
て結線することにより発振回路を構成している。

【００４４】図３は、差動遅延回路９ａ〜９ｄのＣＭＯ
Ｓ回路構成例を示す。

【００４５】駆動電圧ＶｄはMN1/G、MN3/Gに入力され
る。MN3のドレイン電流Ｉ１はソースカップルMN2、MN4
の各ソースに接続される。MN2/G及びMN4/Gには正極信号
Ｐｉ、負極信号Ｎｉが入力される。MN1/Dはゲート−ド
レイン短絡MP1/D、MP2/G及びMP3/Gに入力されている。

【００４６】電流Ｉ２を出力するMP2/D及びMP3/Dは、各
々MN2/D及びMN4/Dに結線されると共に、ゲート−ドレイ
ン短絡MN5/S及びMN6/Sが接続され、正極信号Ｐｏ及び負
極信号Ｎｏを出力する。Ｉ２＝Ｉ１／２にしておくと、
Ｐｏ及びＮｏの各遷移期間では電流Ｉ２によって充放電
が行われる。電流Ｉ２は、駆動電圧Ｖｄにによって決定
されるため、入出力遅延時間が制御できることになる。
従って、各差動遅延回路９ａ〜９ｄの遅延時間は、発振
周期Ｔｖの１／８となる。発振周波数ｆｖ（発振周期Ｔ
ｖ）は、制御電圧Ｖｃを差動遅延回路９ａ〜９ｄの各制
御電圧Ｖｄとすることによって制御できる。

【００４７】差動遅延回路９ａ〜９ｄの各差動出力信号
は差動バッファ８ａ〜８ｄを介して各々１／８周期ずつ
位相の異なる多相クロック信号Ｋ０〜Ｋ７を出力でき
る。

【００４８】以上説明した多相可変発振回路６は、ＣＭ
ＯＳプロセスで容易にＬＳＩ内に構成できるものであ
る。

【００４９】（主位相選択回路）図５は、多相クロック
信号Ｋ０〜Ｋ７が入力される主位相選択回路５の出力信
号ＫＡ及びＫＢは、位相選択信号Ｓ１によって８つの状
態が存在する。ここでは、ＫＡ及びＫＢは、差動クロッ
ク信号とする。特徴としては、ＫＡ及びＫＢともに、２
状態番号で出力クロックが変化せず、続く状態番号でク
ロック番号が２つ変化する。

【００５０】また、位相選択信号Ｓ１によって、 状態０→状態７→状態０→状態７ の状態の順次動作が実現できる。

【００５１】（副位相選択回路）図４は、差動クロック
信号ＫＡ及びＫＢが入力される副位相選択回路４の構成
例を示す。

【００５２】ＫＡ及びＫＢは、選択回路ＳＷａ〜ＳＷｈ
に入力される。各選択回路は、位相選択信号Ｓ２を構成
するＳ２ａ〜Ｓ２ｈ各々入力されており、Ｌレベル（Ｈ
レベル）時、ＫＡ（ＫＢ）が選択される。

【００５３】選択回路ＳＷａ〜ＳＷｈの各出力差動信号
は、差動遅延回路１０ａ〜１０ｈに各々入力される。こ
れら差動遅延回路１０ａ〜１０ｈは、例えば図３で説明
した可変周波数発振回路６に使用した差動遅延回路と同
一構成にしておく。

【００５４】制御電圧ＶＣ２は、可変周波数発振回路６
の制御電圧ＶＣ１と同じでよい。このため、新たに制御
回路を設ける必要は無い。差動遅延回路１０ａ〜１０ｈ
の各々の差動出力端子は互いに接続されており、差動バ
ッファ１１を介して比較クロック信号Ｋｖを出力する。

【００５５】Ｋｖの状態は図６（ａ）及び（ｂ）に示す
ように、状態式で示されるA〜E、a〜eの10の状態があ
り、選択信号Ｓ２ａ〜Ｓ２ｈによって設定する。図６
（ａ）がＫＢがＫＡより遅れている場合の状態であり、
図６（ｂ）がＫＢがＫＡより進んでる場合の状態であ
る。

【００５６】図７（ａ）は、差動遅延回路１０ａ〜１０
ｈの出力結線点の波形を差動信号一方で示したものであ
る。

【００５７】状態Ａ(ａ)では、最も位相の進んだ状態で
あり遷移領域(期間t0〜t2及び期間t4〜t6)で電流(8×I
2)で充放電されている。しかし、寄生容量もおおよそ８
倍になっているため、電圧上昇及び下降速度は可変発振
回路６内の差動遅延回路出力信号のそれとほぼ等しく、
遷移時間はクロック周期Ｔｖの１／４程度になる。

【００５８】状態Ｂ(ｂ)では、期間t0〜t1及びt4〜t5で
は充放電電流が(7-1)×I2＝6×I2であり、それ以後スレ
ッシュ電圧Vthを超えて電圧遷移が終了するまで充放電
電流は8×I2である。

【００５９】状態Ｃ(ｃ)では、期間t0〜t1及びt4〜t5で
は充放電電流が(6-2)×I2＝4×I2であり、それ以後、ス
レッシュ電圧Vthを超えて電圧遷移が終了するまで充放
電電流は8×I2である。

【００６０】状態Ｄ(ｄ)では、期間t0〜t1及びt4〜t5で
は充放電電流が(5-3)×I2＝2×I2であり、それ以後、ス
レッシュ電圧Vthを超えて電圧遷移が終了するまで充放
電電流は8×I2である。

【００６１】状態Ｅ(ｅ)は、最も位相の遅れた状態であ
り、遷移領域(期間t1〜t3及び期間t5〜t7)で電流(8×I
2)で充放電され、状態Ａ(ａ)に比べて１／８Ｔｖ位相が
遅れる。

【００６２】以上の動作により、各状態の遷移領域にお
ける充放電波形は、図６（ａ）に示すようになり、状態
Ａ〜Ｅ(ａ〜ｅ)は各々１／32Ｔｖづつ位相のずれた（位
相等分割した）クロック信号を出力することができる。

【００６３】図７（ｂ）は差動遅延回路１０ａ〜１０ｈ
の出力結線点の寄生容量が可変発振回路６よりレイアウ
ト上で相対的に５０％程度大きくなった場合の各状態に
おける動作波形を示す。

【００６４】このような場合でも、位相等分割動作は満
足され確実に以上説明した動作が実現できることがわか
る。差動遅延回路の遅延時間を0.5ns以下で安定に動作
させることは難しく、クロック周波数が２００ＭＨｚを
超えると可変周波数発振回路６で８を超える多相クロッ
ク信号を出力することは容易に実現できない。

【００６５】以上説明した副位相選択回路は、可変周波
数発振回路６で実現できなかった微細クロック位相を論
理的な補間処理で容易に実現することができる。

【００６６】（プリスケーラ動作）次に、プリスケーラ
動作について説明する。

【００６７】以上説明したように、選択信号S1及びS2を
制御することによって比較信号の位相を1/32周期づつ高
精度に位相変化させることができる。

【００６８】図８（ａ）（ｂ）は、位相遅れシーケンス
を示す。

【００６９】図８（ａ)は主位相選択回路５及び副位相
選択回路４の状態を示し、図８（ｂ）は比較クロック信
号Ｋｖの位相変化を示す。

【００７０】図９（ａ）（ｂ）は、位相進みシーケンス
を示す。

【００７１】図９（ａ）は主位相選択回路５及び副位相
選択回路４の状態を示し、図９（ｂ）は比較クロック信
号Ｋｖの位相変化を示す。

【００７２】Ｎ１クロック期間で１周期だけ位相を遅ら
せたとき、出力クロックＣＫの周波数は、下式に示すよ
うに、基準クロック信号周波数ｆｒより周波数が高くな
る。

【００７３】 ｆck＝ｆｒ×Ｎ１／(Ｎ１−１) …（５） Ｎ１クロック期間で１周期だけ位相を進めたとき、出力
クロックＣＫの周波数は、下式に示すように、基準クロ
ック信号周波数ｆｒより周波数が低くなる。

【００７４】 ｆck＝ｆｒ×Ｎ１／(Ｎ１＋１) …（６） Ｎ２クロック期間で1/32周期だけ位相を遅らせたとき、
出力クロックＣＫの周波数は、下式に示すように、基準
クロック信号周波数ｆｒより周波数が高くなる。

【００７５】 ｆck＝ｆｒ×Ｎ２／(Ｎ２−1/32) …（７） Ｎ２クロック期間で1/32周期だけ位相を進めたとき、出
力クロックＣＫの周波数は、下式に示すように、基準ク
ロック信号周波数ｆｒより周波数が低くなる。

【００７６】 ｆck＝ｆｒ×Ｎ２／(Ｎ２−1/32) …（８） さて、周波数シンセサイザの仕様を従来例と同じく以下
のように設定する。

【００７７】 （ａ）周波数可変範囲 ：±2000ppm程度 （ｂ）周波数設定精度 ：15ppm程度 最大周波数遷移を示す（５）、（６）式より期間Ｎ１を
512クロック周期にすると、＜最大周波数可変範囲：±2
000ppm程度＞が実現でき、最小周波数遷移を示す
（７）、（８）式より期間Ｎ２を2048(４×Ｎ１)クロッ
ク周期にすると、＜周波数設定精度：15ppm程度＞が実
現できる。

【００７８】すなわち、2048クロック周期期間で−128/
32(４回転)〜−1/32，0，＋1/32〜＋128/32(４回転)ク
ロック周期の位相制御を周波数設定データＤＦで行えば
出力クロック周波数を所望に変化させることができる。
正負は、位相変化制御シーケンスを逆に行えば実現でき
る。

【００７９】チャージポンプ回路２の動作を安定させ周
波数安定度を確保するためには、各条件における位相制
御期間Ｎ２内における1/32周期の位相制御間隔をできる
限り等間隔に分散せせるのが望ましい。

【００８０】図８および図９は、各位相制御間隔を等間
隔にしたものであり、位相変化速度が一定すなわち周波
数が一定であり、チャージポンプ電圧を一定にできるこ
とを意味する。

【００８１】［変形例］次に、上述した周波数シンセサ
イザの変形例について説明する。

【００８２】ここでは、図１に示した周波数シンセサイ
ザにおいて、以下の回路を設けたことに特徴がある。

【００８３】すなわち、クロック信号群Ｋ０〜Ｋ７から
第３の制御信号によって１つのクロック信号Ｋｖを選択
して出力する位相選択回路と、クロック信号Ｋｖと周波
数設定データＤＦとによって第３の制御信号を発生する
制御論理回路とを設ける。

【００８４】位相選択回路は、主位相選択回路５および
副位相選択回路４に代用され、制御論理回路は、制御論
理回路７に代用されるものである。

【００８５】また、他の変形例として、クロック信号群
Ｋ０〜Ｋ７及びクロック対ＫＡ，ＫＢの中から、関連す
るクロック信号と周波数設定データとによって第１及び
第２又は第３の制御信号を発生する制御論理回路を設け
てもよい。

【００８６】［第２の例］次に、本発明の第２の実施の
形態を、図１０〜図１６に基づいて説明する。

【００８７】本例では、前述した第１の例で示した周波
数シンセサイザを、画像形成装置としての４ドラム／２
ビーム方式のレーザ印画エンジンに搭載した例について
説明する。

【００８８】（画像書込み部）図１０において、レーザ
チップ２３は、レーザーダイオードａ，ｂを有する２ビ
ームタイプのものであり、各バック光を受光するフォト
ダイオードｃから構成されている。

【００８９】各レーザダイオードを発光制御する駆動電
流Ｉｄ１，Ｉｄ２は、ＬＤドライバ２４より供給され
る。フォトダイオードｃからの発光量を検出したモニタ
ー電流ＩｍはＬＤドライバ２４に入力され、レーザーダ
イオードａ，ｂの発光量のＡＰＣ（オートパワーコント
ロール）を行う。

【００９０】レーザチップ２３は、２つのレーザ発光点
間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子
特性上できない。このため、図１１に示すように、格子
線で示される画素領域に対して、レーザ走査方向に例え
ば１６画素離れた位置に２つのビームが発生するように
斜め配置しておく。

【００９１】レーザーチップ２３から発生した変調レー
ザービームは、モータ軸に固定されて図中矢印方向への
回転するポリゴンミラー１８によって偏光され、感光ド
ラム２０上に変調レーザービームを走査する。ｆ−θレ
ンズ１９は、偏光された変調レーザビームを感光ドラム
２０上に線速度一定に集光するためのものである。

【００９２】感光ドラム２０及び印画トナーを予め所定
の静電帯電しておくと、感光ドラム２０上における照射
光量に応じて印画トナーの付着量が変わる為中間調画像
の印画が可能になる。ＢＤミラー２１は、感光ドラム２
０と機械的に位置関係が固定されており、ＢＤミラー２
１からの反射レーザビームは受光ダイオード２２に入力
され、感光ドラム２０上の情報書き込み開始位置を検出
するために使用される。受光ダイオード２２の出力は水
平同期信号発生回路２７に入力されて水平同期信号ＢＤ
を発生する。

【００９３】ＢＤ信号は画素変調回路２５に入力され
る。画素変調回路２５は水平同期信号ＢＤに同期した画
素クロックまたはその係数倍クロックを発生する。この
画素クロックをもとに画素データを読み取るためのリー
ドクロックＲＫ１、ＲＫ２を画素データ発生部２６に入
力する。画素データ発生部２６は画素変調回路２５に対
して、画素データＤ１，Ｄ２及び各々のライトクロック
ＷＫ１、ＷＫ２を出力する。入力された画素データをも
とに所望のレーザ光量変調を可能にする画素変調信号Ｏ
Ｎ１、ＯＮ２をＬＤドライバ２４に出力する。

【００９４】（画素変調回路の対応）以上説明した４ド
ラム／２ビームレーザ印画エンジンは、従来の１ドラム
／１ビームレーザ印画エンジンに比べて画素変調規模が
８倍になるため、ＬＳＩ化が必要になる。さらに、４ド
ラムのレーザ印画エンジンは、各色毎に図１０の画像書
込み部があるため最低３項目に関して画素合わせをしな
ければならない。

【００９５】各画像書込み部におけるＢＤ信号のタイミ
ング誤差による画像の位置ズレ補正である。これは画素
変調回路２５において絶対画素位置設定データＲＧによ
り画素クロックの位相(遅延)制御で1/32画素程度には電
気的には実現できる。

【００９６】２ビームレーザチップ２３は、前述したよ
うに角度の浅い斜め配置のため取り付け角度誤差、変動
によって図示するようにビーム間隔が変動し画素位置補
正が必要になる。これも画素変調回路２５において相対
画素位置設定データＲＰによって画素クロックの位相
(遅延)制御によって1/32画素程度には電気的には実現で
きる。

【００９７】レーザチップ２３、ポリゴンミラー１８、
f−θレンズ１９、感光ドラム２０までの光学的機械精
度バラツキによる画像サイズの誤差を補正する必要があ
る。これは、画素クロック周波数を変化させるための周
波数シンセサイザを画素変調回路に搭載して画素周波数
設定データＤＦによって実現する。このため、図１０の
画像書込み部における画素変調回路には、画素位置合わ
せ用の画素位置設定データＤＳが入力されている。

【００９８】（４ドラム／２ビーム対応の画素変調ＬＳ
Ｉ）図１２は、前述した周波数シンセサイザを搭載する
４ドラム／２ビーム方式のレーザ印画エンジン（図１０
参照）用の画素変調回路２５をＬＳＩ化したＬＳＩシス
テムの構成例である。

【００９９】画素クロックを発生させるＰＬＬ回路３１
は、図１に示した周波数シンセサイザによって構成され
る。

【０１００】図１２において、基準クロックＣＫは、周
波数シンセサイザとしても機能するＰＬＬ回路３１に入
力され、画素クロック周波数の４倍の各々１／８周期位
相がずれた(１／３２画素ずれた)８相クロックバスＫを
出力する。画素位置設定データＤＳは、ＰＬＬ回路３１
に入力されている。

【０１０１】画素位置設定データＤＳにおける画素周波
数設定データＤＦを使用する。ＰＬＬ回路３１の８相ク
ロック発生する可変周波数発振回路（ＶＣＯ）回路６の
制御電流Ｉｖ０が出力される。水平同期信号ＢＤは、Ｂ
Ｄ遅延回路２９に入力され、画素位置設定データＤＳに
よってＢＤ信号を遅延制御される。

【０１０２】ＢＤ遅延回路２９は、制御電流Ｉｖ０が入
力されており、ＰＬＬ回路３１内の可変周波数発振回路
６に使用している可変遅延回路と同等の遅延回路が縦続
に接続された構成が含まれており、各遅延回路の接続点
からは互いに１／３２画素タイミングがずれたＢＤ信号
が発生している。

【０１０３】ここでは、画素位置設定データＤＳのうち
のドラム間の絶対画素位置設定データＲＧの微調整ビッ
トが使用されて所望のＢＤ信号に遅延制御してドラム間
画素位置合わせを１／３２画素まで微調整できる。

【０１０４】出力ＢＤ信号は、水平同期信号分離回路３
０に入力され、図１３に示すように、先行レーザ用の水
平同期信号ＨＤ１と、後行レーザ用の用水平同期信号Ｈ
Ｄ２とに分離される。

【０１０５】水平同期信号ＨＤ１、ＨＤ２は、各々同期
クロックジェネレータ３２ａ，３２ｂにＰＬＬ回路３１
出力の８相クロックバスＫと共に入力される。各同期ク
ロックジェネレータは、入力ＨＤ信号に同期した同期ク
ロック信号ＳＣＫ１，ＳＣＫ２を出力する。各クロック
の同期精度は１／３２画素である。

【０１０６】１ドラム／１ビーム機における同期精度は
１／８画素程度で十分であったが、４ドラム／２ビーム
機の場合、色ずれは直ちに色モワレや色調を変化させる
ため同期クロックジェネレータ特性に対する要求は高く
なる。

【０１０７】カラーレーザ印画エンジンの場合、画像の
階調再現は重要であるため、一般にＰＷＭ画素変調が用
いられる。また、デジタル画像処理に柔軟に対応するた
め、図１５（ｂ）に示すように、画素(Ｔｏ)３２分割に
よって変調を行う。

【０１０８】しかしながら、１ビーム当たり３２ビット
の画素データは膨大であり、実現不能である。このた
め、画素データＤ１、Ｄ２は６ビットデータとして書込
みクロックＷＫ１、ＷＫ２と共に３２ビット展開のデー
タデコーダ３４ａ，３４ｂに入力する。データデコーダ
３４ａ，３４ｂは、例えば６４アドレス／３２ビットの
ＳＲＡＭであり、格納データはユーザが前もって所望値
に設定しておく。

【０１０９】データデコーダ３４ａ，３４ｂの出力の３
２ビットデータを、図１４に示すように、シリアル変換
するわけである。例えば、画素周波数が２５ＭＨｚ(４
０ｎｓ)であったとすると、変調精度は１.２５ｎｓと非
常に高精度な信号処理が要求される。画素周波数は更に
上昇される傾向にある。同期クロックジェネレータ３２
ａ，３２ｂの出力の同期クロックＳＣＫ１，ＳＣＫ２及
びＨＲＢ１，ＨＲＢ２は各々タイムベース回路３３ａ，
３３ｂに入力される。

【０１１０】タイムベース回路３３ｂには、ＰＬＬ回路
３１におけるＶＣＯ回路６に使用されている可変遅延回
路と同等の可変遅延回路が縦続に接続された構成が含ま
れており、各々の接続点に各々１／３２画素ずれた画素
クロックが発生しており、入力される画素位置設定デー
タＤＳの中の相対画素位置設定データＲＰによってビー
ム間隔を高精度に調整できる。さらに、タイムベース回
路３３ａ，３３ｂでは、ドラム間画素位置合わせにおけ
る粗調のために、絶対画素位置設定データＲＧの上位ビ
ットが使用される。

【０１１１】図１４は、タイムベース回路３３ａ、３３
ｂの出力信号バスＫ１、Ｋ２の内容を示す。

【０１１２】ＤＫ０，ＤＫ１は、データデコーダ３４
ａ，３４ｂにおけるＳＲＡＭの読出しタイミングを用ク
ロックとして使用される。Ｋ０〜Ｋ３は(３２⇒８)ビッ
トデータ変換回路３５ａ、３５ｂに入力され、図１５
（ａ）で示す８ビットデータＤＶに変換される。図１４
で示すクロック遅延時間はＴｄをＢＤ遅延回路２０で行
われる分を含んで表すと、設定データＲＧ、ＲＰを各５
ビットとすると下式で示される。

【０１１３】Td1＝Td(0)＋RG(4:0)×(To/32) Td2＝Td(0)＋RG(4:0)×(To/32)＋RP(4:0)×(To/32) の式から理解できるように、画素データＤＶ１，ＤＶ２
の位相は１／３２画素の精度で位相制御できこのタイミ
ングで最終的にデータ変調すれば所望の画素変調が実現
できる。(３２⇒８)ビットデータ変換回路３５ａ，３５
ｂの各８ビットデータＤＶ１、ＤＶ２は変調回路３６
ａ，３６ｂに同期クロックＳＫ１、ＳＫ２と共に入力さ
れる。

【０１１４】変調回路３６ａ，３６ｂには、ＰＬＬ回路
３１におけるＶＣＯ回路６に使用されている可変遅延回
路と同等の可変遅延回路を縦続に接続したディレーチェ
ーン回路が含まれており、ＤＬＬ制御によって各々の遅
延量が１／３２画素になるように制御された８相クロッ
クが発生する構成になっており、図１５（ｂ）で示す３
２ビットシリアル変調信号ＯＮ１Ａ，ＯＮ２Ａを可能に
している。

【０１１５】３２ビットシリアル変調信号ＯＮ１Ａ，Ｏ
Ｎ２Ａはパルス幅追加回路３７ａ，３７ｂに入力する。
レーザダイオードは、電流を供給しても発光原理に起因
して直ちに発光せず遅延して発光し電流を遮断すると比
較すると直ちに消光する。

【０１１６】図１６（ａ）（ｂ）は、そのパルス幅追加
回路３７ａ，３７ｂの動作を示す。

【０１１７】図１６（ａ）に示す画素変調駆動電流がレ
ーザに供給されたとき、図１６（ｂ）のように発光期間
減少する(細る)。Ｐ２のように、狭パルスであると発光
しなくなり、正常な発光制御が実現できない。

【０１１８】これを解決するため、図１６（ｃ）のよう
に、各画素変調パルスに所定期間パルス幅を追加する
と、図１６（ｄ）のように、所望の発光パルスが得られ
る。パルス幅追加回路３７ａ，３７ｂには、変調回路３
６ａ，３６ｂに使用されている可変遅延回路と同等の可
変遅延回路が含まれており、変調回路３６ａ，３６ｂに
おける制御電流Ｉｖ１、Ｉｖ２が各々入力されている。

【０１１９】これにより、係数電流を発生させてパルス
幅追加すると共に、＜1/100画素の高精度制御を安定に
実現している。パルス幅追加回路３７ａ，３７ｂの出力
の画素変調信号ＯＮ１Ｂ，ＯＮ２Ｂは出力ドライバ３８
ａ，３８ｂに入力され、画素変調信号ＯＮ１，ＯＮ２を
ＬＤドライバ２４に出力する。

【０１２０】画素変調パルス信号のパルス幅精度は、＜
１ｎｓの高精度を要求されるため、小信号差動出力タイ
プが使用される。

【０１２１】以上説明した画素変調回路は、ＣＭＯＳの
ＬＳＩプロセスで実現可能であり、高集積化が期待でき
るものである。

【０１２２】［第３の例］次に、本発明の第３の実施の
形態を、図１７および図１８に基づいて説明する。

【０１２３】本例では、前述した第２の例に示した画像
形成装置としてのレーザ印画エンジンにおける運用例に
ついて説明する。

【０１２４】レーザー印画エンジンは、近年特に、カラ
ー化の要望が強いが、一般的にはＹｅ、Ｃｙ、Ｍｇ、Ｂ
ｋの４色トナーを用いた印画プロセスは白黒に比べてそ
のままでは４倍の印画時間を要してしまう。このため、
使用される感光ドラム２０を各色に設けた４ドラム化
と、レーザも一挙に２ライン書き込みできる２ビーム化
を併用する印画エンジンで対応することになる。

【０１２５】図１７は、前述した4ドラムのレーザ印画
エンジンの概略構成を示す。

【０１２６】感光ドラム２０ａ〜２０ｄがインラインに
配置されて４色毎の専用になり、印画紙２８に順次各色
トナーが転写されてカラー画像が再生される。各感光ド
ラム２０ａ〜２０ｄには、前述した図１１で示した静電
潜像を形成するためのレーザビーム光量による画像書込
み部が設けられる。

【０１２７】そして、本例では、前述した第２の例で示
したレーザ印画エンジン（図１０参照）において、画像
サイズを所定画素数の間隔で検出する画像サイズ検出部
と、所定画素数を係数分割した画素数周期で前述した周
波数シンセサイザ（図１参照）の主位相選択回路５およ
び副位相選択回路４を周期的に制御するようにしたこと
を特徴とするものである。

【０１２８】（レーザ印画エンジンにおける運用方法）
以下、レーザ印画エンジンにおける具体的な運用方法に
ついて説明する。各ドラムの画サイズ誤差は主に機構的
誤差変動で発生する。このため一度画サイズ誤差を補正
しても、環境変動、印画枚数によって再び誤差が発生す
るため再度補正する必要がある。このため画サイズ制御
は自動制御しなければならない。

【０１２９】このため、４ドラムのカラーレーザ印画エ
ンジンでは、所定印画枚数毎に例えば図１８に示すよう
な画サイズ測定用のパッチパターンを印画する。レーザ
走査の始点を代表する位置ＰＡとレーザ走査の終点を代
表する位置ＰＢにパッチパターンを書く。

【０１３０】もし、所望の画サイズであると、位置ＰＡ
及びＰＢで濃度検出した信号は図１８（ａ）のように、
互いに同じ間隔のパルス信号になる。

【０１３１】もし、画サイズが小さいと、図１８（ｂ）
のように、ＰＢにおけるパルス間隔が短くなる。

【０１３２】また、画サイズが大きいと、図１８（ｃ）
のように、ＰＢにおけるパルス間隔が長くなる。これに
より画サイズ誤差を１／８画素で検出できる。位置ＰＡ
と位置ＰＢの距離は画素数で表すことができる。

【０１３３】印画エンジンにおいては、周波数で考える
より全て画素を単位として考えるのが望ましい。

【０１３４】この場合の本発明の周波数シンセサイザの
運用方法について、下記する条件例で説明する。

【０１３５】 画サイズ検出間隔（ＰＢ−ＰＡ） ；Ｎ＝8000画素 最大画サイズ設定範囲 ；ΔＳ＝±16画素 画サイズ設定精度（ＰＢにおいて）；Δｓ＝1/8画素 画素クロック位相制御精度 ；Δθ＝1/(４×32)画素 位相回転分散周期Ｔｘは、最小値として下式で決定され
る。構成を簡単にするためにはＴｘを最小にするのが望
ましい。

【０１３６】Ｔｘ＝Ｎ／(Δｓ／Δθ)＝500画素 周波数シンセサイザの周波数制御は期間Ｔｘ単位で行え
ばよい。例えば、１／８画素だけ画サイズを小さくする
場合、期間Ｔｘにおいて位相遅れ動作を１回すればよ
い。１／８画素だけ画サイズを大きくする場合、期間Ｔ
ｘにおいて位相進み動作を１回すればよい。

【０１３７】また、16画素だけ画サイズ小さくする場
合、期間Ｔｘにおいてつまり期間Ｔｘおいて位相遅れ動
作を分散して128回行えばよい(１位相回転)。16画素だ
け画サイズ大きくする場合、期間Ｔｘにおいてつまり期
間Ｔｘおいて位相進み動作を分散して128回行えばよい
(１位相回転)。機種によって画サイズ検出間隔が変わっ
た場合、このＴｘ値を分散周期データＤＩＣとして用意
して周波数設定データＤＦとともに制御論理回路７に入
力すればよい。

【０１３８】以上説明した画サイズ設定動作の周波数設
定データＤＦ(８ビット)と画サイズ補正との関係を下記
の表１に示す。

【０１３９】

【表１】

【０１４０】以上説明した画素位置合わせ動作は、従来
の周波数演算方式の周波数シンセサイザにおいては、複
雑な計数値のカウンタを多数準備する必要がありデジタ
ル的画素位置補正動作が実現できない。

【０１４１】本発明の周波数シンセサイザにおいては、
目標出力周波数を決定する位相比較動作が出力信号周期
毎に行うことができ、これにより、可変発振回路６、チ
ャージポンプ回路２等のＰＬＬ構成回路ブロックが一般
的なＰＬＬ構成回路をそのまま使用できる。

【０１４２】なお、本発明は、複数の機器（例えば、ホ
ストコンピュータ、インターフェース機器、リーダ、プ
リンタなど）から構成されるシステムに適用しても、１
つの機器（例えば、ＰＤＡ（個人情報管理）機器のよう
な小型の画像処理機器、複写機、ファクシミリ装置）か
らなる装置に適用してもよい。

【０１４３】また、本発明は、システム或いは装置にプ
ログラムを供給することによって達成される場合にも適
用できることはいうまでもない。そして、本発明を達成
するためのソフトウェアによって表されるプログラムを
格納した記憶媒体を、システム或いは装置に供給し、そ
のシステム或いは装置のコンピュータ（又はＣＰＵやＭ
ＰＵ）が記憶媒体に格納されたプログラムコードを読出
し実行することによっても、本発明の効果を享受するこ
とが可能となる。

【０１４４】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。

【０１４５】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク、ハードディス
ク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ
−Ｒ、磁気テープ、不揮発性のメモリカード（ＩＣメモ
リカード）、ＲＯＭ（マスクＲＯＭ、フラッシュＥＥＰ
ＲＯＭなど）などを用いることができる。

【０１４６】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼動しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。

【０１４７】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵなどが実際の処理の一部または全部を行
い、その処理によって前述した実施形態の機能が実現さ
れる場合も含まれることは言うまでもない。

【０１４８】

【発明の効果】以上説明したように、本発明によれば、
基準クロック信号の周波数に対して係数倍の周波数を有
する出力信号の周期を略等分割した位相差を有するクロ
ック信号群を発生し、第１の制御信号に基づいて前記ク
ロック信号群から所望とする隣接位相の２つのクロック
信号対を選択して出力し、第２制御信号に基づいて前記
クロック信号対と該クロック信号対の位相差内のクロッ
ク位相とから１つのクロック信号を選択して出力し、前
記選択された１つのクロック信号と周波数設定データと
に基づいて前記第１の制御信号および第２の制御信号を
発生し、前記選択した１つのクロック信号と前記基準ク
ロック信号とを入力して該基準クロック信号に対する該
クロック信号の位相差を示す位相差信号を出力し、前記
出力した位相差信号に基づいて前記発生したクロック信
号群を制御するようにしたので、目標の出力信号の周波
数を制御する位相比較動作を出力信号の周期毎に行うこ
とができると共に、この位相比較動作は目標の周波数設
定精度に無関係であり、これにより、既存のＰＬＬの可
変発振回路、チャージポンプ回路を用いて、高精度な周
波数シンセサイザ機能を含むＬＳＩシステムの構築を、
容易にかつ安価に行うことが可能となる。

【０１４９】また、本発明によれば、周波数シンセサイ
ザをレーザ印画エンジンに組み込んだ場合、印画用の画
像データの画像サイズを所定画素数の間隔で検出し、該
所定画素数を係数分割した画素数周期で周波数シンセサ
イザの主位相選択回路および副位相選択回路を周期的に
制御するようにしたので、各色の画サイズを画素周波数
を制御して正確に一致させることができ、これにより、
例えば、4ドラムのカラー印画エンジンにおいて、各色
の画サイズ合わせを簡単にかつ確実に行うことができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である、周波数シン
セサイザの構成例を示すブロック図である。

【図２】可変周波数発振回路の構成例を示すブロック図
である。

【図３】差動遅延回路の構成例を示す回路図である。

【図４】副位相選択回路の構成例を示すブロック図であ
る。

【図５】主位相選択回路の動作を示す説明図である。

【図６】図５の動作を示す説明図である。

【図７】図５の動作を示す波形図である。

【図８】プリスケーラ動作の第１の状態を示す説明図で
ある。

【図９】プリスケーラ動作の第２の状態を示す説明図で
ある。

【図１０】本発明の第２の実施の形態である、周波数シ
ンセサイザを有するレーザ印画エンジンの構成例を示す
ブロック図である。

【図１１】２ビームレーザのビーム配置を示す説明図で
ある。

【図１２】４ドラム／２ビーム機用の画素変調ＬＳＩを
示すブロック図である。

【図１３】水平同期信号分離回路を説明するタイミング
チャートである。

【図１４】タイムベース回路の動作を説明するタイミン
グチャートである。

【図１５】画素変調方法を説明するタイミングチャート
である。

【図１６】パルス幅追加回路の動作を説明するタイミン
グチャートである。

【図１７】本発明の第３の実施の形態である、４ドラム
のレーザ印画エンジンの配列状態を示す斜視図である。

【図１８】画サイズ誤差検出パッチパターンを示す説明
図である。

【図１９】従来の周波数シンセサイザを示すブロック図
である。

【符号の説明】

１ 位相比較回路 ２ チャージポンプ回路 ３ 制御信号発生回路 ４ 副位相選択回路 ５ 主位相選択回路 ６ 可変周波数発振回路 ７ 制御論理回路 ８a〜８d 差動バッファ ９a〜９d 差動遅延回路 10a〜10h 差動遅延回路 Swa〜SWh 差動信号選択回路 11 差動バッファ 12 固定分周回路 13 可変分周回路 14 位相比較回路 15 チャージポンプ回路 16 制御信号発生回路 17 可変発振回路 18 ポリゴンミラー 19 ｆ−θレンズ 21 感光ドラム 21 BDミラー 22 フォトディテクタ 23 レーザチップ 24 ＬＤドライバ 25 画素変調回路 26 画素データ発生部 27 水平同期信号発生回路 28 印画紙 29 ＢＤ遅延回路 30 水平同期信号分離回路 31 ＰＬＬ回路（周波数シンセサイザ） 32 同期クロックジェネレータ 33 タイムベース回路 34 データデコーダ 35 32⇒８ビットシリアル変換回路 36 変調回路 37 パルス幅追加回路 38 小信号差動出力ドライバ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C362 BB28 BB37 CA22 CB48 CB78 DA08 5C074 AA10 BB03 CC26 DD11 DD12 DD15 DD24 EE06 EE11 FF15 5J106 AA04 BB04 CC02 CC21 DD09 DD26 DD32 DD46 GG14 KK05 KK12 LL05

Claims (15)

【特許請求の範囲】
1. 【請求項１】 基準クロック信号の周波数に対して係数
   倍の周波数を有する出力信号を発生する周波数シンセサ
   イザであって、 前記出力信号の周期を略等分割した位相差を有するクロ
   ック信号群を発生する可変発振手段と、 第１の制御信号に基づいて、前記クロック信号群から所
   望とする隣接位相の２つのクロック信号対を選択して出
   力する主位相選択手段と、 第２制御信号に基づいて、前記クロック信号対と該クロ
   ック信号対の位相差内のクロック位相とから１つのクロ
   ック信号を選択して出力する副位相選択手段と、 前記選択された１つのクロック信号と周波数設定データ
   とに基づいて、前記第１の制御信号および第２の制御信
   号を発生する制御信号発生手段と、 前記選択された１つのクロック信号と前記基準クロック
   信号とが入力され、該基準クロック信号に対する該クロ
   ック信号の位相差を示す位相差信号を出力する位相比較
   手段と、 前記出力された位相差信号に基づいて、前記可変発振手
   段を制御する発振制御手段とを具えたことを特徴とする
   周波数シンセサイザ。
2. 【請求項２】 基準クロック信号の周波数に対して係数
   倍の周波数を有する出力信号を発生する周波数シンセサ
   イザであって、 前記出力信号の周期を略等分割した位相差を有するクロ
   ック信号群を発生する可変発振手段と、 第３の制御信号に基づいて、前記クロック信号群から１
   つのクロック信号を選択して出力する位相選択手段と、 前記クロック信号と前記周波数設定データとに基づい
   て、前記第３の制御信号を発生する制御信号発生手段
   と、 前記クロック信号と前記基準クロック信号とが入力さ
   れ、該基準クロック信号に対する該クロック信号の位相
   差を示す位相差信号を出力する位相比較手段と、 前記出力された位相差信号に基づいて、前記可変発振手
   段を制御する発振制御手段とを具えたことを特徴とする
   周波数シンセサイザ。
3. 【請求項３】 前記クロック信号群および前記クロック
   対の中から、関連するクロック信号と周波数設定データ
   とに基づいて前記第１の制御信号および第２の制御信
   号、又は、第３の制御信号を発生する制御信号発生手段
   をさらに具えたことを特徴とする請求項１又は２記載の
   周波数シンセサイザ。
4. 【請求項４】 入力画像データに応じて画像の形成を行
   う画像形成装置であって、 請求項１ないし３のいずれかに記載の周波数シンセサイ
   ザと、 前記周波数シンセサイザからの出力信号に基づいて、前
   記入力画像データの出力制御を行うことによって画像の
   形成を行う出力制御手段とを具えたことを特徴とする画
   像形成装置。
5. 【請求項５】 前記画像データの画像サイズを所定画素
   数の間隔で検出する画像サイズ検出部と、 前記所定画素数を係数分割した画素数周期に基づいて、
   前記周波数シンセサイザの前記主位相選択手段および前
   記副位相選択手段、又は、前記位相選択手段を周期的に
   制御する制御手段をさらに具えたことを特徴とする請求
   項４記載の画像形成装置。
6. 【請求項６】 基準クロック信号の周波数に対して係数
   倍の周波数を有する出力信号を発生する周波数変換方法
   であって、 前記出力信号の周期を略等分割した位相差を有するクロ
   ック信号群を発生する可変発振工程と、 第１の制御信号に基づいて、前記クロック信号群から所
   望とする隣接位相の２つのクロック信号対を選択して出
   力する主位相選択工程と、 第２制御信号に基づいて、前記クロック信号対と該クロ
   ック信号対の位相差内のクロック位相とから１つのクロ
   ック信号を選択して出力する副位相選択工程と、 前記選択された１つのクロック信号と周波数設定データ
   とに基づいて、前記第１の制御信号および第２の制御信
   号を発生する制御信号発生工程と、 前記選択された１つのクロック信号と前記基準クロック
   信号とが入力され、該基準クロック信号に対する該クロ
   ック信号の位相差を示す位相差信号を出力する位相比較
   工程と、 前記出力された位相差信号に基づいて、前記可変発振工
   程において発生するクロック信号群を制御する発振制御
   工程とを具えたことを特徴とする周波数変換方法。
7. 【請求項７】 基準クロック信号の周波数に対して係数
   倍の周波数を有する出力信号を発生する周波数変換方法
   であって、 前記出力信号の周期を略等分割した位相差を有するクロ
   ック信号群を発生する可変発振工程と、 第３の制御信号に基づいて、前記クロック信号群から１
   つのクロック信号を選択して出力する位相選択工程と、 前記クロック信号と前記周波数設定データとに基づい
   て、前記第３の制御信号を発生する制御信号発生工程
   と、 前記クロック信号と前記基準クロック信号とが入力さ
   れ、該基準クロック信号に対する該クロック信号の位相
   差を示す位相差信号を出力する位相比較工程と、 前記出力された位相差信号に基づいて、前記可変発振工
   程において発生するクロック信号群を制御する発振制御
   工程とを具えたことを特徴とする周波数変換方法。
8. 【請求項８】 前記クロック信号群および前記クロック
   対の中から、関連するクロック信号と周波数設定データ
   とに基づいて前記第１の制御信号および第２の制御信
   号、又は、第３の制御信号を発生する制御信号発生工程
   をさらに具えたことを特徴とする請求項６又は７記載の
   周波数変換方法。
9. 【請求項９】 入力画像データに応じて画像の形成を行
   う画像形成方法であって、 請求項６ないし８のいずれかに記載の周波数変換方法
   と、 前記周波数変換方法によって作成した出力信号に基づい
   て、前記入力画像データの出力制御を行うことによって
   画像の形成を行う出力制御工程とを具えたことを特徴と
   する画像形成方法。
10. 【請求項１０】 前記画像データの画像サイズを所定画
    素数の間隔で検出する画像サイズ検出工程と、 前記所定画素数を係数分割した画素数周期に基づいて、
    前記周波数変換方法による前記主位相選択工程および前
    記副位相選択工程、又は、前記位相選択工程における前
    記クロック信号を選択して出力する制御を周期的に行う
    制御工程とをさらに具えたことを特徴とする請求項９記
    載の画像形成方法。
11. 【請求項１１】 コンピュータによって、基準クロック
    信号の周波数に対して係数倍の周波数を有する出力信号
    の発生の制御をするためのプログラムを記録した媒体で
    あって、 該制御プログラムはコンピュータに、 前記出力信号の周期を略等分割した位相差を有するクロ
    ック信号群を発生させ、 第１の制御信号に基づいて、前記クロック信号群から所
    望とする隣接位相の２つのクロック信号対を選択して出
    力させ、 第２制御信号に基づいて、前記クロック信号対と該クロ
    ック信号対の位相差内のクロック位相とから１つのクロ
    ック信号を選択して出力させ、 前記選択された１つのクロック信号と周波数設定データ
    とに基づいて、前記第１の制御信号および第２の制御信
    号を発生させ、 前記選択させた１つのクロック信号と前記基準クロック
    信号とを入力させ、該基準クロック信号に対する該クロ
    ック信号の位相差を示す位相差信号を出力させ、 前記出力させた位相差信号に基づいて、前記発生させた
    クロック信号群を制御させることを特徴とする周波数変
    換制御プログラムを記録した媒体。
12. 【請求項１２】 コンピュータによって、基準クロック
    信号の周波数に対して係数倍の周波数を有する出力信号
    の発生の制御をするためのプログラムを記録した媒体で
    あって、 該制御プログラムはコンピュータに、 前記出力信号の周期を略等分割した位相差を有するクロ
    ック信号群を発生させ、 第３の制御信号に基づいて、前記クロック信号群から１
    つのクロック信号を選択して出力させ、 前記クロック信号と前記周波数設定データとに基づい
    て、前記第３の制御信号を発生させ、 前記クロック信号と前記基準クロック信号とを入力さ
    せ、該基準クロック信号に対する該クロック信号の位相
    差を示す位相差信号を出力させ、 前記出力させた位相差信号に基づいて、前記発生させた
    クロック信号群を制御させることを特徴とする周波数変
    換制御プログラムを記録した媒体。
13. 【請求項１３】 前記クロック信号群および前記クロッ
    ク対の中から、関連するクロック信号と周波数設定デー
    タとに基づいて前記第１の制御信号および第２の制御信
    号、又は、第３の制御信号を発生させることを特徴とす
    る請求項１１又は１２記載の周波数変換制御プログラム
    を記録した媒体。
14. 【請求項１４】 コンピュータによって、入力画像デー
    タに応じた画像の形成制御をするためのプログラムを記
    録した媒体であって、 該制御プログラムはコンピュータに、 請求項１１ないし１３のいずれかに記載の周波数変換制
    御プログラムを記録した媒体を用いて、基準クロック信
    号の周波数に対して係数倍の周波数を有する出力信号を
    発生させ、 前記発生させた出力信号に基づいて、前記入力画像デー
    タの出力制御を行うことによって画像の形成を行わせる
    ことを特徴とする画像形成制御プログラムを記録した媒
    体。
15. 【請求項１５】 前記画像データの画像サイズを所定画
    素数の間隔で検出させ、 前記所定画素数を係数分割した画素数周期に基づいて、
    前記周波数変換方法による前記クロック信号を選択して
    出力させる制御を周期的に行わせることを特徴とする請
    求項１４記載の画像形成制御プログラムを記録した媒
    体。