JP2002044936A

JP2002044936A - チャージポンプ回路及びそれを用いたレーザ印画エンジン

Info

Publication number: JP2002044936A
Application number: JP2000224637A
Authority: JP
Inventors: Motoaki Kawasaki; 素明川崎
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-07-25
Filing date: 2000-07-25
Publication date: 2002-02-08

Abstract

(57)【要約】【課題】画素変調回路をＬＳＩ化可能な構成を実現す
るとともに、高精度デジタル信号処理を実現すること。【解決手段】正極アップ信号ＰＵ及び負極ダウン信号
ＮＤは、ＭＰ４／Ｇ及びＭＮ４／Ｇ入力され、ＭＰ４／
Ｓ及びＭＮ４／Ｓは、それぞれＭＰ１／Ｓ及びＭＮ１／
Ｓに接続される。ＭＰ４／Ｄ及びＭＮ４／Ｄは接続さ
れ、制御電圧ＶＣは、アナログバッファＢ１を介してＭ
Ｐ４／Ｄ（ＭＮ４／Ｄ）に接続される。アップ信号が入
力されていない時（ＮＵ＝Ｈ）、ＭＰ１はＯＦＦになる
が、代わりにＭＰ４がＯＮして、ＭＰ１／Ｓ電圧を直前
の制御電圧ＶＣに固定することができるため、次にアッ
プ信号が入力された時（ＮＵ＝Ｌ）、ＭＰ１／Ｓの充電
動作が必要なくなるので直ちにアップ電流Ｉ２が制御電
圧ＶＣのために供給することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャージポンプ回
路及びそれを用いたレーザ印画エンジンに関し、より詳
細には、レーザ印画エンジンの信号処理回路のＰＬＬ回
路などに使用されるアップ／ダウン２種類のパルス信号
を入力して制御信号を発生するチャージポンプ回路及び
それを用いたレーザ印画エンジンに関する。

【０００２】

【従来の技術】一般に、レーザ印画エンジンは、ＰＬＬ
回路などに使用されるアップ／ダウン２種類のパルス信
号を入力して制御信号を発生するチャージポンプ回路を
使用して信号処理しているシステムである。まず、レー
ザ印画エンジンについてカラー機を例として説明する。

【０００３】レーザー印画エンジンはカラー化の要望が
強いが、一般に、Ｙｅ、Ｃｙ、Ｍｇ、Ｂｋの４色トナー
を用いた印画プロセスは、白黒に比べてそのままでは４
倍の印画時間を要してしまう。このため、使用される感
光ドラムを各色に設けた４ドラム化と、レーザも一挙に
２ライン書き込みできる２ビーム化を併用する印画エン
ジンで対応することになる。

【０００４】図１１は、前述した４ドラム機の概略図で
あり、感光ドラム３２ａ〜３２ｄがインラインに配置さ
れて４色ごとの専用になり、印画紙１８に順次各色トナ
ーが転写されてカラー画像が再生される。各感光ドラム
には、図１０で示す静電潜像を形成するためのレーザビ
ーム光量による画像書込み部が設けられる。

【０００５】（画像書込み部の説明）図１０は、レーザ
印画エンジンにおける画像書き込み部の構成図である。
レーザチップ１３は、レーザーダイオードａ、ｂを有す
２ビームタイプのものであり、各バック光を受光するフ
ォトダイオードｃから構成されている。各レーザダイオ
ードを発光制御する駆動電流Ｉｄ１，Ｉｄ２は、ＬＤド
ライバ１４より供給される。フォトダイオードからの発
光量を検出したモニター電流Ｉｍは、ＬＤドライバ１４
に入力されてレーザーダイオードａ、ｂの発光量のＡＰ
Ｃ（オートパワーコントロール）を行う。

【０００６】レーザチップ３５は、２つのレーザ発光点
間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子
製造上できない。このため、図１２に示すように、格子
線で示される画素領域に対して、図示のようにレーザ走
査方向に、例えば１６画素離れた位置に２つのビームが
発生するように斜め配置しておく。レーザーチップ１３
から発生した変調レーザービームは、モータ軸に固定さ
れて図中の矢印方向への回転するポリゴンミラー８によ
って偏光され、感光ドラム３２上に変調レーザービーム
を走査する。

【０００７】ｆ−θレンズ９は、偏光された変調レーザ
ビームを感光ドラム１０上に線速度一定に集光するため
のものである。感光ドラム１０及び印画トナーを予め所
定の静電帯電しておくと、感光ドラム１０上における照
射光量に応じて印画トナーの付着量が変わるため中間調
画像の印画が可能になる。ＢＤミラー１１は、感光ドラ
ム１０と機械的に位置関係が固定されており、ＢＤミラ
ー１１からの反射レーザビームは、受光ダイオード１２
に入力され、感光ドラム１０上の情報書き込み開始位置
を検出するために使用される。受光ダイオード１２の出
力は、水平同期信号発生回路１６に入力されて水平同期
信号ＢＤを発生する。

【０００８】ＢＤ信号は、画素変調回路１５に入力され
る。画素変調回路１５には後述するＰＬＬ回路が含まれ
ており、水平同期信号ＢＤに同期した画素クロックまた
はその係数倍クロックを発生する。この画素クロックを
もとに画素データを読み取るためのリードクロックＲＫ
１、ＲＫ２を画素データ発生部１７に入力する。画素デ
ータ発生部１７は画素変調回路１５に対して、画素デー
タＤ１，Ｄ２及び各々のライトクロックＷＫ１、ＷＫ２
を出力する。入力された画素データをもとに所望のレー
ザ光量変調を可能にする画素変調信号ＯＮ１、ＯＮ２を
ＬＤドライバ１４に出力する。

【０００９】画素変調回路１５は、４ドラム／２ビーム
機に対応するためには８個搭載しなければならない。し
たがって、画素変調回路３７は、性能、回路規模、安定
性、コスト等からシステムＬＳＩ化が必須である。とこ
ろで、画素変調回路１５はデジタル信号処理回路であ
り、図５で示すようなＰＬＬ回路が含まれているのが一
般的である。

【００１０】図５の構成は、一般的なＰＬＬ回路と同じ
く可変周波数発振器５と位相比較回路２、チャージポン
プ回路３及び可変Ｇｍアンプ４を含んで構成されてい
る。また、図５のＰＬＬ回路では、これ以外に周波数制
御データＤＦが入力された周波数シンセサイザ制御回路
３０が含まれている。これは、図１１で示した４ドラム
レーザ印画エンジンでは、各感光ドラム３２ａ〜３２ｄ
に対するレーザ走査範囲が機械精度等でバラツキ各色の
画サイズに誤差が生じ色モワレ等の画質上の問題を対応
するためのものである。つまり、図５で作成された画素
周波数またはその逓倍周波数のクロック信号を周波数制
御することによって画サイズを制御するものである。当
然、周波数シンセサイザ制御回路５３は、レーザ印画エ
ンジンの種類によっては周波数シンセサイザ制御回路５
３は必要ない。

【００１１】レーザ印画エンジンをカラー化する場合、
画像の階調性再現が重要な機能として要望される。レー
ザ印画エンジンでは、一般に、階調性再現はレーザ光量
変調を画素周期内のパルス幅変調で行う。このため、図
６に示す画素クロックまたはその逓倍クロックを入力と
する画素周期内を細分化する多相クロックＫ０〜Ｋ７を
発生するディレーチェーンループ（ＤＬＬ）回路を使
い、画素周期内の高精度なパルス幅光量変調を画素変調
回路１５で行っている。

【００１２】（画素クロックまたは逓倍クロックを発生
するＰＬＬ回路の説明）図５は、基準クロック信号に対
して逓倍クロックを発生するＰＬＬ回路の一例を示す図
である。可変遅延回路（例は差動信号タイプ）ＤＬ０〜
ＤＬ３で構成された可変周波数発振器５は、制御電流Ｉ
ｖによって制御された周波数のクロックＫ０〜Ｋ７を出
力する。クロックＫ０〜Ｋ７は、周波数シンセサイザ制
御回路３０に入力され、周波数制御データＤＦによって
制御された比較クロックＫｖを出力して位相比較回路２
に入力される。

【００１３】一方、基準クロック信号は、位相比較器２
に基準信号Ｒとして入力される。位相比較器の動作を簡
単に述べると、信号Ｖのアップタイミングでダウンパル
スＰＤが立ち上がり、信号Ｒのアップタイミングでアッ
プパルスＰＵが立ち上がり、信号ＶまたはＲが遅れて到
達したタイミングにおいて、所定時間△ｔ後信号ＰＵ及
びＰＤをリセットするものである。

【００１４】図７は、位相比較器出力を示すタイムチャ
ートである。図（ａ）は、信号Ｖが進んでいる場合であ
り、信号ＰＤパルス幅が大きくなる。図（ｂ）は、信号
Ｖと信号Ｒの位相が一致している場合、信号ＰＤ及びＰ
Ｕのパルス幅は各々等しく最小値△ｔとなる。図（ｃ）
は、信号Ｖが遅れている場合であり、信号ＰＵのパルス
幅が大きくなる。アップ及びダウンパルスは、各々チャ
ージポンプ回路３に入力されて制御電圧信号ＶＣを出力
する。

【００１５】図４は、ＭＯＳ素子で構成した従来のチャ
ージポンプ回路を示す図である。図4では、負極アップ
パルスＮＵと正極ダウンパルスが入力される。バイアス
ＶＢ１はＭＮ２／Ｇに入力され、ＭＮ２／Ｄに電流Ｉ１
を発生させてＭＮ１／Ｓに供給する。ＭＮ１／Ｇには信
号ＰＤが入力される。一方、バイアスＶＢ１はＭＮ３／
Ｇに入力され、ＭＮ３／Ｄ電流はＭＰ３及びＭＰ２から
なるカレントミラー回路によってＭＰ２／Ｄに電流Ｉ２
を発生してＭＰ１／Ｓ供給する。ＭＰ１／Ｇには信号Ｎ
Ｕが供給され、ＭＰ１／Ｄ、ＭＮ１／Ｄ及び容量Ｃ１
（無くても良い）が接続されて制御電圧ＶＣを出力す
る。制御電圧ＶＣが平衡する条件を簡単示すとＩ１×Ｔ１＝Ｉ２×Ｔ２・・・（１）Ｔ１：信号ＰＤのパルス幅Ｔ２：信号ＮＵのパルス幅（Ｉ１＝Ｉ２）にして回路が理想的に動作したとする
と、図７（ｂ）に示すように、基準信号Ｒと比較信号Ｖ
の位相が一致したときが平衡条件になる。

【００１６】制御電圧ＶＣは、電流変換回路４によって
制御電流ＩＣを可変周波数発振器５に入力して発振周波
数を制御する。制御電圧ＶＣ端子には抵抗Rdump及び容
量Ｃｏが接続されており、抵抗値Rdumpによって交流ル
ープゲインを制御してループの安定性を確保するための
ものであり必須のものではない。以上説明したように図
５のＰＬＬ回路は基準クロック信号に位相同期した逓倍
クロック信号を発生できるものである。

【００１７】（多相クロック信号を発生するＰＬＬ回
路）図６は、入力差動クロック信号（ＣＫ／ＣＫＢ）に
対してクロック周期Ｔｏ内を等分割した多相クロックを
発生させるＰＬＬ回路を示す図である。クロックＣＫ
は、入力電流に応じて遅延時間が変化する可変遅延回路
ＤＬ０〜ＤＬ８を所定数(９個)だけ縦続したディレーチ
ェーン回路７に入力され、多相差動クロック信号Ｋ０〜
Ｋ７を出力する。最小遅延タップ出力Ｋ０は、位相比較
器２の基準信号Ｒとして入力され、最大遅延タップ出力
Ｋ８は比較信号Ｖとして入力される。

【００１８】以後、図５のＰＬＬ回路と同じくチャージ
ポンプ回路３及び電流変換回路４を介して制御電流ＩＣ
をディレーチェーン回路７に入力して、これに含まれる
制御遅延回路の遅延時間を制御する。制御電圧ＶＣが平
衡する条件は、信号Ｋ０とＫ８の位相が一致した時のみ
である。この時、多相クロック信号Ｋ０〜Ｋ７は、クロ
ック周期Ｔｏ内を等分割した多相クロックであり、カラ
ーレーザ印画エンジンに有効な高精度パルス幅変調に使
用される。

【００１９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のチャージポンプ回路は、以下に示すような課
題をもっている。

【００２０】まず、図４の従来のチャージポンプ回路に
おいて、信号ＰＤ及びＮＵが入力されない時、各々ＭＮ
１及びＭＰ１はＯＦＦしており、供給されている電流Ｉ
１及びＩ２によりＭＮ１／Ｓ及びＭＰ１／Ｓはそれぞれ
ＧＮＤ及びＶＣＣ電圧になり、ＭＮ２及びＭＰ２から電
流は供給されていない。この状態から信号ＰＤ（または
ＮＵ）が入力されるとＭＮ１がＯＮして、まず、ＭＮ１
／Ｓが直前の制御電圧ＶＣになるまで充電するために、
この過渡期間において電流Ｉ１使用されて制御電圧ＶＣ
の制御に使用できない。もし、信号ＰＤ及びＮＵの最小
パルス幅△ｔがこの期間より小さいと、制御不能な位相
誤差範囲(不感帯)が存在することになる。この不感帯を
除くためには、最小パルス幅△ｔを大きくする必要があ
り、制御電圧ＶＣのリップルが大きくなってジッタ等に
望ましくない。

【００２１】また、Ｐ型トランジスタの電流駆動能力
は、Ｎ型に比べて半分程度なので、Ｐ型ゲート幅サイズ
をＮ型の2倍程度にしなければならない。このため高速
動作において失われる過渡電流がＭＰ１がＭＮ１より大
きくなるため、制御電圧ＶＣの平衡条件が、図７（ｃ）
に示すように、アップパルス幅をダウンパルス幅より大
きく条件となる。上述した過渡電流が、Ｎ型素子とＰ型
素子でバランスしていないので、平衡条件における基準
信号Ｒと比較信号Ｖのロック位相誤差を引き起こす。こ
れは、図５のＰＬＬ回路では逓倍クロック位相を制御で
きないことになり、使用条件を限定することになる。図
６のＰＬＬ回路では、多相クロックのタイミング間隔が
不正確になって著しく機能を低下してしまう。

【００２２】さらに、（ＭＮ２、ＭＮ３）及び（ＭＰ
２、ＭＰ３）の素子ペアのソース−ドレイン間電圧のア
ンバランスにより、アップ電流Ｉ２及びダウン電流Ｉ１
の電流バランスを確保することができない。以上の課題
は、高速動作になるにしたがって顕著になる。また、制
御電圧ＶＣ値によっても変動してしまう。

【００２３】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、画素変調回路をＬ
ＳＩ化可能な構成を実現するとともに、高精度デジタル
信号処理を実現するためのチャージポンプ回路及びそれ
を用いたレーザ印画エンジンを提供することにある。

【００２４】

【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、ゲート
に第１の差動制御信号が入力されるソース端子が接続さ
れたＮ型トランジスタペアと、ゲートに第２の差動制御
信号が入力されるソース端子が接続されたＰ型トランジ
スタペアと、前記Ｎ型トランジスタペア及び前記Ｐ型ト
ランジスタペアの互いの第１及び第２のドレインを接続
し、前記Ｎ型トランジスタペアのソース端子に供給され
る第１の電流源と、前記Ｐ型トランジスタペアのソース
端子に供給される第２の電流源を有し、前記第１のドレ
インの接続点の電圧を前記第２のドレイン接続点に供給
したことを特徴とするものである。

【００２５】また、請求項２に記載の発明は、前記第１
の電流源と相関のある第３の電流源と、該第３の電流源
と接続された前記第２の電流源と相関のある第４の電流
源を設け、前記第１のドレインの接続点の電圧を代表す
る電圧になるように前記第４の電流源を制御したことを
特徴とするものである。

【００２６】また、請求項３に記載の発明は、前記Ｎ型
トランジスタペアと前記Ｐ型トランジスタペアとの間の
トランジスタサイズを同じ又は同等にしたことを特徴と
するものである。

【００２７】また、請求項４に記載の発明は、アップ電
流源作成回路を設けたことを特徴とするものである。

【００２８】また、請求項５に記載の発明は、レーザ光
量変調によって印画紙に画像を再生するレーザ印画エン
ジンにおいて、請求項１、２、３又は４に記載のいずれ
かのチャージポンプ回路を含んだことを特徴とするレー
ザ印画エンジンである。

【００２９】このように本発明は、４ドラム／２ビーム
機用の画素変調回路１５をＬＳＩ化可能な構成を実現し
て、ここで使用されるチャージポンプ回路を構成したこ
とによって、高精度デジタル信号処理を実現したもので
ある。

【００３０】

【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。図１３は、本発明のチャージポ
ンプ回路を使用した遅延回路を搭載４ドラム／２ビーム
レーザ印画エンジン用の画素変調回路をシステムＬＳＩ
化した構成例を示す図である。図１３の画素変調ＬＳＩ
は、チャージポンプ回路を必要とするＰＬＬ回路及びＤ
ＬＬ回路を含んでいる。

【００３１】（４ドラム／２ビーム対応の画素変調ＬＳ
Ｉの説明）基準クロックＣＫは、周波数シンセサイザと
しても機能する図５に示すチャージポンプ回路３を含む
ＰＬＬ回路２１に入力され、画素クロック周波数の４倍
の各々１／８周期位相がずれた(１／３２画素ずれた)８
相クロックバスＫを出力する。画素位置設定データＤＳ
はＰＬＬ回路２１に入力されており、画素位置設定デー
タＤＳにおける画素周波数設定データＤＦを使用する。
ＰＬＬ回路２１の８相クロック発生する可変周波数発振
回路５の制御電流Ｉｖ０を出力する。

【００３２】水平同期信号ＢＤは、所定数の遅延回路を
使用したディレーチェーン回路と、出力される多相ＢＤ
信号を選択する選択回路から構成される。そして、画素
位置設定データＤＳによってＢＤ信号を所定の遅延制御
する。ＢＤ遅延回路１９は、制御電流Ｉｖ０が入力され
ており、ＰＬＬ回路２１内の可変周波数発振回路５に使
用している可変遅延回路と同等構成で、各遅延回路の接
続点からは互いに１／３２画素タイミングがずれたＢＤ
信号が発生している。ここでは画素位置設定データＤＳ
の内のドラム間の絶対画素位置設定データＲＧの微調整
ビットが使用されて、所望のＢＤ信号に遅延制御してド
ラム間画素位置合わせを１／３２画素まで微調整でき
る。

【００３３】出力ＢＤ信号は、水平同期信号分離回路２
０に入力され、図１４に示すように、先行レーザ用水平
同期信号ＨＤ１と後行レーザ用用水平同期信号ＨＤ２に
分離される。水平同期信号ＨＤ１、ＨＤ２は、各々同期
クロックジェネレータ２２ａ、２２ｂにＰＬＬ回路２１
出力の８相クロックバスＫとともに入力される。各同期
クロックジェネレータは、入力ＨＤ信号に同期した同期
クロック信号ＳＣＫ１、ＳＣＫ２を出力する。各クロッ
クの同期精度は１／３２画素である。１ドラム／１ビー
ム機における同期精度は１／８画素程度で十分であった
が、４ドラム／２ビーム機の場合、色ずれは直ちに色モ
ワレや色調を変化させるため同期クロックジェネレータ
特性に対する要求は高くなる。

【００３４】カラー印画エンジンの場合、画像の階調再
現は重要であるため、一般に、ＰＷＭ画素変調が用いら
れる。また、デジタル画像処理に柔軟に対応するため、
図１５（ｂ）に示すように、画素（Ｔｏ）３２分割によ
って変調を行う。しかしながら、１ビーム当たり３２ビ
ットの画素データは膨大であり実現不能である。このた
め、画素データＤ１、Ｄ２は、６ビットデータとして書
込みクロックＷＫ１、ＷＫ２とともに３２ビット展開の
データデコーダ２４ａ、２４ｂに入力する。データデコ
ーダ２４ａ、２４ｂは、例えば、６４アドレス／３２ビ
ットのＳＲＡＭであり、格納データは、ユーザが前もっ
て所望値に設定しておく。

【００３５】データデコーダ２４ａ、２４ｂの出力の３
２ビットデータを、図１５（ａ）に示すように、シリア
ル変換するわけである。例えば、画素周波数が２５ＭＨ
ｚ(４０ｎｓ)であったとすると、変調精度は１.２５ｎ
ｓと非常に高精度な信号処理が要求される。画素周波数
は更に上昇される傾向にある。同期クロックジェネレー
タ２２ａ、２２ｂの出力の同期クロックＳＣＫ１、ＳＣ
Ｋ２及びＨＲＢ１，ＨＲＢ２は、各々タイムベース回路
２３ａ、２３ｂに入力される。タイムベース回路２３ｂ
には、ＰＬＬ回路２１におけるＶＣＯ回路に使用されて
いる可変遅延回路と同等の可変遅延回路が縦続に接続さ
れたディレーチェーン回路が含まれており、各々の接続
点に各々１／３２画素ずれた画素クロックが発生してお
り、入力される画素位置設定データＤＳの中の相対画素
位置設定データＲＰによってビーム間隔を高精度に調整
できる。これは２ビームレーザチップの斜め配置の誤差
により、図１２の矢印で示されるビームスポット間隔の
誤差を補正するものである。

【００３６】さらに、タイムベース回路２３ａ，２３ｂ
では、ドラム間画素位置合わせにおける粗調のために、
絶対画素位置設定データＲＧの上位ビットが使用され
る。タイムベース回路２３ａ、２３ｂの出力信号バスＫ
１、Ｋ２の内容を図１６に示す。ＤＫ０、ＤＫ１は、デ
ータデコーダ２４ａ，２４ｂにおけるＳＲＡＭの読出し
タイミングを用クロックとして使用される。Ｘ０〜Ｘ３
は(３２⇒８)ビットデータ変換回路２５ａ、２５ｂに入
力され、図１５（ａ)で示す８ビットデータＤＶに変換
される。図１７で示すクロック遅延時間は、ＴｄをＢＤ
遅延回路１９で行われる分を含んで表すと、設定データ
ＲＧ、ＲＰを各５ビットとすると以下の式で示される。 Td1＝Td(0)＋RG(4:0)×(To/32) Td2＝Td(0)＋RG(4:0)×(To/32)＋RP(4:0)×(To/32)

【００３７】上記式から理解できるように、画素データ
ＤＶ１、ＤＶ２の位相は１／３２画素の精度で位相制御
できる。このタイミングで最終的にデータ変調すれば所
望の画素変調が実現できる。これによって、４ドラム機
における各ドラム間の画素位置ズレに対しても対応でき
る。(３２⇒８)ビットデータ変換回路２５ａ、２５ｂの
各８ビットデータＤＶ１、ＤＶ２は、高速シリアル変調
回路２７ａ、２７ｂに入力される。

【００３８】一方、同期クロックＳＫ１、ＳＫ２は、図
６で示すような、遅延回路ＤＬ０〜ＤＬ８、位相比較回
路２、チャージポンプ回路３及び可変Ｇｍアンプ４から
構成されるＤＬＬ回路２６ａ、２６ｂに入力されて、多
相クロックバスＫ３、Ｋ４を高速シリアル変調回路２７
ａ、２７ｂに出力する。ＤＬＬ制御によって各々の遅延
量が１／３２画素になるように制御された８相クロック
が発生する構成になっており、図１５（ｂ）で示す３２
ビットシリアル画素変調信号ＯＮ１Ａ、ＯＮ２Ａを可能
にしている。３２ビットシリアル変調信号ＯＮ１Ａ、Ｏ
Ｎ２Ａは、パルス幅付加回路２８ａ、２８ｂに入力す
る。レーザダイオードは、電流を供給しても発光原理に
起因して直ちに発光せずに遅延して発光し、電流を遮断
すると直ちに消光する。この様子を図１７（ａ）,
（ｂ）に示す。

【００３９】図１７（ａ）示す画素変調駆動電流がレー
ザに供給された時、図１７（ｂ）のように発光期間減少
する（細る）。Ｐ２の様に狭パルスであると発光しなく
なり、正常な発光制御が実現できない。パルス幅付加回
路２８ａ、２８ｂはこの問題を対応するため設けらてい
る。画素変調信号は、差動信号（Ｐ０／Ｎ０）に変換さ
れて入力される。画素変調信号は、立ち上がり及び立下
りエッジで各々分周され、図１７（ｃ）,（ｄ）のパル
ス信号を発生させる。図１７（ｄ）の信号を（ｃ）の信
号に対して所望の発光遅延時間Ｔｄだけ遅延させると、
図１７（ｅ）になる。

【００４０】使用する遅延回路をＤＬＬ回路と相関のあ
る構成にすれば、ＤＬＬ回路の制御電流Ｉｖ１及びＩｖ
２を使って制御信号によって係数倍制御電流を発生させ
て安定した遅延時間を得ることができる。図１７（ｃ）
と（ｅ）のパルス信号のＥＸＯＲを取ると、図１７
（ｆ）の各画素パルスにＴｄだけパルスを付加した画素
変調信号得られ、図１７（ｇ）のように所望の光量変調
が実現される。

【００４１】パルス幅追加回路２８ａ、２８ｂの出力の
画素変調信号ＯＮ１Ｂ、ＯＮ２Ｂは、出力ドライバ２９
ａ、２９ｂに入力され、画素変調信号ＯＮ１、ＯＮ２を
ＬＤドライバ１４に出力する。画素変調パルス信号のパ
ルス幅精度は、＜１ｎｓの高精度を要求されるため、小
信号差動出力タイプが使用される。以上説明した画素変
調回路にチャージポンプ回路を必要とするブロックとし
て、ＰＬＬ回路２１、ＤＬＬ回路２６ａ，２６ｂあるば
かりでなく、このチャージポンプ回路による制御に特性
が依存するブロックとしてＢＤ遅延回路１９、タイムベ
ース回路２３ｂ、パルス幅付加回路２８ａ、２８ｂが上
げられる。

【００４２】このようにチャージポンプ回路の動作に依
存して、画素変調回路をはじめとする高精度デジタル信
号処理は実現されている。図１３で示す画素変調システ
ムは、ＣＭＯＳのＬＳＩプロセスで実現可能であり、高
集積化が期待できるものである。

【００４３】（本発明のチャージポンプ回路の説明）図
１は、本発明のチャージポンプ回路の一実施例を示す回
路図で、ゲートに第１の差動制御信号ＰＤ、ＮＤが入力
されるソース端子が接続されたＮ型トランジスタペアＭ
Ｎ１、ＭＮ４と、ゲートに第２の差動制御信号ＰＵ、Ｎ
Ｕが入力されるソース端子が接続されたＰ型トランジス
タペアＭＰ１、ＭＰ４と、Ｎ型トランジスタペアＭＮ
１、ＭＮ４及びＰ型トランジスタペアＭＰ１、ＭＰ４の
互いの第１及び第２のドレインを接続し、Ｎ型トランジ
スタペアＭＮ１、ＭＮ４のソース端子に供給される第１
の電流源ＭＮ２と、Ｐ型トランジスタペアＭＰ１、ＭＰ
４のソース端子に供給される第２の電流源ＭＰ２を有
し、第１のドレインの接続点の電圧を第２のドレイン接
続点に供給するように構成されている。

【００４４】また、第１の電流源ＭＮ２と相関のある第
３の電流源ＭＮ３と、この第３の電流源ＭＮ３と接続さ
れた第２の電流源ＭＰ２と相関のある第４の電流源ＭＰ
３を設け、第１のドレインの接続点の電圧を代表する電
圧になるように第４の電流源ＭＰ３を制御するように構
成されている。

【００４５】また、Ｎ型トランジスタペアＭＮ１、ＭＮ
４とＰ型トランジスタペアＭＰ１、ＭＰ４との間のトラ
ンジスタサイズを同じ又は同等にすることが望ましい。

【００４６】図５に示したチャージポンプ回路３には、
アップ信号Ｕ及びダウン信号Ｄが各々差動信号で入力さ
れている。信号Ｕ及び信号Ｄを発生する位相比較器２
は、一般に、単相ロジック回路で構成されるため差動化
回路が必要になる。

【００４７】図８は、この差動化回路の構成例を示す図
である。入力単相信号ＰＩはインバータＢ２びＢ４さ
れ、Ｂ３及びＢ６より各々正極出力ＰＯ及び負極出力Ｎ
Ｏが出力される。本発明を有効に動作させるためには、
正確な差動信号を入力する必要がある。このためインバ
ータＢ２とＢ３間にＩ７及びＩ８の出力開放インバータ
Ｉ７，Ｉ８が負荷されて遅延誤差（インバータ１個分）
を補正して正確な差動信号を発生する。

【００４８】図９は、他の差動化回路の構成例を示す図
で、この場合、遅延誤差をインバータＢ９及びＢ１０に
よって１個づつ徐々に補正してより細い入力パルスに対
応できる。いずれにしても差動化回路は容易に実現でき
る。

【００４９】次に、図４の従来のチャージポンプ回路と
の差異について以下に説明する。正極アップ信号ＰＵ及
び負極ダウン信号ＮＤは、ＭＰ４／Ｇ及びＭＮ４／Ｇ入
力される。ＭＰ４／Ｓ及びＭＮ４／Ｓは、それぞれＭＰ
１／Ｓ及びＭＮ１／Ｓに接続される。また、ＭＰ４／Ｄ
及びＭＮ４／Ｄは接続され、制御電圧ＶＣは、アナログ
バッファＢ１を介してＭＰ４／Ｄ（ＭＮ４／Ｄ）に接続
される。この構成にすると、例えば、アップ信号が入力
されていない時（ＮＵ＝Ｈ）、ＭＰ１はＯＦＦになる
が、代わりにＭＰ４がＯＮして、従来問題であったＭＰ
１／Ｓ電圧を直前の制御電圧ＶＣに固定することができ
るため、次にアップ信号が入力された時（ＮＵ＝Ｌ）、
ＭＰ１／Ｓの充電動作が必要なくなるので直ちにアップ
電流Ｉ２が制御電圧ＶＣのために供給することができ
る。ダウン信号に対しても同様な動作を行う。以上説明
した動作は、制御電圧値ＶＣに関わりなく行うことがで
きる。

【００５０】図２は、図１のチャージポンプ回路を更に
改良したものである。図１との差異について以下に説明
する。図１との差は、アップ電流作成回路１が追加され
たことである。バイアスＶＢ１は、ＭＮ３／Ｇにも入力
され、ダウン電流Ｉ１に相関のある電流をＭＮ３／Ｄに
発生する。一方、制御電圧ＶＣを代表するバイアスＶＢ
２が入力されＭＰ３，ＭＰ５，ＭＰ６，ＭＮ５，ＭＮ
６，ＭＮ７から構成されるフィードバックアンプによっ
てＭＮ５／Ｇを電圧ＶＢ２に制御する。このため、ＭＰ
３／Ｄにはダウン電流Ｉ１と相関のある電流が作成さ
れ、ＭＰ３と共通ゲート電圧のＭＰ２／Ｄにはダウン電
流Ｉ１と相関のあるアップ電流Ｉ２が作成される。バイ
アスＶＢ２を運用される制御電圧ＶＣに対して適切に設
定すると、ＭＰ３及びＭＰ２のＶｄｓがほぼ等しくな
り、アップ電流Ｉ２とダウン電流Ｉ１の相関の精度が向
上する。この動作は、直接的にＰ型素子の電流駆動能力
によって決定されないため、Ｐ型素子サイズ（ＭＰ２、
ＭＰ１）をＮ型素子サイズ（ＭＮ２，ＭＮ１）と、例え
ば等しくして交流（過渡）特性に関しても相関を取るこ
とが可能になる。

【００５１】図３は、図２のチャージポンプ回路におい
てアナログバッファＢ１の構成例を示した図である。制
御電圧ＶＣは、制御対象である可変周波数発振器及びデ
ィレーチェーン回路の素子バラツキ及び環境変化に対応
するため大きく低電圧から高電圧に変動する。このた
め、ＭＰ７，ＭＰ８，ＭＮ８，ＭＮ９，ＭＮ１０からな
る高電圧側を受け持つバッファと、ＭＰ９，ＭＰ１０，
ＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２，ＭＮ１３か
らなる低電圧側を受け持つバッファと協力して制御電圧
ＶＣを正確にバッファするようにする。

【００５２】

【発明の効果】以上説明したように本発明によれば、ゲ
ートに第１の差動制御信号が入力されるソース端子が接
続されたＮ型トランジスタペアと、ゲートに第２の差動
制御信号が入力されるソース端子が接続されたＰ型トラ
ンジスタペアと、Ｎ型トランジスタペア及びＰ型トラン
ジスタペアの互いの第１及び第２のドレインを接続し、
Ｎ型トランジスタペアのソース端子に供給される第１の
電流源と、Ｐ型トランジスタペアのソース端子に供給さ
れる第２の電流源を有し、第１のドレインの接続点の電
圧を第２のドレイン接続点に供給したので、微小パルス
幅のアップ及びダウン信号においても正確なチャージポ
ンプ動作が可能になり、可変周波数発振器や複数の可変
遅延回路を制御するＰＬＬ回路に使用した場合、高速動
作においても正確かつ安定な位相制御動作が行うことが
可能になる。これによりレーザ印画エンジンに使用され
る画素変調回路を例とする高精度デジタル信号処理回路
は、容易にシステムＬＳＩ内で実現でき、コスト／性能
／安定性を一挙に達成できる。

【図面の簡単な説明】

【図１】本発明のチャージポンプ回路の一実施例を示し
た回路図である。

【図２】本発明のチャージポンプ回路の他の実施例を示
した回路図である。

【図３】本発明のチャージポンプ回路のさらに他の実施
例を示した回路図である。

【図４】従来のチャージポンプ回路を示した回路図であ
る。

【図５】第１のＰＬＬ回路を示し回路図である。

【図６】第２のＰＬＬ回路を示す回路図である。

【図７】チャージポンプ回路の動作を説明するためのタ
イムチャートである。

【図８】第１の差動化回路を示す回路図である。

【図９】第２の差動化回路を示す回路図である。

【図１０】レーザ印画エンジンにおける画像書き込み部
の構成図である。

【図１１】４ドラムレーザ印画エンジンの概念図であ
る。

【図１２】２ビームレーザのレーザスポットの概念図で
ある。

【図１３】４ドラム／２ビーム機用の画素変調ＬＳＩの
ブロック図である。

【図１４】水平同期信号分離回路の動作を説明するため
のタイムチャートである。

【図１５】画素変調信号を説明するためのタイムチャー
トである。

【図１６】タイムベース回路の動作を説明するためのタ
イムチャートである。

【図１７】パルス幅付加回路の動作を説明するためのタ
イムチャートである。

【符号の説明】

１アップ電流源作成回路２位相比較回路３チャージポンプ回路４電流変換回路５可変周波数発振器６カウンタ７ディレーチェーン回路８ポリゴンミラー９ｆ−θレンズ１０ａ〜１０ｄ感光ドラム１１ＢＤミラー１２フォトディテクタ１３レーザチップ１４ＬＤドライバ１５画素変調回路１６水平同期信号発生回路１７画素データ発生部１８印画紙１９ＢＤ遅延回路２０水平同期信号分離回路２１ＰＬＬ回路２２ａ，２２ｂ同期クロックジェネレータ２３ａ，２３ｂタイムベース回路２４ａ，２４ｂデータデコーダ２５ａ，２５ｂ３２⇒８ビットデータ変換回路２６ａ，２６ｂＤＬＬ回路２７ａ，２７ｂ高精度変調回路２８ａ，２８ｂパルス幅付加回路２９ａ，２９ｂ高速出力ドライバ３０周波数制御回路

Claims

【特許請求の範囲】

【請求項１】ゲートに第１の差動制御信号が入力され
るソース端子が接続されたＮ型トランジスタペアと、ゲ
ートに第２の差動制御信号が入力されるソース端子が接
続されたＰ型トランジスタペアと、前記Ｎ型トランジス
タペア及び前記Ｐ型トランジスタペアの互いの第１及び
第２のドレインを接続し、前記Ｎ型トランジスタペアの
ソース端子に供給される第１の電流源と、前記Ｐ型トラ
ンジスタペアのソース端子に供給される第２の電流源を
有し、前記第１のドレインの接続点の電圧を前記第２の
ドレイン接続点に供給したことを特徴とするチャージポ
ンプ回路。
【請求項２】前記第１の電流源と相関のある第３の電
流源と、該第３の電流源と接続された前記第２の電流源
と相関のある第４の電流源を設け、前記第１のドレイン
の接続点の電圧を代表する電圧になるように前記第４の
電流源を制御したことを特徴とする請求項１に記載のチ
ャージポンプ回路。
【請求項３】前記Ｎ型トランジスタペアと前記Ｐ型ト
ランジスタペアとの間のトランジスタサイズを同じ又は
同等にしたことを特徴とする請求項１又は２に記載のチ
ャージポンプ回路。
【請求項４】アップ電流源作成回路を設けたことを特
徴とする請求項１、２又は３に記載のチャージポンプ回
路。
【請求項５】レーザ光量変調によって印画紙に画像を
再生するレーザ印画エンジンにおいて、請求項１、２、
３又は４に記載のいずれかのチャージポンプ回路を含ん
だことを特徴とするレーザ印画エンジン。