JPH04223667A - 画像形成装置 - Google Patents
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- JPH04223667A JPH04223667A JP2405891A JP40589190A JPH04223667A JP H04223667 A JPH04223667 A JP H04223667A JP 2405891 A JP2405891 A JP 2405891A JP 40589190 A JP40589190 A JP 40589190A JP H04223667 A JPH04223667 A JP H04223667A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は画像形成装置に関し、特
に多値の画像信号を処理しパルス幅変調信号を形成する
画像形成装置に関するものである。
に多値の画像信号を処理しパルス幅変調信号を形成する
画像形成装置に関するものである。
【０００２】
【従来の技術】図７は従来の画像形成装置の映像処理部
のブロツク構成図である。同図において、１１１はガン
マ（以下「γ」という）補正ＲＯＭであり、外部より入
力した４ビツト濃度（１６階調）の画像データＶＩＤＥ
Ｏ０〜ＶＩＤＥＯ３をγ補正し、４ビツトの画像データ
を出力する。１１２はラツチであり、γ補正された画像
データを画像クロツク信号ＶＣＬＫでラツチする。
のブロツク構成図である。同図において、１１１はガン
マ（以下「γ」という）補正ＲＯＭであり、外部より入
力した４ビツト濃度（１６階調）の画像データＶＩＤＥ
Ｏ０〜ＶＩＤＥＯ３をγ補正し、４ビツトの画像データ
を出力する。１１２はラツチであり、γ補正された画像
データを画像クロツク信号ＶＣＬＫでラツチする。
【０００３】一方、１１５は計数クロツク発生器であり
、画像クロツク信号ＶＣＬＫの１６倍の周波数の計数ク
ロツク信号ＳＣＬＫを発生する。１１４はカウンタであ
り、計数クロツク信号を計数する。即ち、入力の１画素
は１６階調あるので、画像クロツク信号ＶＣＬＫ間に１
６個カウントアツプする。１１３はデジタルコンパレー
タであり、ラツチ１１２とカウンタ１１４の出力を比較
することによつてγ補正後の映像データをパルス幅変調
し、該パルス幅変調信号で不図示のレーザドライバを駆
動する。この結果、中間調画像を再現することができる
。
、画像クロツク信号ＶＣＬＫの１６倍の周波数の計数ク
ロツク信号ＳＣＬＫを発生する。１１４はカウンタであ
り、計数クロツク信号を計数する。即ち、入力の１画素
は１６階調あるので、画像クロツク信号ＶＣＬＫ間に１
６個カウントアツプする。１１３はデジタルコンパレー
タであり、ラツチ１１２とカウンタ１１４の出力を比較
することによつてγ補正後の映像データをパルス幅変調
し、該パルス幅変調信号で不図示のレーザドライバを駆
動する。この結果、中間調画像を再現することができる
。
【０００４】図８には図７における各信号のタイミング
チヤートが示されている。
チヤートが示されている。
【０００５】
【発明が解決しようとしている課題】しかしながら、前
記従来例では、例えば６００ＤＰｉの１ドツトを１６レ
ベルのパルス幅変調を行うには画像クロツクＶＣＬＫの
１６倍の周波数の計数クロツク発生器が必要となる。６
００ＤＰｉのＶＣＬＫが例えば１０ＭＨｚとすると、１
０ＭＨｚ×１６＝１６０ＭＨｚの計数クロツク発生器が
必要となる。すると高価な計数クロツク発生器と１６０
ＭＨｚでも動作するロジツク回路、例えばＥＣＬなどの
高価なデバイスが必要となるなどコストも高くなり、な
おかつ放射ノイズも増える、プリント基板のパターン設
計も複雑になるなどの欠点があつた。
記従来例では、例えば６００ＤＰｉの１ドツトを１６レ
ベルのパルス幅変調を行うには画像クロツクＶＣＬＫの
１６倍の周波数の計数クロツク発生器が必要となる。６
００ＤＰｉのＶＣＬＫが例えば１０ＭＨｚとすると、１
０ＭＨｚ×１６＝１６０ＭＨｚの計数クロツク発生器が
必要となる。すると高価な計数クロツク発生器と１６０
ＭＨｚでも動作するロジツク回路、例えばＥＣＬなどの
高価なデバイスが必要となるなどコストも高くなり、な
おかつ放射ノイズも増える、プリント基板のパターン設
計も複雑になるなどの欠点があつた。
【０００６】本発明は、上述した従来例の欠点に鑑みて
なされたものであり、その目的とするところは、高周波
クロツクを用いずに、コストを低減できると共に、ノイ
ズ放射を低減できる画像形成装置を提供する点にある。
なされたものであり、その目的とするところは、高周波
クロツクを用いずに、コストを低減できると共に、ノイ
ズ放射を低減できる画像形成装置を提供する点にある。
【０００７】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、本発明に係る画像形成装置は、パ
ルス幅変調を行つて画像形成を行う画像形成装置におい
て、所定量づつ遅延させた複数の遅延信号を発生する発
生手段と、前記発生手段で発生した遅延信号を順次選択
し、パルス幅変調する変調手段と、前記変調手段よりの
変調信号の内、所定値に達成する変調信号を検出する検
出手段と、前記検出手段で変調信号を検出する度に、前
記変調手段での選択条件を記憶する記憶手段と、前記記
憶手段で記憶した選択条件に基づいて前記画像形成時の
パルス幅変調の処理を行う処理手段とを備えること特徴
とする。
目的を達成するため、本発明に係る画像形成装置は、パ
ルス幅変調を行つて画像形成を行う画像形成装置におい
て、所定量づつ遅延させた複数の遅延信号を発生する発
生手段と、前記発生手段で発生した遅延信号を順次選択
し、パルス幅変調する変調手段と、前記変調手段よりの
変調信号の内、所定値に達成する変調信号を検出する検
出手段と、前記検出手段で変調信号を検出する度に、前
記変調手段での選択条件を記憶する記憶手段と、前記記
憶手段で記憶した選択条件に基づいて前記画像形成時の
パルス幅変調の処理を行う処理手段とを備えること特徴
とする。
【０００８】
【作用】かかる構成によれば、発生手段は所定量づつ遅
延させた複数の遅延信号を発生し、変調手段は発生手段
で発生した遅延信号を順次選択し、パルス幅変調し、検
出手段は変調手段よりの変調信号の内、所定値に達成す
る変調信号を検出し、記憶手段は検出手段で変調信号を
検出する度に、変調手段での選択条件を記憶し、処理手
段は記憶手段で記憶した選択条件に基づいて画像形成時
のパルス幅変調の処理を行う。
延させた複数の遅延信号を発生し、変調手段は発生手段
で発生した遅延信号を順次選択し、パルス幅変調し、検
出手段は変調手段よりの変調信号の内、所定値に達成す
る変調信号を検出し、記憶手段は検出手段で変調信号を
検出する度に、変調手段での選択条件を記憶し、処理手
段は記憶手段で記憶した選択条件に基づいて画像形成時
のパルス幅変調の処理を行う。
【０００９】
【実施例】以下に、添付図面を参照して、本発明の好適
な実施例を詳細に説明する。＜第１の実施例＞（構成の
説明）図１は本発明に係る画像形成装置の第１の実施例
の構成を示すブロツク図である。
な実施例を詳細に説明する。＜第１の実施例＞（構成の
説明）図１は本発明に係る画像形成装置の第１の実施例
の構成を示すブロツク図である。
【００１０】本実施例では、プリンタの電源を投入して
からプリント動作を開始するまでの間に行う動作範囲を
例に挙げている。本実施例では、一例として、６ビツト
の多値画像データを入力し、１ドツトを６４レベルのパ
ルス幅変調を行う場合について述べる。図１において、
１はＣＰＵ、２は後述するパルス幅変調（以下「ＰＷＭ
」という）のパターンテーブルであるＲＡＭ、４は８ビ
ツト制御信号により２５６入力から１つを選び出力する
セレクタ、５はＣ，Ｒによる積分回路、７は、多数ゲー
トで構成される遅延回路、８は画像クロツクＶＣＬＫ、
９は画像クロツクの立ち上りに同期して送られてくる６
ビツトの多値画像データである。
からプリント動作を開始するまでの間に行う動作範囲を
例に挙げている。本実施例では、一例として、６ビツト
の多値画像データを入力し、１ドツトを６４レベルのパ
ルス幅変調を行う場合について述べる。図１において、
１はＣＰＵ、２は後述するパルス幅変調（以下「ＰＷＭ
」という）のパターンテーブルであるＲＡＭ、４は８ビ
ツト制御信号により２５６入力から１つを選び出力する
セレクタ、５はＣ，Ｒによる積分回路、７は、多数ゲー
トで構成される遅延回路、８は画像クロツクＶＣＬＫ、
９は画像クロツクの立ち上りに同期して送られてくる６
ビツトの多値画像データである。
【００１１】また、２１，２２はインバータ、２３，２
４はゲート、２５はＡＮＤゲート、２６はフリツプフロ
ツプである。 （動作の説明）次に、図２−１及び図２−２に示すＰＷ
Ｍパターンテーブル設定について説明する。
４はゲート、２５はＡＮＤゲート、２６はフリツプフロ
ツプである。 （動作の説明）次に、図２−１及び図２−２に示すＰＷ
Ｍパターンテーブル設定について説明する。
【００１２】図２−１及び図２−２は第１の実施例によ
る各信号のタイムチヤートである。図１のＣＰＵ１のポ
ートＡから出力される６ビツト信号はＲＡＭ２のアドレ
スＡ０〜Ａ５に入力される。ポートＡは、００Ｈ 〜３
ＦＨ まで順次インクリメントされる。また、ポートＢ
からは８ビツト信号が出力されＲＡＭ２のデータＤＱ０
〜ＦＦ７と、８ビツトＤフリツプフロツプ３に入力され
る。 ポートＢは００Ｈ 〜ＦＦＨ までインクリメントでき
る。
る各信号のタイムチヤートである。図１のＣＰＵ１のポ
ートＡから出力される６ビツト信号はＲＡＭ２のアドレ
スＡ０〜Ａ５に入力される。ポートＡは、００Ｈ 〜３
ＦＨ まで順次インクリメントされる。また、ポートＢ
からは８ビツト信号が出力されＲＡＭ２のデータＤＱ０
〜ＦＦ７と、８ビツトＤフリツプフロツプ３に入力され
る。 ポートＢは００Ｈ 〜ＦＦＨ までインクリメントでき
る。
【００１３】まずポートＡから０１Ｈ 、ポートＢから
０１Ｈ を出力し、８ビツトに同期されセレクタ４の８
ビツト制御信号に入力される。図２−１の（ａ）、（ｂ
）、（Ｃ）を参照する。一方ＶＣＬＫ８はＡＮＤゲート
２５，インバータ２１によつてエツジ化され、バツフア
が直列に２５６ケつなげた遅延回路７に入力されバツフ
アを通るごとにバツフアに伝搬遅延時間ｔｄづつ遅延し
ている。ただし、各々のバツフアのｔｄはばらつくので
、ｔｄが最小値でも２５６個のバツフアを通せばＶＣＬ
Ｋ８の一周期の時間は遅延するものとする。そしてそれ
ぞれのバツフアの出力はセレクタ４に入力され前述した
８ビツト制御信号によつてＤ０〜Ｄ２５５の入力のうち
１つがＹより出力される。
０１Ｈ を出力し、８ビツトに同期されセレクタ４の８
ビツト制御信号に入力される。図２−１の（ａ）、（ｂ
）、（Ｃ）を参照する。一方ＶＣＬＫ８はＡＮＤゲート
２５，インバータ２１によつてエツジ化され、バツフア
が直列に２５６ケつなげた遅延回路７に入力されバツフ
アを通るごとにバツフアに伝搬遅延時間ｔｄづつ遅延し
ている。ただし、各々のバツフアのｔｄはばらつくので
、ｔｄが最小値でも２５６個のバツフアを通せばＶＣＬ
Ｋ８の一周期の時間は遅延するものとする。そしてそれ
ぞれのバツフアの出力はセレクタ４に入力され前述した
８ビツト制御信号によつてＤ０〜Ｄ２５５の入力のうち
１つがＹより出力される。
【００１４】８ビツトＤフリツプフロツプ３の出力が０
１Ｈ のとき、セレクタ４はＤ１をセレクトし、出力す
る。するとＡＮＤゲート２５出力の立ち上がりエツジか
らセレクタ４のＹ出力の立ち下がりエツジまでのパルス
幅をもつたパルスを出力する。図２−１及び図２−２の
（ｂ），（ｄ），（ｅ），（ｋ），（ｌ）を参照する。 前記パルスが何発かフリツプフロツプ２６から出力され
ると、ＣＲ積分回路５からパルス幅に比例したアナログ
電圧が出力されオペアンプ６で、バツフアされてパルス
幅モニタ電圧１１として、ＣＰＵ１のＡ／Ｄポートに入
力される。ＣＰＵ１ではパルス幅モニタ電圧１１をＣＰ
Ｕ内部でデジタル変換し、予め設定している目標値と比
較し、目標値に達していない場合はポートＢの出力を１
つインクリメントし０２Ｈ とする。前記一連動作を繰
り返し、パルス幅モニタ電圧１１が目標値に達したら、
ＣＰＵ１から一致信号１２が出力されＲＡＭ２にはポー
トＡで出力されている値に相当してアドレスにポートＢ
で出力されている値が書き込まれる。図２−２の（ｍ）
，（ｎ），（ｏ），（ｐ）を参照する。そして、ＣＰＵ
１のポートＡを１つインクリメントし、同様に前記動作
を行い、ＲＡＭ２の００Ｈ から３ＦＨ のアドレスす
べてにデータが書き込まれたら、ＰＷＭパターンテーブ
ルに設定を終了する。
１Ｈ のとき、セレクタ４はＤ１をセレクトし、出力す
る。するとＡＮＤゲート２５出力の立ち上がりエツジか
らセレクタ４のＹ出力の立ち下がりエツジまでのパルス
幅をもつたパルスを出力する。図２−１及び図２−２の
（ｂ），（ｄ），（ｅ），（ｋ），（ｌ）を参照する。 前記パルスが何発かフリツプフロツプ２６から出力され
ると、ＣＲ積分回路５からパルス幅に比例したアナログ
電圧が出力されオペアンプ６で、バツフアされてパルス
幅モニタ電圧１１として、ＣＰＵ１のＡ／Ｄポートに入
力される。ＣＰＵ１ではパルス幅モニタ電圧１１をＣＰ
Ｕ内部でデジタル変換し、予め設定している目標値と比
較し、目標値に達していない場合はポートＢの出力を１
つインクリメントし０２Ｈ とする。前記一連動作を繰
り返し、パルス幅モニタ電圧１１が目標値に達したら、
ＣＰＵ１から一致信号１２が出力されＲＡＭ２にはポー
トＡで出力されている値に相当してアドレスにポートＢ
で出力されている値が書き込まれる。図２−２の（ｍ）
，（ｎ），（ｏ），（ｐ）を参照する。そして、ＣＰＵ
１のポートＡを１つインクリメントし、同様に前記動作
を行い、ＲＡＭ２の００Ｈ から３ＦＨ のアドレスす
べてにデータが書き込まれたら、ＰＷＭパターンテーブ
ルに設定を終了する。
【００１５】次に、印字動作を説明する。図３は第１の
実施例による印字動作のタイムチヤートである。印字動
作中はＣＰＵ１のポートＡとポートＢはハイインピーダ
ンスの状態にしておく。そして、不図示のコントローラ
からＶＣＬＫ８に同期して多値画像データ９がＲＡＭ２
のアドレスに入力されると多値画像データで示される番
地に書き込まれている８ビツトデータがＤＱ０〜ＤＱ７
から出力され８ビツトＤフリツプフロツプ３でＶＣＬＫ
８に同期され、セレクタ４の８ビツト制御信号に入力さ
れＤ０〜Ｄ２５５のうち１つがセレクトされて、フリツ
プフロツプ２６のＤフリツプフロツプのリセツト端子に
入力される。フリツプフロツプ２６のＤフリツプフロツ
プからはＶＣＬＫ８の立ち上がりから、セレクタＹ出力
の立ち上がりまでの時間のパルス幅をもつパルスがＰＷ
Ｍ信号１０として出力される。ＰＷＭ信号１０は不図示
のレーザ駆動回路に出力されＰＷＭ信号にパルス幅だけ
レーザを点灯し、それによつて、感光ドラムを照射する
ことによつて、電子写真法で中間濃度階調の印字を行う
。
実施例による印字動作のタイムチヤートである。印字動
作中はＣＰＵ１のポートＡとポートＢはハイインピーダ
ンスの状態にしておく。そして、不図示のコントローラ
からＶＣＬＫ８に同期して多値画像データ９がＲＡＭ２
のアドレスに入力されると多値画像データで示される番
地に書き込まれている８ビツトデータがＤＱ０〜ＤＱ７
から出力され８ビツトＤフリツプフロツプ３でＶＣＬＫ
８に同期され、セレクタ４の８ビツト制御信号に入力さ
れＤ０〜Ｄ２５５のうち１つがセレクトされて、フリツ
プフロツプ２６のＤフリツプフロツプのリセツト端子に
入力される。フリツプフロツプ２６のＤフリツプフロツ
プからはＶＣＬＫ８の立ち上がりから、セレクタＹ出力
の立ち上がりまでの時間のパルス幅をもつパルスがＰＷ
Ｍ信号１０として出力される。ＰＷＭ信号１０は不図示
のレーザ駆動回路に出力されＰＷＭ信号にパルス幅だけ
レーザを点灯し、それによつて、感光ドラムを照射する
ことによつて、電子写真法で中間濃度階調の印字を行う
。
【００１６】以上説明した様に、第１の実施例によれば
、多数の遅延素子から出力される遅延信号によりＰＷＭ
を行い、それをモニタし、基準値と比較することによつ
てパルス幅を設定することによつて、従来のように画像
クロツクに階調数倍にクロツクを用いずに、更に細かく
精度に良いＰＷＭが行える。その結果、高周波のクロツ
クを用いずに中間濃度階調の再現性を向上することがで
きる。ここで、高周波のクロツクを用いないということ
は、高周波水晶と、高速デバイスを不要としコストの低
減となり、また、ノイズの放射も低減するという効果が
得られる。
、多数の遅延素子から出力される遅延信号によりＰＷＭ
を行い、それをモニタし、基準値と比較することによつ
てパルス幅を設定することによつて、従来のように画像
クロツクに階調数倍にクロツクを用いずに、更に細かく
精度に良いＰＷＭが行える。その結果、高周波のクロツ
クを用いずに中間濃度階調の再現性を向上することがで
きる。ここで、高周波のクロツクを用いないということ
は、高周波水晶と、高速デバイスを不要としコストの低
減となり、また、ノイズの放射も低減するという効果が
得られる。
【００１７】さて、上述した実施例では、６ビツト入力
の６４レベルのＰＷＭの例を示したが、８ビツト入力の
２５６レベル、８ビツト入力の６４レベル、などとして
も良い。また、積分回路５をＣＲの一時フイルタとした
がこれを２次フイルタやオペアンプを用いたアクテイブ
フイルタとしても良い。さて、上述した実施例において
、ＣＰＵ１と積分回路５とオペアンプ６以外をゲートア
レイで構成すれば、安価なコストで高精度のＰＷＭを行
うことができる。
の６４レベルのＰＷＭの例を示したが、８ビツト入力の
２５６レベル、８ビツト入力の６４レベル、などとして
も良い。また、積分回路５をＣＲの一時フイルタとした
がこれを２次フイルタやオペアンプを用いたアクテイブ
フイルタとしても良い。さて、上述した実施例において
、ＣＰＵ１と積分回路５とオペアンプ６以外をゲートア
レイで構成すれば、安価なコストで高精度のＰＷＭを行
うことができる。
【００１８】また、上述した実施例では、電源投入時の
みＰＷＭパターンデーブル設定を行うものだが、連続印
字動作では、紙間でも上記設定を行つて良い。 ＜第２の実施例＞第１の実施例において、遅延回路７を
デイレイ時間の短いデイレイラインを用いれば更に精度
の良いＰＷＭを行うことが可能となる。 ＜第３の実施例＞図４は本発明に係る画像形成装置の第
３の実施例の構成を示すブロツク図である。
みＰＷＭパターンデーブル設定を行うものだが、連続印
字動作では、紙間でも上記設定を行つて良い。 ＜第２の実施例＞第１の実施例において、遅延回路７を
デイレイ時間の短いデイレイラインを用いれば更に精度
の良いＰＷＭを行うことが可能となる。 ＜第３の実施例＞図４は本発明に係る画像形成装置の第
３の実施例の構成を示すブロツク図である。
【００１９】本実施例は、第１の実施例において、ＰＷ
Ｍ信号でレーザを駆動し、レーザの光出力をモニタし、
電圧に変えそのモニタ電圧をＣＰＵのＡ／Ｄポートに入
力する例を示す。図４において、１３はレーザ駆動回路
、１４は半導体レーザ、１５はレーザ光をモニタするた
めのピンフオトダイオードである。次に、動作を説明す
る。
Ｍ信号でレーザを駆動し、レーザの光出力をモニタし、
電圧に変えそのモニタ電圧をＣＰＵのＡ／Ｄポートに入
力する例を示す。図４において、１３はレーザ駆動回路
、１４は半導体レーザ、１５はレーザ光をモニタするた
めのピンフオトダイオードである。次に、動作を説明す
る。
【００２０】図５−１及び図５−２は第３の実施例によ
る各信号のタイムチヤートである。第１の実施例でのＰ
ＷＭ信号をレーザ駆動回路１３に入力し、半導体レーザ
１４を点滅させる。ピンフオトダイオードに光が当り電
流が流れ、ビデオアンプ１６の正入力に電圧が生じる。 図５−２の（ｎ）を参照する。そしてビデオアンプ１６
の出力を積分回路５によつて積分し、オペアンプ６でバ
ツフアし、ＣＰＵ１のＡ／Ｄポートに入力して、第１の
実施例に示す処理を行いＰＷＭパターンデーブル設定を
行う。ＣＰＵ１のＡ／Ｄポート入力波形を図５−２の（
ｍ）に示す。 ＜第４の実施例＞図６は本発明に係る画像形成装置の第
４の実施例の構成を示すブロツク図である。
る各信号のタイムチヤートである。第１の実施例でのＰ
ＷＭ信号をレーザ駆動回路１３に入力し、半導体レーザ
１４を点滅させる。ピンフオトダイオードに光が当り電
流が流れ、ビデオアンプ１６の正入力に電圧が生じる。 図５−２の（ｎ）を参照する。そしてビデオアンプ１６
の出力を積分回路５によつて積分し、オペアンプ６でバ
ツフアし、ＣＰＵ１のＡ／Ｄポートに入力して、第１の
実施例に示す処理を行いＰＷＭパターンデーブル設定を
行う。ＣＰＵ１のＡ／Ｄポート入力波形を図５−２の（
ｍ）に示す。 ＜第４の実施例＞図６は本発明に係る画像形成装置の第
４の実施例の構成を示すブロツク図である。
【００２１】不図示のコントローラ側から送出される多
値画像データ９の６ビツトを受けγ補正用ＲＯＭ１８に
よつて８ビツトの画像データに変換され８ビツトＤフリ
ツプフロツプ３で画像クロツクＶＣＬＫに同期してセレ
クタ４によつてＰＷＭを行う。γ補正用ＲＯＭ１８はプ
リンタの濃度特性や遅延回路７の遅延時間を考慮して６
ビツトから８ビツトの変換を行う。
値画像データ９の６ビツトを受けγ補正用ＲＯＭ１８に
よつて８ビツトの画像データに変換され８ビツトＤフリ
ツプフロツプ３で画像クロツクＶＣＬＫに同期してセレ
クタ４によつてＰＷＭを行う。γ補正用ＲＯＭ１８はプ
リンタの濃度特性や遅延回路７の遅延時間を考慮して６
ビツトから８ビツトの変換を行う。
【００２２】本実施例では、遅延回路７をゲートからデ
イレイラインにすれば更に精度に良いものとなる。
イレイラインにすれば更に精度に良いものとなる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
高周波のクロツクを用いずに中間濃度階調の再現性を向
上することができる。ここで、高周波のクロツクを用い
ないということは、高周波水晶と、高速デバイスを不要
としコストの低減となり、また、ノイズの放射も低減す
るという効果が得られる。
高周波のクロツクを用いずに中間濃度階調の再現性を向
上することができる。ここで、高周波のクロツクを用い
ないということは、高周波水晶と、高速デバイスを不要
としコストの低減となり、また、ノイズの放射も低減す
るという効果が得られる。
【図１】本発明に係る画像形成装置の第１の実施例の構
成を示すブロツク図である。
成を示すブロツク図である。
【図２−１】，
【図２−２】第１の実施例による各信号のタイムチヤー
トである。
トである。
【図３】第１の実施例による印字動作のタイムチヤート
である。
である。
【図４】本発明に係る画像形成装置の第３の実施例の構
成を示すブロツク図である。
成を示すブロツク図である。
【図５−１】，
【図５−２】第３の実施例による各信号のタイムチヤー
トである。
トである。
【図６】本発明に係る画像形成装置の第４の実施例の構
成を示すブロツク図である。
成を示すブロツク図である。
【図７】従来の画像形成装置の映像処理部のブロツク構
成図である。
成図である。
【図８】図８には図７における各信号のタイミングチヤ
ートである。
ートである。
【符号の説明】
１ ＣＰＵ
２ ＲＡＭ
３ ８ビツトＤフリツプフロツプ
４ セレクタ
５ 積分回路
６，１６ オペアンプ
７ 遅延回路
８ 画像クロツクＶＣＬＫ
９ 多値画像データ
１０ ＰＷＭ信号
１３ レーザ駆動回路
１４ 半導体レーザ
１５ ピンフオトダイオート
１８，１１１ γ補正用ＲＯＭ
２１，２２ インバータ
２３，２４ ゲート
２５ ＡＮＤゲート
２６ フリツプフロツプ
１１２ ラツチ
１１３ デジタルコンパレータ
１１４ カウンタ
１１５ 計数クロツク発生器
Claims (2)
- 【請求項１】パルス幅変調を行つて画像形成を行う画像
形成装置において、所定量づつ遅延させた複数の遅延信
号を発生する発生手段と、前記発生手段で発生した遅延
信号を順次選択し、パルス幅変調する変調手段と、前記
変調手段よりの変調信号の内、所定値に達成する変調信
号を検出する検出手段と、前記検出手段で変調信号を検
出する度に、前記変調手段での選択条件を記憶する記憶
手段と、前記記憶手段で記憶した選択条件に基づいて前
記画像形成時のパルス幅変調の処理を行う処理手段とを
備えること特徴とする画像形成装置。 - 【請求項２】前記検出手段は、パルス幅変調から出力さ
れるパルス幅変調信号で光ビームを点灯させた光出力を
電圧に変換し、モニタするモニタ手段を含むことを特徴
とする請求項１記載の画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2405891A JPH04223667A (ja) | 1990-12-25 | 1990-12-25 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2405891A JPH04223667A (ja) | 1990-12-25 | 1990-12-25 | 画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04223667A true JPH04223667A (ja) | 1992-08-13 |
Family
ID=18515495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2405891A Withdrawn JPH04223667A (ja) | 1990-12-25 | 1990-12-25 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04223667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215513B1 (en) | 1998-10-16 | 2001-04-10 | Fuji Xerox Co., Ltd. | Pulse generation apparatus and image recording apparatus |
| JP2007259435A (ja) * | 2006-03-20 | 2007-10-04 | Samsung Electronics Co Ltd | スプレッドスペクトラムクロッキングに使われる遅延された高周波クロック信号を発生させる方法、回路、及びシステム |
-
1990
- 1990-12-25 JP JP2405891A patent/JPH04223667A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215513B1 (en) | 1998-10-16 | 2001-04-10 | Fuji Xerox Co., Ltd. | Pulse generation apparatus and image recording apparatus |
| JP2007259435A (ja) * | 2006-03-20 | 2007-10-04 | Samsung Electronics Co Ltd | スプレッドスペクトラムクロッキングに使われる遅延された高周波クロック信号を発生させる方法、回路、及びシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |