KR20030055349A - 유한 임펄스 응답 필터 - Google Patents

유한 임펄스 응답 필터 Download PDF

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KR20030055349A
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Abstract

가변적인 데이터 입력과 출력 레이트를 가지는 유한 임펄스 응답(FIR) 필터에 관한 것으로서, 특히 입력 데이터의 개수를 알려주는 외부 제어 신호에 따라 각 부의 데이터 이동 경로를 제어하는 제어부와, 상기 제어부의 제어에 따라 적어도 하나 이상의 입력 데이터를 순서대로 쓰고 읽어갈 수 있는 선입선출 구조의 버퍼부와, 상기 제어부의 제어에 따라 내부 쉬프트 레지스터의 데이터 이동 경로가 제어되어 스위칭되는 데이터와 해당 위치로 입력되는 필터 계수와의 곱과 전체 합을 통해 필터링을 수행한 후 적어도 하나 이상의 필터링된 데이터를 출력하는 필터부를 포함하여 구성되며, FIR 필터로부터 출력되는 데이터들을 입력으로 받아들이는 후위 블록에서 필요에 따라 적어도 한 개 이상의 데이터를 요구할 때 적어도 한 개 이상의 데이터가 필요한 시점에서 가변적으로 필터링된 데이터를 요구대로 출력할 수 있다.

Description

유한 임펄스 응답 필터{Finite impulse response filter}
본 발명은 가변적인 데이터 입력과 출력 레이트를 가지는 유한 임펄스 응답(Finite Impulse Response ; FIR) 필터에 관한 것이다.
일반적으로 FIR 필터는 필터링 대상이 되는 데이터를 중앙으로 하여 좌우 인접한 데이터들이 구성되며, 미리 정의된 가중치(예를 들면, 계수)로 구성된 윈도우(Window)와의 곱과 전체 합으로 필터링 동작을 하게 된다.
이때, 입력 데이터는 가중치로 구성된 윈도우에 대해 이동과 연산을 반복하며 필터링 대상이 되는 데이터가 가중치 윈도우 즉, 필터의 중앙에 왔을 때 대상 데이터와 인접 데이터에 가중치가 적용된 결과로 필터링이 된 데이터를 얻을 수 있다.
즉, 도 1과 같이 인접한 데이터 1개를 입력으로 하는 FIR 필터는 일정한 지연 시간 후 입력과 동일한 형태로 출력 데이터 1개를 내보낸다.
그리고, 상기 FIR 필터로부터 출력되는 데이터들을 입력으로 받아들이는 후위 블록에서는 필요에 따라 1개 또는, 2개의 데이터를 요구할 수 있다. 그러나, 상기된 도 1과 같은 기존의 필터 구조에서는 단일 입출력 구조이기 때문에 동시에 2개의 데이터를 요구하는 경우, 동시에 필요한 현재 데이터 외에 다음 데이터를 기다려야 하는 지연 시간이 필요한 문제점이 있다.
도 2는 이를 개선한 것으로서, 데이터가 한번 이동할 때마다 1 클럭이 소모되는 쉬프트 레지스터를 사용하는 방식의 FIR 필터이다. 즉, 도 2는 2개의 입출력을 가지는 9탭 FIR 필터의 예를 보인 것으로서, 2개의 입력 데이터를 받아 2개의 필터링된 출력 데이터를 동시에 얻을 수 있다.
이때에도 마찬가지로 상기 FIR 필터로부터 출력되는 데이터를 입력으로 받아들이는 후위 블록에서는 필요에 따라 1개 또는, 2개의 데이터 중 1가지 경우만을 요구할 수도 있고, 또는 가변적으로 1개 또는 2개의 데이터를 연속적으로 모두 요구할 수도 있다.
상기된 도 1 또는, 도 2의 구조로는 전자의 경우를 만족시킬 수 있지만, 후자의 경우는 도 1 또는 도 2를 스위칭하는 것으로 만족시킬 수 없다.
이는 필터의 특성인 필터링 대상 데이터와 인접한 데이터가 사용되어야 한다는 점에 기인한다.
즉, 도 1과 도 2의 FIR 필터 특성을 살펴보면, 도 3과 같이 대상 데이터 1개가 입력으로 들어간 후 5 클럭만큼 지연시간 후에 입력 데이타는 필터의 중앙에 위치하게 되며, 도 4와 같이 대상 데이터 2개가 입력으로 들어간 후 3클럭만큼 지연 시간 후에 필터의 중앙에 위치하게 된다.
따라서, 위에서 서술한 각각 필터의 지연 시간 특성과 필터 입력으로 필터링된 대상 데이터와 인접한 데이터가 필요하다는 필터 기본 특성을 1개의 필터로 얻기 위해서는 입력에 상관없이 5 클럭 만큼의 지연 시간을 갖도록 해야 한다.
또한, 도 2와 같은 2개 입출력 필터 구조를 사용할 경우에도 데이터가 하나만 필요한 경우에는 입력 데이터가 2개씩 들어오므로 이를 저장해야 하는 메모리가 필요하게 되는 문제가 생긴다.
이와 같이 종래의 FIR 필터는 데이터 입력과 출력 레이트가 고정되어 있으므로 가변적인 요구를 만족시킬 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 데이터의 입력과 출력 레이트를 가변적으로 조절할 수 있는 FIR 필터를 제공함에 있다.
도 1은 고정된 단일 입출력을 갖는 일반적인 9탭 FIR 필터의 블록도
도 2는 고정된 2개의 입출력을 갖는 일반적인 9탭 FIR 필터의 블록도
도 3은 도 1의 FIR 필터의 입출력 타이밍도
도 4는 도 3의 FIR 필터의 입출력 타이밍도
도 5는 본 발명에 따른 가변 데이터 레이트 특성을 갖는 FIR 필터의 개략적인 블록도
도 6은 도 5의 FIR 필터의 상세 블록도
도 7은 본 발명에 따른 FIR 필터에서 버퍼와 필터의 내부 데이터 흐름을 표시한 타이밍도
도 8은 본 발명에 따른 FIR 필터를 적용한 수평 영상 포맷 변환기의 예를 보인 구성 블록도
도 9는 도 8의 수평 영상 포맷 변환기에서 실시하는 간단한 다운 컨버젼의 예를 보인 도면
도 10은 도 8의 수평 영상 포맷 변환기에서 실시하는 간단한 업 컨버젼의 예를 보인 도면
도 11은 도 9와 같은 다운 컨버젼시 필요한 FIR 필터의 출력 데이터의 타이밍도
도 12는 도 10과 같은 업 컨버젼시 필요한 FIR 필터의 출력 데이터의 타이밍도
도 13은 도 8의 수평 영상 포맷 변환기가 원하는 데이터 레이트로 입력 데이터를 필터링하여 전달하는 예를 설명하기 위한 타이밍도
도면의 주요부분에 대한 부호의 설명
100 : 제어부101 : 어드레스 발생부
102,104,106 : 스위칭 소자103 : 버퍼
105 : 필터부
상기와 같은 목적을 달성하기 위한 본 발명에 따른 FIR 필터는, 입력 데이터의 개수를 알려주는 외부 제어 신호에 따라 필터링에 필요한 제어 신호를 생성하고, 각 부의 데이터 이동 경로를 제어하는 제어부와, 상기 제어부의 제어에 따라적어도 하나 이상의 입력 데이터를 순서대로 쓰고 읽어갈 수 있는 선입선출 구조의 버퍼부와, 상기 제어부의 제어에 따라 내부 쉬프트 레지스터의 데이터 이동 경로가 제어되어 스위칭되는 데이터와 해당 위치로 입력되는 필터 계수와의 곱과 전체 합을 통해 필터링을 수행한 후 적어도 하나 이상의 필터링된 데이터를 출력하는 필터부와, 상기 제어부의 제어에 의해 상기 버퍼의 쓰기, 읽기 어드레스를 생성시켜 상기 버퍼로 출력하는 어드레스 발생부를 포함하여 구성되는 것을 특징으로 한다.
상기 버퍼는 다수개의 레지스터로 구성되며, 상기 제어부의 제어에 의해 적어도 하나 이상의 입력 데이터가 상기 레지스터부에 순차적으로 저장되고, 적어도 하나 이상의 데이터가 저장된 순서대로 필터부로 출력되는 것을 특징으로 한다.
상기 제어부는 상기 외부 제어 신호를 클록에 동기시켜 순차적으로 지연시킨 다수개의 지연 신호를 조합하여 제어 신호를 생성하는 것을 특징으로 한다.
상기 제어부에서 다수개의 지연 신호들을 조합하여 생성된 제어 신호는 필터부내의 각각의 레지스터에 위치한 데이터의 이동 범위를 결정하고, 필터부로의 입력 데이터 개수와 입력받는 시점 그리고 필터링된 데이터의 출력 개수를 결정하는 것을 특징으로 한다.
상기 필터부는 상기 제어부의 제어 신호에 의해 내부 레지스터의 데이터 이동 경로가 스위칭되고, 필터 계수와의 연산에 사용되는 레지스터의 범위가 결정되며, 스위칭되는 데이터와 해당 위치로 입력되는 필터 계수와의 연산을 통해 필터링을 수행하는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 5는 본 발명에 따른 FIR 필터의 개략적인 블록도이고, 도 6은 본 발명에 따른 FIR 필터의 상세 블록도이다.
도 5 및 도 6을 보면, 외부 제어 신호에 따라 내부 제어 신호를 만들어 각 부의 데이터 이동 경로를 제어하는 제어부(100), 상기 제어부(100)의 제어에 따라 데이터를 순서대로 쓰고 읽어갈 수 있는 선입선출 구조의 버퍼부(103), 상기 제어부(100)의 제어에 따라 내부 쉬프트 레지스터의 데이터 이동 경로가 제어되어 스위칭되는 데이터와 해당 위치로 입력되는 필터 계수와의 곱과 전체 합을 통해 필터링된 데이터를 출력하는 필터부(105), 및 상기 제어부(100)의 제어에 의해 버퍼(103)의 쓰기, 읽기 어드레스를 생성시켜 버퍼(103)로 출력하는 어드레스 발생부(101)로 구성된다.
상기 필터부(105)는 9탭인 경우를 예로 들고 있으며, P1 레지스터부터 P9 레지스터까지 순차적으로 데이터를 이동시키기 위한 데이터 경로가 있고, P0 레지스터부터 바로 다음에 위치하는 레지스터는 스킵하고 그 다음에 위치하는 레지스터로 데이터를 이동시키기 위한 데이터 경로가 있다. 후자의 데이터 경로에는 상기 제어부(100)의 제어에 의해 온/오프되는 스위칭 소자가 구비되어 있다. 상기필터부(105)의 탭수는 변할 수 있으며, 설계자에 의해 달라질 수 있다.
여기서, 미 언급된 스위칭 소자(102,104)는 입력 데이터가 2개인 경우 상기 제어부(100)의 제어에 의해 온되고, 상기 스위칭 소자(106)는 출력 데이터가 2개인 경우 상기 제어부(100)의 제어에 의해 온된다.
도 7은 본 발명에 따른 FIR 필터의 동작을 설명하기 위한 타이밍도로서, 아래에 정의된 규칙들에 의한 버퍼의 동작과 필터의 동작을 보여주고 있다.
도 7의 외부 제어 신호 0은 필터 인에이블 신호이고, 외부 제어 신호 1은 입력 데이터가 하나인지 두개인지를 알려주며, 지연 신호 1은 외부 제어 신호 1을 1 클럭만큼 지연시켜 얻은 신호이며, 나머지 지연 신호들은 순서대로 2클럭, 3클럭, 4클럭, 5클럭만큼 지연시켜 얻은 신호들이다. 상기 제어부(100)는 이러한 지연신호 1,2,3,4,5를 조합하여 아래에 정의되는 규칙들에 필요한 제어 신호들을 생성한다.
규칙 1) 상기 버퍼(103)는 4개의 레지스터로 구성되며, 쓰기 주소와 읽기 주소가 제어부(100)와 연결된 어드레스 발생부(101)에 의해서 증가된다.
또한, 0,1,2,3의 값을 가지는 쓰기 또는 읽기 주소가 증가하여 마지막 값인 3이 될 경우 다음 시점에서 버퍼(103)에 데이터 1개를 쓰거나 읽을 경우 쓰기 또는, 읽기 주소가 0이 되며, 버퍼(103)에 데이터 2개를 쓰거나 읽을 경우 쓰기 또는, 읽기 주소가 1이 되는 주소 회전 방식을 가진다.
규칙 2) 입력 데이터가 2개임을 뜻하는 외부 제어 신호 1이 '1'이면 버퍼(103)에 입력 데이터 2개를 쓰기 주소에 따라 쓰고, 입력 데이터가 1개임을 뜻하는 외부 제어 신호 1이 '0'이면 버퍼(103)에 입력 데이터 1개를 쓰기 주소에 따라 쓴다. 또한, 외부 제어 신호 1에 따라 버퍼(103)에 쓰기를 끝내고 버퍼(103)의 쓰기 주소를 2개 또는, 1개만큼 증가시킨다.
규칙 3) 특정 시점에서 지연 신호 1,2,3,4의 조합에 따라 필터 레지스터 0(P0)과 1(P1)에 어떤 값을 입력할 것인지를 결정한다. 또한, 버퍼(103)에서 읽어서 필터 레지스터에 값을 이동할 경우 버퍼(103)에서 읽기를 끝내고 버퍼(103)의 읽기 주소를 2개 또는 1개만큼 증가시킨다.
서술한 규칙의 예를 도표로 표시하면 하기의 표 1과 같다.
지연 신호 5 지연 신호 4 지연 신호 3 지연 신호 2 지연 신호 1 필터 레지스터 0 필터 레지스터 1
0 0 0 0 0 입력 안함 입력 데이터 0
0 0 0 0 1 입력 안함 버퍼 데이터
1 0 0 0 0 입력 안함 입력 데이터 0
1 0 0 0 1 입력 안함 버퍼 데이터
0 1 0 0 0 입력 데이터 0 버퍼 데이터
0 1 0 0 1 버퍼 데이터 버퍼 데이터
1 1 0 0 0 입력 데이터 0 버퍼 데이터
1 1 0 0 1 버퍼 데이터 버퍼 데이터
0 0 1 0 0 입력 안함 버퍼 데이터
0 0 1 0 1 입력 안함 버퍼 데이터
1 0 1 0 0 입력 안함 버퍼 데이터
1 0 1 0 1 입력 안함 버퍼 데이터
0 1 1 0 0 버퍼 데이터 버퍼 데이터
0 1 1 0 1 버퍼 데이터 버퍼 데이터
1 1 1 0 0 버퍼 데이터 버퍼 데이터
1 1 1 0 1 버퍼 데이터 버퍼 데이터
0 0 0 1 0 입력 안함 버퍼 데이터
0 0 0 1 1 입력 안함 버퍼 데이터
1 0 0 1 0 입력 안함 버퍼 데이터
1 0 0 1 1 입력 안함 버퍼 데이터
0 1 0 1 0 버퍼 데이터 버퍼 데이터
0 1 0 1 1 버퍼 데이터 버퍼 데이터
1 1 0 1 0 버퍼 데이터 버퍼 데이터
1 1 0 1 1 버퍼 데이터 버퍼 데이터
0 0 1 1 0 입력 안함 버퍼 데이터
0 0 1 1 1 입력 안함 버퍼 데이터
1 0 1 1 0 입력 안함 버퍼 데이터
1 0 1 1 1 입력 안함 버퍼 데이터
0 1 1 1 0 버퍼 데이터 버퍼 데이터
0 1 1 1 1 버퍼 데이터 버퍼 데이터
1 1 1 1 0 버퍼 데이터 버퍼 데이터
1 1 1 1 1 버퍼 데이터 버퍼 데이터
규칙 4) 특정 시점에서 지연 신호 2,3,4,5의 값들의 조합에 따라 필터부(105)의 각각의 레지스터에 위치한 각각의 데이터 이동 범위를 결정한다. 예를 들어, 지연신호 2,3,4,5의 값이 0001이라면 각각의 레지스터에 위치한 각각의 데이터는 순차적으로 다음 레지스터로 이동한다. 한편, 지연신호 2,3,4,5의 값이 0001이라면 제어부(100)의 제어에 의해 필터부(105) 내의 스위칭 소자들은 모두 온이 되면서 각각의 레지스터에 위치한 각각의 데이터는 바로 다음에 위치한 레지스터를 스킵하고 그 다음 레지스터로 이동한다.
서술한 규칙의 예를 도표로 표시하면 하기의 표 2와 같다.
지연신호2 지연신호3 지연신호4 지연신호5 필터의 데이터 이동 범위
0 0 0 0 1
0 0 0 1 2
0 0 1 0 1
0 0 1 1 2
0 1 0 0 1
0 1 0 1 2
0 1 1 0 1
0 1 1 1 2
1 0 0 0 1
1 0 0 1 2
1 0 1 0 1
1 0 1 1 2
1 1 0 0 1
1 1 0 1 2
1 1 1 0 1
1 1 1 1 2
규칙 5) 특정 시점에서 지연신호 2,3,4,5의 값들의 조합에 따라 필터링을 위한 필터 계수(c0∼c4)와의 연산에 사용되는 레지스터의 범위를 결정한다. 서술한 규칙의 예를 도표로 표시하면 하기의 표 3과 같다.
지연신호2 지연신호3 지연신호4 지연신호5 필터링에 사용되는 레지스터
0 0 0 0 P1∼P9
0 0 0 1 P1∼P9
0 0 1 0 P0∼P9
0 0 1 1 P0∼P9
0 1 0 0 P1∼P9
0 1 0 1 P1∼P9
0 1 1 0 P0∼P9
0 1 1 1 P0∼P9
1 0 0 0 P1∼P9
1 0 0 1 P1∼P9
1 0 1 0 P0∼P9
1 0 1 1 P0∼P9
1 1 0 0 P1∼P9
1 1 0 1 P1∼P9
1 1 1 0 P0∼P9
1 1 1 1 P0∼P9
규칙 6) 특정 시점에서 지연신호 2,3,4,5의 값들의 조합에 따라 스위칭소자(106)를 제어함에 의해 출력되는 필터링된 데이터 계수를 결정한다. 예를 들어, 지연신호 2,3,4,5의 값이 0001이라면 스위칭 소자(106)가 오프되어 필터링된 출력 데이터는 한 개 즉, y(n)이 된다. 한편, 지연신호 2,3,4,5의 값이 0010라면 스위칭 소자(106)가 온되어 필터링된 출력 데이터는 두 개 즉, y(n), y(n+1)이 된다.
서술한 규칙의 예를 도표로 표시하면 하기의 표 4와 같다.
지연신호2 지연신호3 지연신호4 지연신호5 출력 데이터 개수
0 0 0 0 1
0 0 0 1 1
0 0 1 0 2
0 0 1 1 2
0 1 0 0 1
0 1 0 1 1
0 1 1 0 2
0 1 1 1 2
1 0 0 0 1
1 0 0 1 1
1 0 1 0 2
1 0 1 1 2
1 1 0 0 1
1 1 0 1 1
1 1 1 0 2
1 1 1 1 2
도 8은 본 발명에 따른 FIR 필터를 수평 영상 포맷 변환기에 적용한 예로서, 상기 수평 영상 포맷 변환기는 디지털 TV에서 입력 영상의 크기를 출력 포맷에 맞추어 변환하는 변환기로서, 다운 컨버젼을 통해 출력 영상의 화소 수를 줄이거나, 업 컨버젼에 의해 출력 영상의 화소수를 늘인다.
도 8을 보면, 입력 데이터는 메모리(201)에 일시 저장된 후 본 발명에서 제안한 구조인 필터(203)로 입력되고, 상기 필터(203)는 필터 계수(202)를 입력받아상기된 과정대로 필터링을 수행한 후, 필터링된 하나 또는 두 개의 데이터를 수평 포맷 변환기(204)로 출력한다.
즉, 수평 포맷 변환의 하나인 다운 컨버젼시 발생할 수 있는 얼리어싱(aliasing)을 막기 위해 입력되는 데이터는 FIR 필터(203)를 통해 먼저 필터링하게 되며, 상기 수평 포맷 변환기(204)에서는 필터링된 데이터를 이용하여 포맷 변환을 실시한다. 이러한 포맷 변환을 통해 입력되는 영상보다 크거나, 작은 출력 영상이 만들어지며, 이때 출력 영상을 구성하는 데이터들은 하나 이상의 필터링된 데이터들간의 보간(interpolation)으로 얻어지게 된다.
도 9, 도 10은 각각 수평 포맷 변환기(204)에서 실시하는 다운 컨버젼과 업컨버젼의 예이다.
도 11, 도 12의 경우 위에서 예로 든 다운 컨버젼과 업 컨버젼 동작에 필요한 데이터들의 타이밍도이다.
예를 들어, 다운 컨버젼의 경우 출력 영상(1')의 데이터를 생성하기 위해 도 9의 1번과 2번의 데이터가 동시에 필요하며, 필터(203)에서는 도 11과 같이 y(n), y(n+1) 단자를 통해 1,2번 데이터를 동시에 출력한다.
또한, 업 컨버젼의 경우 출력 영상(0',1')의 데이터를 생성하기 위해 도 10의 0번과 1번의 데이터가 동시에 필요하며, 필터(203)에서는 도 12와 같이 y(n), y(n+1) 단자를 통해 0,1번 데이터를 동시에 출력한다.
도 13은 수평 영상 포맷 변환기가 원하는 데이터 레이트로 본 발명의 구조에 의해 입력 데이터를 필터링하는 예를 보이고 있다. 이때, 입력 데이터가 2개일 때도 출력 데이터는 1개 또는 2개일 수 있다.
이와 같이, 본 발명에 따른 FIR 필터를 디지털 TV에서 입력 영상의 크기를 출력 포맷에 맞추어 변환하는 수평 영상 포맷 변환기의 앞 부분에 위치시키면, 포맷 변환시 발생할 수 있는 얼리어싱을 막기 위한 필터링과 동시에 포맷 변환에 필요한 데이터를 필요한 시점에 바로 제공할 수 있으므로 보다 빠른 포맷 변환이 가능하게 된다.
이상에서와 같이 본 발명에 따른 FIR 필터에 의하면, FIR 필터로부터 출력되는 데이터들을 입력으로 받아들이는 후위 블록에서는 필요에 따라 1개 또는, 2개의 데이터를 요구할 수 있는데, 본 발명에 의한 필터 구조를 사용할 경우 1개의 데이터가 필요한 시점에서는 1개의 필터링된 데이터를, 2개의 데이터가 필요한 시점에서는 2개의 필터링된 데이터를 출력할 수 있다.
또한, 각각 서로 다른 데이터 레이트를 가지는 필터들을 하나의 필터로 구현함과 동시에 많은 하드웨어 자원을 필요로 하는 연산 장치를 공유함으로써, 하드웨어 자원을 절약하는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (5)

  1. 입력 데이터의 개수를 알려주는 외부 제어 신호에 따라 필터링에 필요한 제어 신호를 생성하고, 각 부의 데이터 이동 경로를 제어하는 제어부;
    상기 제어부의 제어에 따라 적어도 하나 이상의 입력 데이터를 순서대로 쓰고 읽어갈 수 있는 선입선출 구조의 버퍼부;
    상기 제어부의 제어에 따라 내부 쉬프트 레지스터의 데이터 이동 경로가 제어되어 스위칭되는 데이터와 해당 위치로 입력되는 필터 계수와의 곱과 전체 합을 통해 필터링을 수행한 후 적어도 하나 이상의 필터링된 데이터를 출력하는 필터부; 그리고
    상기 제어부의 제어에 의해 상기 버퍼의 쓰기, 읽기 어드레스를 생성시켜 상기 버퍼로 출력하는 어드레스 발생부를 포함하여 구성되는 것을 특징으로 하는 FIR 필터.
  2. 제 1 항에 있어서,
    상기 버퍼는 다수개의 레지스터로 구성되며,
    상기 제어부의 제어에 의해 적어도 하나 이상의 입력 데이터가 상기 레지스터부에 순차적으로 저장되고, 적어도 하나 이상의 데이터가 저장된 순서대로 필터부로 출력되는 것을 특징으로 하는 FIR 필터.
  3. 제 1 항에 있어서, 상기 제어부는
    상기 외부 제어 신호를 클록에 동기시켜 순차적으로 지연시킨 다수개의 지연 신호를 조합하여 제어 신호를 생성하는 것을 특징으로 하는 FIR 필터.
  4. 제 3 항에 있어서,
    상기 제어부에서 다수개의 지연 신호들을 조합하여 생성된 제어 신호는 필터부내의 각각의 레지스터에 위치한 데이터의 이동 범위를 결정하고, 필터부로의 입력 데이터 개수와 입력받는 시점 그리고 필터링된 데이터의 출력 개수를 결정하는 것을 특징으로 하는 FIR 필터.
  5. 제 3 항에 있어서, 상기 필터부는
    상기 제어부의 제어 신호에 의해 내부 레지스터의 데이터 이동 경로가 스위칭되고, 필터 계수와의 연산에 사용되는 레지스터의 범위가 결정되며, 스위칭되는 데이터와 해당 위치로 입력되는 필터 계수와의 연산을 통해 필터링을 수행하는 것을 특징으로 하는 FIR 필터.
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