KR0144892B1 - 디지탈 보간 필터 - Google Patents
디지탈 보간 필터Info
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- H03H17/06—Non-recursive filters
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- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
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Abstract
본 발명은 디지탈 보간필터에 관한 것으로서, 입력을 제1지연시간으로 지연시키는 제1지연기;제1지연된 신호를 제1지연시간으로 지연시키는 제2지연기;제1지연된 신호와 제2지연된 신호를 가산하는 제1가산기;제1가산신호를 감쇄하는 제1감쇄기;제1지연된 신호와 제1감쇄신호를 가산하는 제2가산기;제2가산신호를 감쇄하는 제2감쇄기;제2지연된 신호와 제1감쇄신호를 가산하는 제3가산기;제3가산신호를 감쇄하는 제3감쇄기;제2지연된 신호, 제3감쇄신호, 제1감쇄신호, 제2감쇄신호를 순차적으로 멀티플렉싱하는 멀티플렉서;및 멀티 플렉서의출력을 제2지연시간으로 지연시켜서 출력하는 제3지연기를 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 회로구성을 갈략화시킬 수 있다.
Description
제1도는 종래의 디지탈 보간필터의 구성을 나타낸 블럭도.
제2도는 종래의 디지탈 보간필터의 동작을 설명하기 위한 타이밍 챠트.
제3도는 본 발명에 의한 디지탈 보간필터의 구성을 나타낸 블럭도.
제4도는 본 발명에 의한 디지탈 보간필터의 동작을 설명하기 위한 타이밍 챠트.
본 발명은 디지탈 보간필터에 관한 것으로서, 특히 회로구성을 간략화 할 수 있는 디지탈 보간필터에 관한 것이다.
양상 및 음성신호처리의디지탈화가 진행되어감에 따라 디지탈 신호처리회로의 설계가 중요한 문제로 대두되고 있다. 디지탈 신호처리회로는 응용 분야에 따라서 반주문형 반도체 기술에 의해 원칩화되어 제공된다. 응용분야의 기능 다양화와 고속화 등에 의해 칩사이즈가 커지게 되므로 한정된 칩사이즈내에 보다 많은 기능을 집적화하기 위하여 회로설계의간략화가 요구되고 있다.
이와같은 디지탈 신호처리회로에서는 에러정정과정에서 손실된 선호를 복원하기 위해 손실된 데이타의 주변 데이타로 보간하는 기능을 필연적으로 포함하는 바, 디지탈 보간필터의 구성은 매우 중요하다.
제1도를 참조하면, 종래의 디지탈 보간필터는 입력을 제1지연시간(CLK4의 1주기)으로 지연시키는 제1지연기(10), 제1지연된 신호(DT)를 제1지연시간으로 지연시키는 제2지연기(12), 제1지연된 신호(DT)와 제2지연된 신호(DTD)를 가산하는 제1가산기(14), 제1가산신호를 감쇄하는 제1감쇄기(16), 제1지연된 신호를 제2지연시간(CLK1주의 1주기)으로 지연시키는 제3지연기(18), 제1감쇄신호를 제2지연시간으로 지연시키는 제4지연기(24), 제2지연된 신호를 제2지연시간으로 지연시키는 제 5 지연기(28), 제3지연된 신호와 제4지연된 신호를 가산하는 제2가산기(20), 제2가산신호를 감쇄하는 제2감쇄기(22), 제3지연된 신호와 제 5 지연된 신호를 가산하는 제3가산기(308), 제3가산신호를 감쇄하는 제3감쇄기(32), 제3감쇄신호, 제4지연신호, 제2감쇄신호, 제1지연된 시호를 순차적으로 멀티플렉싱하는 멀티플렉스(34), 멀티 플렉서(34)의 출력을 제2지연시간으로 지연시켜서 출력하는 제 6 지연기(36)를 포함한다.
따라서, 종래의 디지탈 보간필터의 Z변환 전달함수는 다음 식1과 같다.
식(1)을 만족하기 위하여 멀티플렉서는
의 순서대로 선택하여 출력하게 된다.
그러나, 이와 같은 종래의 디지탈 보간필터의 경우에는 제2도를 참조하면, 기본클럭신호(CLK1)를 4분주하고 2분주한 클럭신호(CLK4,CLK2)를 선택제어단자(S1, S2)에 입력하는 멀티플렉서에서 A, B, C순으로 선택하여 출력신호(OT)가 출력되기 때문에 제2도의 38위치에서 A의 연산 지연에 의에 제2도의 40위치에서 출력되게 된다· 그러므로, 제3내지 제5지연기들이 구비되지 않으면 안되므로 회로구성이 복잡해지는 문제가 있었다.
본 발명의 목적은 이와같은 종래 기술의 문제점을 해결하기 위하여 회로구성이 간단한 디지탈 보간(인터폴레이션)필터를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 디지탈 보간필터는 입력을 제1지연시간으로 지연시키는 제1지연기;제1지연된 신호를 제1지연시간으로 지연시키는 제2지연기;제1지연된 신호와 제2지연된 신호를 가산하는 제1가산기;제1가산신호를 감쇄하는 제1감쇄기;제1지연된는 신호와 제1감쇄신호를 가산하는 제2가산기;제2가산신호를 감쇄하는 제2감쇄기;제2지연된 신호와 제1감쇄신호를 가산하는 제3가산기;제3가산신호를 감쇄하는 제3감쇄기;제2지연된 신호, 제3감쇄신호, 제1감쇄신호, 제2감쇄신호를 순차적으로 멀티플렉싱하는 멀티플럭서; 및 멀티 플렉서의 출력을 제2지연시간으로 지연시켜서 출력하는 제3지연기를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제3도는 본 발명에 의한 디지탈 보간필터의 구성을 나타낸다.
제3도의 디지탈 보간필터는 입력을 제1지연시간(CLK4의 1주기)으로 지연시키기 위해 클럭단자에 CLK4를 클럭입력하는 레지스터로 구성한 제1지연기(50)과, 제1지연된 선호(DT)를 제1지연시간으로 지연시키기 위해 클럭단자에 CLK4를 클럭입력하는 레지스터로 구성한 제2지연기(52)과, 제1지연된 신호(DT)를 제2지연된 신호(DTD)를 가산하는 제1가산기(54)와, 제1가산신호를 1/2감쇄하는 제1감쇄기(56)와, 제1지연된신호(DT)와 제1감쇄신호를 가산하는 제2사산기(58)와, 제2가산신호를 1/2감쇄하는 제2감쇄기(62)와, 제2지연된 신호(DTD)와 제1감쇄신호를 가산하는 제3가산기(60)와, 제3가신호를 1/2감쇄하는 제3감쇄기(64)와, 제2지연된 신호(DTD), 제3감쇄신호, 제1감쇄신호, 제2감쇄신호를 입력단자, 11, 10, 01, 00에 입력하고 CLK4, CLK2를 선택신호로 제어단자(S1, S2)에 입력하여서 순차적으로 멀티플렉싱하는 멀티플렉서(66)와, 멀티 플렉서(66)의 출력을 제2지연시간(CLK1의 1주기)으로 지연시켜서 출력하는 제3지연기(68)를 포함한다.
즉, 본 발명에서는 맨 처음 선택되는 선호가 연산과정을 거침으로써 발생되는 연산지연을 맞추기 위해 중간에 지연기들을 설치한 것을 제거하기 위하여 결과는 동일하고 맨처음 선택되는 신호를 연산과정을 거치지 않는 신호가 되도록 차수를 9차로 하기 위해 0을 앞뒤로 1차식 추가한 것으로서, 본 발명의 디지탈 보간필터의 z변환 전달함수는 다음 식(2)와 같다.
식(2)를 만족하기 위하여 멀티플렉서에서는
순서대로 선택하여 출력하게 된다.
제4도를 참조하면, 본 발명에서는 제2지연된 신호(DTD)가 연산과정을 거치지 않고 바로 멀티플렉서(66)에서 맨 먼저 선택되므로 연산지연을 고려해서 지연기들이 불필요하게 된다.
또한, 제4도의 70위치에서부터 Y1, A, B, C, Y2, ...순으로 출력이 나오게 되므로 CLK1만큼의 여유가 있게 되므로 중간연산에 필요한 레지스터로 된 지연기의 구성이 불필요하게 된다. 이상과 같이 본 발명에서는 필터의 탭수를 2개 증가해서 연산에 필요한 레지스터의 구성을 제거시킬 수 있으므로 디지탈 보간필터의 회로구성을 보다 간략화시킬 수 있다. 차수가 커질수록 더욱 많은 레지스터들을 제거할 수 있으므로 보다 효율적으로 회로구성이 간략해지게 된다.
Claims (1)
- 입력을 제1지연시간으로 지연시키는 제1지연기;제1지연된 신호를 제1지연시간으로 지연시키는 제2지연기;제1지연된 신호와 제2지연된 신호를 가산하는 제1가산기;제1가산신호를 감쇄하는 제1감쇄기;제1지연된 신호와 제1감쇄신호를 가산하는 제2가산기;제2가산신호를 감쇄하는 제2감쇄기;제2지연된 신호와 제1감쇄신호를 가산하는 제3가산기;제3가산신호를 감쇄하는 제3감쇄기;제2지연된 신호, 제3감쇄신호, 제1감쇄신호, 제2감쇄신호를 순차적으로 멀티플렉싱하는 멀티플렉서; 및 멀티 플렉서의 출력을 제2지연시간으로 지연시켜서 출력하는 제3지연기를 구비한 것을 특징으로 하는 디지탈 보간필터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012469A KR0144892B1 (ko) | 1995-05-18 | 1995-05-18 | 디지탈 보간 필터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012469A KR0144892B1 (ko) | 1995-05-18 | 1995-05-18 | 디지탈 보간 필터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043489A KR960043489A (ko) | 1996-12-23 |
| KR0144892B1 true KR0144892B1 (ko) | 1998-08-17 |
Family
ID=19414859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950012469A KR0144892B1 (ko) | 1995-05-18 | 1995-05-18 | 디지탈 보간 필터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0144892B1 (ko) |
-
1995
- 1995-05-18 KR KR1019950012469A patent/KR0144892B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043489A (ko) | 1996-12-23 |
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