JP3009533B2 - メモリを用いた大容量カウンタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭ交換機の通話路
装置および回線終端装置等で複数の被カウント信号のカ
ウントを可能にし、カウントの繰返し周期を高速化する
メモリを用いた大容量カウンタに関するものである。

【０００２】

【従来の技術】メモリを用いた大容量カウンタの構成と
しては、従来、特開平２−９０８３４号「ＡＴＭ通話路
装置及びＡＴＭ回線終端装置」の流量モニタ回路の一実
施例（図５および図６）が挙げられる。本従来例は、入
力セル個数を被カウント信号とし呼識別番号を更新アド
レス信号とするカウンタ回路にあって、複数のカウント
値を記憶する計数メモリと、該計数メモリからのカウン
ト値の読出しと加算器で加算したのちのカウント値を、
上記計数メモリへ書込むための制御手段とを備えて構成
されている。

【０００３】上記カウンタ回路は、上記計数メモリから
のカウント値の読出しと、上記加算器の１加算演算と、
上記計数メモリへのカウント値の書込みとを、縦続的に
繰返す構成であるため、カウントサイクル時間Ｔccが、
上記計数メモリの書込みサイクル時間Ｔrcと上記加算器
の演算サイクル時間Ｔacと上記計数メモリの書込みサイ
クル時間Ｔwcとの総和と同じか、あるいは大きい（Ｔcc
≧Ｔrc＋Ｔwc＋Ｔac）という条件を満たすときにカウン
ト動作する。

【０００４】

【発明が解決しようとする課題】上記従来技術のメモリ
を用いた大容量カウンタの構成では、所望のカウントサ
イクル時間Ｔccに対して、計数メモリに使用されるメモ
リ素子のアクセス時間や加算器の演算遅延時間の和が大
きい（Ｔcc＜Ｔrc＋Ｔwc＋Ｔac）の場合について配慮さ
れておらず、この時、カウンタ回路は動作条件を満足し
ないためにカウント動作しないという問題があった。

【０００５】また、上記従来技術のメモリを用いた大容
量カウンタの構成において、更新されたカウント値の読
出し方法は、カウンタ回路のカウント動作中およびカウ
ント動作終了後の空きタイミング以外は配慮されておら
ず、読出しアドレス信号で指示される任意のアドレスの
カウント値の読出しが、カウント動作中にできないとい
う問題があった。

【０００６】また、上記従来技術のメモリを用いた大容
量カウンタの構成において、カウントのアップダウン機
能について配慮されておらず、アップダウン機能を有す
るカウンタとして動作しないという問題があった。

【０００７】さらに、上記大容量カウンタの構成におい
ては、メモリ素子を含むカウンタ回路全体を市販のＴＴ
Ｌ論理部品等を用いて実現した場合に、ハードウエア規
模が大型になり、また、省電力化に適さないという問題
があった。

【０００８】本発明の目的は、メモリを用いた大容量カ
ウンタにあって、所望のカウントサイクル時間Ｔccに対
して、メモリの読出しサイクル時間Ｔrcと加算器の演算
サイクル時間Ｔacとメモリの書込みサイクル時間Ｔwcと
の総和が大きい（Ｔcc＜Ｔrc＋Ｔwc＋Ｔac）の場合に、
カウントサイクル時間Ｔccでのカウント動作を可能にす
るメモリを用いた大容量カウンタを得ることにある。

【０００９】また、上記大容量カウンタにあって、カウ
ント動作中に、読出しアドレス信号で示される任意のア
ドレスのカウント値の読出しを可能にする、メモリを用
いた大容量カウンタを得ることである。

【００１０】本発明の他の目的は、上記大容量カウンタ
にあって、アップダウン機能を有するメモリを用いた大
容量カウンタを得ることにあり、さらに他の目的とし
て、上記大容量カウンタおよび上記アップダウン機能を
有するメモリを用いた大容量カウンタにあって、メモリ
素子を含むカウンタ回路全体を同一チップ上に搭載し
た、小型で低消費電力であるカウント用部品の構成を得
ることにある。

【００１１】

【課題を解決するための手段】上記目的は、複数のカウ
ント値を記憶するメモリ部と、該メモリ部から読出され
たカウント値に対して加算値Ｎ（Ｎは整数）を加算する
加算部と、上記メモリ部からのカウント値の読出しと上
記メモリ部へのカウント値の書込みのための制御部とを
備え、複数の被カウント信号のカウントを行うカウンタ
回路にあって、上記メモリ部は、１ポートのメモリ素子
を用いて構成し、カウントサイクル時間Ｔccは、上記メ
モリ部の読出しサイクル時間Ｔrcと上記メモリ部の書込
みサイクル時間Ｔwcの和（Ｔcc＝Ｔrc＋Ｔwc）であると
き、上記メモリ部の更新サイクル数Ｍは、動作条件Ｔcc
×Ｍ≧Ｔrc＋Ｔwc＋Ｔac（Ｔacは加算部の演算サイクル
時間）を満足するサイクル数Ｍ（Ｍは２以上の整数）と
し、カウントサイクルｎの読出しサイクルでカウント値
を読出すアドレスと、カウントサイクルｎ＋（Ｍ−１）
の書込みサイクルでカウント値を書込むアドレスとを、
上記メモリ部に指示するためのアドレス選択手段と、被
カウント信号のカウント許可信号と更新アドレス信号と
上記メモリ部の更新サイクル数Ｍを基にして、加算値Ｎ
を判定する加算制御手段とを制御部に備えることによっ
て達成される。

【００１２】ここで、上記メモリ部の更新サイクル数Ｍ
を２とした場合について考える。上記メモリ部に１ポー
トのメモリ素子を用いて、カウントサイクル時間Ｔcc内
に上記メモリ部の読出しサイクル時間Ｔrcと上記メモリ
部の書込みサイクル時間Ｔwcとを交互に繰返す（Ｔcc＝
Ｔrc＋Ｔwc）タイミングにあるとき、カウントサイクル
ｎの読出しサイクルでカウント値を読出し、上記カウン
ト値に対して１を加算し、上記カウントサイクルｎの書
込みサイクルでカウント値を書込むことは、カウンタ回
路の動作条件Ｔcc≧Ｔrc＋Ｔwc＋Ｔac（Ｔacは演算サイ
クル時間）を満足できない。そこで、カウントサイクル
ｎ＋１の書込みサイクルでカウント値の書込みを行う。
この方式では１加算されたカウント値が上記カウントサ
イクルｎ＋１の書込みサイクルで書込まれても、上記カ
ウントサイクルｎ＋２の書込みサイクルでも１サイクル
前の上記カウント値に１が加算されて書込まれるため、
連続的にカウントを更新することができない。

【００１３】本発明では、同一の更新アドレスに対して
連続にカウント許可信号がある場合には、つぎのカウン
ト値を予測し加算値として２を加算し、上記カウントサ
イクルｎ＋１の書込みサイクルで書込むことにより、上
記問題に対処している。すなわち同一の更新アドレスに
対して、連続にカウント許可信号がある場合に、上記カ
ウントサイクルｎの読出しサイクルで読出したカウント
値に対して１を加算して再び書込むとき、上記カウント
サイクルｎ＋１の読出しサイクルで読出したカウント値
に加算値２を加算すれば、カウントサイクルｎ＋１の書
込みサイクルで書込む直前のカウント値に対して１を加
算したのと等価になるからである。

【００１４】また、メモリを用いた大容量カウンタにあ
って、カウントサイクル時間Ｔccでのカウント動作を可
能にするためには、上記メモリ部は２ポートのメモリ素
子を用いて構成し、カウントサイクル時間Ｔccは、上記
メモリ部の読出しサイクル時間Ｔrcと上記メモリ部の書
込みサイクル時間Ｔwcと上記加算部の演算サイクル時間
Ｔacが同じ（Ｔcc＝Ｔrc＝Ｔwc＝Ｔac）であるとき、上
記メモリ部の更新サイクル数を３とし、カウントサイク
ルｎを読出しサイクルとしてカウント値を読出すための
アドレスと、カウントサイクルｎ＋２を書込みサイクル
としてカウント値を書込むためのアドレスとを、上記メ
モリ部に指示するためのアドレス選択手段と、被カウン
ト信号のカウント許可信号と更新アドレス信号と上記メ
モリ部の更新サイクル数Ｍを基にして加算値Ｎを判定す
る加算制御手段とを、制御部に備える構成としたもので
ある。

【００１５】また、上記大容量カウンタで、カウント動
作中に読出しアドレス信号で示される任意のアドレスの
カウント値の読出しを可能にするためには、被カウント
信号によってカウントを更新するカウンタと、該カウン
タと同一の内容を保持するカウント参照テーブル部とを
備え、読出しアドレス信号で示される任意のアドレスの
カウント参照テーブル部から、更新された上記カウント
値をカウント動作中に読出す構成としたものである。

【００１６】上記他の目的の、メモリを用いた大容量カ
ウンタにあって、カウントのアップダウン機能を達成す
るためには、上記メモリ部から読出されたカウント値に
対して加減算値Ｎ（Ｎは整数）を加減算する加減算部
と、被カウント信号のカウント許可信号とカウントアッ
プダウン指示信号と上記メモリ部の更新アドレス信号と
上記メモリ部の更新サイクル数Ｍを基にして加減算値Ｎ
を判定する加算制御手段を、上記制御部に備える構成と
したものである。

【００１７】さらに上記大容量カウンタにあって、カウ
ント動作中に読出しアドレス信号で示される任意のアド
レスのカウント値の読出しを可能にし、かつ、カウント
のアップダウン機能を達成するためには、アップ用被カ
ウント信号によってカウントを増加する第１のカウンタ
と、該第１のカウンタと同一の内容を保持する第１のカ
ウント参照テーブル部と、ダウン用被カウント信号によ
ってカウントを増加する第２のカウンタと、該第２のカ
ウンタと同一の内容を保持する第２のカウント参照テー
ブル部と、読出しアドレス信号で指示される任意のアド
レスの上記第１のカウント参照テーブル部の内容から、
上記第２のカウント参照テーブル部の内容を減算する減
算部とを備える構成としたものである。

【００１８】さらにまた、上記大容量カウンタおよび上
記アップダウン機能を有するメモリを用いた大容量カウ
ンタで、小型で低消費電力なカウント用部品を構成する
には、メモリ素子を含むカウンタ回路全体を同一チップ
上に搭載したものである。

【００１９】

【作用】メモリを用いた大容量カウンタにおいて、メモ
リ部は１ポートのメモリ素子を用いて構成し、カウント
サイクル時間Ｔcc内に上記メモリ部の読出しサイクル時
間Ｔrcと上記メモリ部の書込みサクル時間Ｔwcとを交互
に繰返す（Ｔcc＝Ｔrc＋Ｔwc）タイミングであるとき
に、制御部のアドレス選択手段は、上記カウントサイク
ル時間Ｔccに対して、メモリ部の読出しサイクル時間Ｔ
rcと加算部の演算サイクル時間Ｔacとメモリ部の書込み
サイクル時間Ｔwcとの総和が大きく（Ｔcc＜Ｔrc＋Ｔwc
＋Ｔac）なる条件において、Ｔcc×Ｍ≧Ｔrc＋Ｔwc＋Ｔ
acを満足するサイクル数Ｍ（Ｍは２以上の整数）を上記
メモリ部の更新サイクル数とし、カウントサイクルｎの
読出しサイクルで読出されたカウント値の更新をカウン
トサイクルｎ＋（Ｍ−１）の書込みサイクルで書込むよ
うに、メモリ部のアドレスを選択するように動作し、制
御部の加算制御手段は、被カウント信号からのカウント
許可信号と更新アドレス信号を基に、加算値Ｎを判定す
るように動作する。

【００２０】ここで、上記メモリ部の更新サイクル数Ｍ
＝２の場合について考える。同一の更新アドレスに対し
て、連続的にカウント許可信号がある場合に、カウント
サイクルｎの読出しサイクルで読出したカウント値に対
して１を加算し再び書込むとき、上記カウントサイクル
ｎ＋１の読出しサイクルで読出したカウント値には加算
値２を加算することによって、カウントサイクルｎ＋１
の書込みサイクルで書込む直前のカウント値に対して１
を加算したのと等価になるので、カウンタとして誤動作
することがない。

【００２１】また、メモリを用いた大容量カウンタにお
いて、メモリ部に２ポートのメモリ素子を用い、カウン
トサイクル時間Ｔcc内に上記メモリ部の読出しサイクル
時間Ｔrcと上記メモリ部の書込みサイクル時間Ｔwcと加
算部の演算サイクル時間Ｔacとを同時に行うタイミング
にあるとき、上記制御部のアドレス選択手段は、カウン
トサイクル時間Ｔccとメモリ部の読出しサイクル時間Ｔ
rcと加算部の演算サイクル時間Ｔacとメモリ部の書込み
サイクル時間Ｔwcとが、同じとなる条件（Ｔcc＝Ｔrc＝
Ｔwc＝Ｔac）において、メモリ部の更新サイクル数を３
として、カウントサイクルｎを読出しサイクルとしてカ
ウンタ値を読出し、更新されたカウント値をカウントサ
イクルｎに対して、２サイクル後のカウントサイクルｎ
＋２を書込みサイクルとして書込むように、上記メモリ
部のアドレスを選択するように動作し、制御部の加算制
御手段は、被カウント信号のカウント許可信号と、更新
アドレス信号の同一アドレス連続回数と、上記メモリ部
の更新サイクル数を基にして加算値Ｎを判定するように
動作する。

【００２２】また、上記大容量カウンタにあって、上記
制御部のアドレス選択手段は、上記カウンタがカウント
動作中であってもカウンタのカウント値と同一の内容を
保持するカウント参照テーブルから、読出しアドレスで
指示されるアドレスのカウント値を読出すように動作す
る。

【００２３】また、上記大容量カウンタにあって、上記
制御部の加算制御手段は、被カウント信号のカウントア
ップダウン指示信号とカウント許可信号と更新アドレス
信号と上記メモリ部の更新サイクル数Ｍとを基にして、
アップダウン動作をするための加算値Ｎを判定するよう
に動作する。

【００２４】また、アップダウン機能を有するメモリを
用いた大容量カウンタにあって、アップ用被カウント信
号によってカウントを増加する第１のカウンタは、該第
１のカウンタと同一の内容を第１のカウント参照テーブ
ル部に保持し、ダウン用被カウント信号によってカウン
トを増加する第２のカウンタは、該第２のカウンタと同
一の内容を第２のカウント参照テーブル部に保持し、上
記第１のカウント参照テーブル部と上記第２のカウント
参照テーブル部は、任意の読出しアドレス信号によって
示されるアドレスの内容を同時に読出すように動作し、
減算部は上記第１のカウント参照テーブル部の内容から
上記第２のカウント参照テーブル部の内容を減算するよ
うに動作する。

【００２５】さらに、上記メモリを用いた大容量カウン
タおよび上記アップダウン機能を有するメモリを用いた
大容量カウンタにあって、メモリ素子を含むカウンタ回
路全体は、ディジタル論理回路で構成できる。それによ
って、ＣＭＯＳ素子を使用したゲートアレイ等のチップ
上にメモリ素子を含むカウンタ回路全体を搭載すること
が可能で、カウント用部品を構成することができる。

【００２６】

【実施例】つぎに本発明の実施例を図面とともに説明す
る。図１は本発明によるメモリを用いた大容量カウンタ
の第１実施例を示す構成図、図２は上記第１実施例の動
作タイミング図、図３は上記第１実施例における加算部
の構成図、図４は本発明の第２実施例を示す構成図、図
５は本発明の第３実施例を示す構成図、図６は上記第３
実施例におけるカウント参照テーブルを示す構成図、図
７は本発明の第４実施例を示す構成図、図８は上記第４
実施例の加減算部を示す構成図、図９は本発明の第５実
施例を示す構成図、図１０は上記第５実施例の動作タイ
ミング図である。

【００２７】第１実施例 １ポートのメモリ素子を用いた大容量カウンタの第１実
施例を示す図１において、カウンタ１は、メモリ部１０
と加算部２０と制御部３０とからなり、上記制御部３０
は加算制御４０とアドレス選択５０とからなる。

【００２８】カウンタ１の入力信号は、カウントを許可
するためのカウント許可入力ＣＥと、カウント値を更新
するアドレスを指示するための更新アドレス入力ＡＩ
と、クロック信号入力ＣＫとであり、出力信号は、更新
されたカウント値を出力するカウンタ出力ＣＯと、カウ
ント値が更新されたアドレスを示すアドレス出力ＡＯで
ある。

【００２９】更新アドレス入力ＡＩは、アドレス選択５
０のフリップフロップ５１の入力Ｄと、セレクタ５２の
入力１と、比較器４２の入力Ａに入力され、フリップフ
ロップ５１の出力Ｑは、セレクタ５２の入力０と比較器
４２の入力Ｂと、カウント値が更新されたアドレスを示
すアドレス出力ＡＯに出力される。上記セレクタ５２の
出力Ｙは、メモリ部１０のメモリ１１のアドレス入力Ａ
に入力される。カウント許可入力ＣＥは、フリップフロ
ップ４１の入力Ｄに入力され、フリップフロップ４１の
出力Ｑは、ＡＮＤゲート４４と加算部２０の加算器２１
の加算許可入力ＣＵに入力される。比較器４２の出力Ａ
＝Ｂは、フリップフロップ４３の入力Ｄに入力され、フ
リップフロップ４３の出力Ｑは、ＡＮＤゲート４４に入
力され、ＡＮＤゲート４４の出力は加算部２０の加算器
２２の加算許可入力ＣＵに入力される。メモリ部１０の
メモリ１１の出力Ｕは、フリップフロップ１２の入力Ｄ
に入力され、フリップフロップ１２の出力Ｑはフリップ
フロップ１３の入力Ｄに入力され、フリップフロップ１
３の出力Ｑは加算部２０の加算器２１の入力ＤＩに入力
され、加算器２１の出力ＤＯは加算器２２の入力ＤＩに
入力され、加算器２２の出力ＤＯは、メモリ部１０メモ
リ１１のデータ入力Ｄとカウンタ出力ＣＯに出力され
る。クロック信号入力ＣＫは、制御部３０のフリップフ
ロップ４１の入力ＣＫと、フリップフロップ４３の入力
ＣＫと、フリップフロップ５１の入力ＣＫと、セレクタ
５２の入力Ｓと、メモリ部１０のメモリ１１の書込み許
可入力Ｗと、フリップフロップ１２の入力ＣＫと、フリ
ップフロップ１３の入力ＣＫとに入力される。

【００３０】上記第１実施例は、１ポートのメモリ素子
を用いて構成し、メモリ部の更新サイクル数Ｍを２とし
た場合の構成である。すなわち、カウントサイクル時間
Ｔcc内に読出しサイクルと書込みサイクルを交互に繰返
す（Ｔcc＝Ｔrc＋Ｔwc）タイミングであるとき、カウン
トサイクルｎの読出しサイクルでカウント値を読出し、
カウントサイクルｎの書込みサイクルおよびカウントサ
イクルｎ＋１の読出しサイクルを、演算サイクルとして
上記カウント値に加算値を加算し、カウントサイクルｎ
＋１の書込みサイクルで上記カウント値を書込む場合で
ある。この方式では１加算されたカウント値が上記カウ
ントサイクルｎ＋１の書込みサイクルで書込まれても、
カウントサイクルｎ＋２の書込みサイクルでも１サイク
ル前のカウント値に１が加算されて書込まれるため、連
続的にカウントを更新することができない。

【００３１】本発明では、同一の更新アドレスに対して
連続してカウント許可信号がある場合には、次のカウン
ト値を予測し加算値として２を加算し、上記カウントサ
イクルｎ＋１の書込みサイクルで書込むことにより、こ
の問題に対処している。すなわち、同一の更新アドレス
に対して連続してカウント許可信号がある場合に、カウ
ントサイクルｎの読出しサイクルで読出したカウント値
に対し１を加算して再び書込むとき、上記カウントサイ
クルｎ＋１の読出しサイクルで読出したカウント値には
加算値２を加算すれば、カウントサイクルｎ＋１の書込
みサイクルで書込む直前のカウント値に対して１を加算
したのと等価になるからである。

【００３２】つぎに図２により、上記第１実施例のカウ
ント動作を説明する。制御部３０のアドレス選択５０
は、更新アドレス入力ＡＩから更新アドレスを入力し、
メモリの読出しアドレスとしてセレクタ５２の入力１に
入力し、さらに、フリップフロップ５１で１サイクル遅
延させたアドレスをメモリの書込みアドレスとしてセレ
クタ５２の入力０に入力する。上記セレクタ５２は、ク
ロック信号入力ＣＫが１のときに読出しアドレスを、ク
ロック信号入力ＣＫが０のときに書込みアドレスを選択
して交互に出力する。すなわち、タイミングＴ１のとき
に更新アドレス入力ＡＩから入力された更新アドレス
は、タイミングＴ１の読出しサイクルＲ１で出力され、
さらには、タイミングＴ２の書込みサイクルＷ１で出力
される。メモリ部１０のメモリ１１は、クロック信号入
力ＣＫが１のときに、セレクタ５２から出力されるアド
レス信号をアドレス入力Ａで受けてカウント値を出力す
る。フリップフロップ１２は、上記メモリ１１から出力
された内容をラッチし、さらにフリップフロップ１３で
タイミングを合わせ加算部２０の加算器２１に出力す
る。加算器２１と加算器２２とは、入力ＤＩへの入力値
に対して加算許可入力ＣＵに加算許可ＣＵ０〜１が入力
されて、上記加算許可ＣＵ０〜１が真である場合は入力
値に対して１を加算し、上記加算許可信号が偽である場
合は入力値に対して０を加算して、出力ＤＯに出力する
機能を有する。

【００３３】上記加算器の構成法の例としては、特開昭
６２−１４３５２０「半導体集積回路内のカウンタの構
成法」に記載の論理ブロックがある。加算部２０の構成
については後に詳細を説明する。

【００３４】加算器２１の加算許可入力ＣＵはカウント
許可入力ＣＥをフリップフロップ４１を介した信号を用
いる。したがって、上記加算器２１はカウント許可入力
ＣＥが真値の時は１加算し、偽値の時は０加算するよう
に動作する。また、加算器２２の加算許可入力ＣＵは、
更新アドレス入力ＡＩとフリップフロップ５１を介した
出力を比較器４２に入力して、同一の更新アドレスが連
続しているか否かを判定し、フリップフロップ４３を介
した信号と、カウント許可入力ＣＥをフリップフロップ
４１を介した信号とをＡＮＤゲート４４に入力し、論理
積した信号を用いる。したがって、加算器２２はカウン
ト許可入力ＣＥが真値の時にあって、かつ、同一の更新
アドレスが連続（ＡＮＤゲート４４の出力が真値）の時
は１加算し、同一の更新アドレスが不連続（ＡＮＤゲー
ト４４の出力が偽値）の時は０加算するように動作す
る。すなわち、加算部２０としてはカウント許可入力Ｃ
Ｅが偽値の時に０加算し、カウント許可入力ＣＥが真値
で、かつ、同一の更新アドレスが不連続の時は１加算
し、カウント許可入力ＣＥが真値で、かつ、同一の更新
アドレスが連続する時は２加算するように動作する。加
算部２０は、加算器２１と加算器２２とによって加算さ
れたカウント値を、メモリ部１０のメモリ１１のデータ
入力Ｄに出力する。このとき、タイミングＴ２の書込み
サイクルＷ１には、タイミングＴ１の読出しサイクルＲ
１と同一のアドレスが１サイクル遅れて入力されるの
で、上記カウント値を元の読出したアドレスに書込むこ
とが可能になる。すなわち、メモリ１１からのカウント
値の読出しと加算器２１および加算器２２によるカウン
ト値への加算と、メモリ１１への書込みの一連の動作を
繰返すことによって、カウンタとしての機能を満たし、
カウンタ出力ＣＯには正常にカウントを更新する値を出
力することができる。

【００３５】図３により上記第１実施例の加算部の構成
を説明する。加算部２０の図３（ａ）は加算器を直列に
接続した構成であり、図３（ｂ）は加算器による加算結
果をセレクタによって選択する構成としたものである。

【００３６】図３（ａ）に示す加算部２０は、加算器２
０ａ−１と加算器２０ａ−２とからなる。上記（ａ）に
示す加算部２０の入力信号は、入力ＡＤＩと加算制御信
号ＣＵ０〜１であり、出力信号は加算出力ＡＤＯであ
る。上記加算部２０の加算動作を説明する。加算器２０
ａ−１と加算器２０ａ−２とは、特開昭６２−１４３５
２０「半導体集積回路内のカウンタの構成法」に記載さ
れた第１の論理ブロックで構成され、例えば加算器２０
ａ−１は加算制御信号ＣＵ０＝０の時に入力ＡＤＩの値
に０を加算し、加算制御信号ＣＵ０＝１の時に入力ＡＤ
Ｉの値に１を加算するように動作する。したがって、上
記（ａ）に示す加算部２０は、加算制御信号ＣＵ０＝
０、ＣＵ１＝０の時に、入力ＡＤＩの値に０を加算し、
加算制御信号ＣＵ０＝１、ＣＵ１＝０の時に、入力ＡＤ
Ｉの値に１を加算し、加算制御信号ＣＵ０＝１、ＣＵ１
＝１の時に入力ＡＤＩの値に２を加算するように動作
し、その結果を加算出力ＡＤＯに出力する。

【００３７】図３（ｂ）に示す加算部２０は、加算器２
０ｂ−１と加算器２０ｂ−２と、セレクタ２０ｂ−３
と、セレクタ制御２０ｂ−４とからなる。上記（ｂ）加
算部２０の入力信号は、入力ＡＤＩと加算制御信号ＣＵ
０〜１であり、出力信号は加算出力ＡＤＯである。

【００３８】上記加算部２０の加算動作を説明する。加
算器２０ｂ−１と加算器２０ｂ−２は、上記（ａ）に示
す加算部２０と同様に構成される。セレクタ制御２０ｂ
−４は加算制御信号ＣＵ０〜１を基にして、入力ＡＤＩ
に対して加算値０、加算値１、および加算値２を加算さ
れた値の中から何れを選択するか判定し、セレク２０ｂ
−３に指示してその結果を加算出力ＡＤＯに出力する。

【００３９】本発明の第１実施例の入力信号と加算出力
との対応を表１に示す。表１のアドレス一致（ＡＩ１＝
ＡＩ０）は、図１の加算制御４０の比較器４２の出力Ａ
＝Ｂであり、更新アドレス入力ＡＩに同一のアドレスが
２回連続したことを意味する信号である。

【００４０】

【表１】

【００４１】第２実施例 図４に示す本発明の第２実施例は、２ポートのメモリ素
子を用いた大容量カウンタである。図において、カウン
タ２は、メモリ部１０−２と加算部２０と制御部３０と
からなる。上記制御部３０は加算制御４０−２とアドレ
ス選択５０−２とからなる。すなわち、上記第１実施例
のメモリ部におけるメモリ素子に２ポートのメモリ素子
を用いた構成としたものである。

【００４２】カウンタ２の入力信号は、カウントを許可
するためのカウント許可入力ＣＥと、カウント値を更新
するアドレスを指示するための更新アドレス入力ＡＩ
と、クロック信号入力ＣＫであり、出力信号は更新され
たカウント値を出力するカウンタ出力ＣＯと、カウント
値の更新されたアドレスを示すアドレス出力ＡＯであ
る。

【００４３】上記第２実施例は２ポートのメモリ素子を
用いて構成し、カウントサイクル時間Ｔccは、メモリ部
の読出しサイクル時間Ｔrcとメモリ部の書込みサイクル
時間Ｔwcと加算部の演算サイクル時間Ｔacと同じ（Ｔcc
＝Ｔrc＝Ｔwc＝Ｔac）であるとき、上記メモリ部の更新
サイクル数を３としてカウントサイクルｎを読出しサイ
クルとしてカウント値を読出し、カウントサイクルｎ＋
１を演算サイクルとして上記カウント値に加算値を加算
し、カウントサイクルｎ＋２を書込みサイクルとして上
記カウント値を書込む場合の構成である。

【００４４】上記第２実施例のカウント動作を説明す
る。制御部３０のアドレス選択５０−２は更新アドレス
入力ＡＩを入力し、加算制御４０−２に対してアドレス
０（ＡＩ０）をメモリ部１０−２に対して読出しアドレ
スＲＡとして出力する。また、上記更新アドレス入力Ａ
Ｉは、フリップフロップ５１で１サイクル遅延されてア
ドレス１（ＡＩ１）として、さらに、フリップフロップ
５３で１サイクル遅延されてアドレス２（ＡＩ２）とし
て加算制御４０−２に出力される。また、上記フリップ
フロップ５３の出力は、上記メモリ部１０−２の書込み
アドレスＷＡに、さらにはアドレス出力ＡＯに出力され
る。したがって、アドレス選択５０−２は、上記メモリ
部１０−２に対してカウントサイクルｎのとき、更新ア
ドレス入力ＡＩで示されるアドレスを読出しアドレスＲ
Ａとして指示し、カウントサイクルｎ＋２のとき上記更
新アドレスを書込みアドレスＷＡとして指示するように
動作する。また、上記加算部４０−２は、アドレス０
（ＡＩ０）とアドレス１（ＡＩ１）アドレス２（ＡＩ
２）とカウント許可入力ＣＥを基にして加算値Ｎを判定
し、加算許可ＣＵ０〜１で加算部２０に上記加算値Ｎを
指示するように動作する。

【００４５】第３実施例 つぎに本発明の第３実施例を図５および図６により説明
する。図５は第３実施例のメモリを用いた大容量カウン
タの構成図であり、図６は上記第３実施例のカウント参
照テーブル部の構成図である。図５において、大容量カ
ウンタ３は、メモリ部１０と加算部２０とカウント参照
テーブル部６０と制御部３０とからなる。すなわち、上
記第１実施例にカウント参照テーブル部６０を備えた構
成としたものである。

【００４６】カウンタ４の入力信号は、カウントを許可
するためのカウント許可入力ＣＥと、カウント値を更新
するアドレスを指示するための更新アドレス入力ＡＩ
と、カウント値を読出すための読出しアドレス入力ＲＡ
と、クロック信号入力ＣＫであり、出力信号は更新され
たカウント値を出力するカウンタ出力ＣＯである。

【００４７】上記第３実施例のカウント動作を説明す
る。上記第３実施例は１ポートのメモリ素子を２面用
い、一方はカウンタ用のメモリとし、もう一方はカウン
ト参照テーブル部用のメモリとして構成し、書込みサイ
クルではカウンタ用のメモリとカウント参照テーブル部
用のメモリに同一のカウント値を書込み、読出しサイク
ルではカウンタ用のメモリに対して更新アドレス入力Ａ
Ｉで示されるアドレスを指示し、カウント参照テーブル
部用のメモリに対しては、読出しアドレスＲＡで示され
るアドレスを指示することによって、カウント動作中に
あって、随時読出しアドレスＲＡで示されるアドレスの
カウント値の読出しが可能になるように動作する。

【００４８】図６により上記第３実施例のカウント参照
テーブル部６０の構成を説明する。カウント参照テーブ
ル部６０は、セレクタ６１とメモリ６２とフリップフロ
ップ６３とからなる。上記カウント参照テーブル６０の
入力信号は、データ入力Ｄと書込みアドレス入力ＷＡと
読出しアドレス入力ＲＡとクロック信号入力ＣＫとであ
り、出力信号はデータ出力Ｕである。データ入力Ｄはメ
モリ６２のデータ入力Ｄに入力され、書込みアドレス入
力ＷＡはセレクタ６１の入力０に入力され、読出しアド
レス入力ＲＡはセレクタ６１の入力１に入力され、セレ
クタ６１の出力Ｙはメモリ６２のアドレス入力Ａに入力
され、メモリ６２の出力Ｕはフリップフロップ６３の入
力Ｄに入力され、フリップフロップ６３の出力Ｑはデー
タ出力Ｕに出力される。クロック信号入力ＣＫはセレク
タ６１の入力Ｓとメモリ６２の書込み許可入力Ｗとフリ
ップフロップ６３の入力ＣＫに入力される。カウント参
照テーブル部６０は、書込みアドレス入力ＷＡから入力
したアドレスと、読出しアドレス入力ＲＡから入力した
アドレスをセレク６１に入力し、クロック信号入力ＣＫ
により選択してメモリ６２のアドレス入力Ａに交互に出
力する。

【００４９】上記第３実施例のカウント参照テーブル部
の動作を説明する。メモリ６２は、書込みサイクル時に
入力したアドレスの番地にデータ入力Ｄの内容を書込
み、読出しサイクル時に読出しアドレス入力ＲＡで指示
される番地の内容を読出して出力するように動作する。
すなわち、カウント参照テーブル部６０は、カウントサ
イクル時間内に書込みサイクルと読出しサイクルとを交
互に行う構成によって、書込みアドレス入力ＷＡから入
力したアドレスと読出しアドレス入力ＲＡから入力した
アドレスが異なる場合でも、メモリ６２のカウンタ値の
書込みと読出しを可能とする。

【００５０】第４実施例 つぎに本発明の第４実施例を図７および図８により説明
する。図７は本発明の第４実施例としてアップダウン機
能を有するメモリを用いた大容量カウンタを示す構成図
であり、図８は上記第４実施例の加減算部の構成図であ
る。図７において、アップダウンカウンタ４は、メモリ
部１０と加減算部７０と制御部３０とからなる。上記制
御部３０は加算制御４０−４とアドレス選択５０とから
なる。すなわち、上記第１実施例の加算部２０を加減算
部７０に置き換え、制御部３０の加算制御４０−２に加
減算を制御する機能を備えた構成である。アップダウン
カウンタ４の入力信号は、カウントを許可するためのカ
ウント許可入力ＣＥと、アップダウン動作を指示するア
ップダウン入力Ｕ／Ｄと、カウント値を更新するアドレ
スを指示するための更新アドレス入力ＡＩと、クロック
信号入力ＣＫであり、出力信号は更新されたカウント値
を出力するカウンタ出力ＣＯとカウント値の更新された
アドレスを示すアドレス出力ＡＯである。

【００５１】上記第４実施例のカウント動作を説明す
る。制御部３０の加算制御４０−４はカウント許可入力
ＣＥと、アップダウン入力Ｕ／Ｄと、アドレス選択５０
からのアドレス０ＡＩ０と、アドレス１ＡＩ１とを基に
して加算制御信号ＣＵ０〜１と、減算制御信号ＣＤ０〜
１を生成して、加減算部７０に出力する。上記加減算部
７０は、上記加算制御信号ＣＵ０〜１と上記減算制御信
号ＣＤ０〜１を受けて、入力ＡＤＩの入力値に対して加
減算を行い、加減算出力ＡＤＯに出力する機能を有して
いる。

【００５２】図８により上記第４実施例における加減算
部の構成を説明する。加減算部７０の図８（ａ）は、加
算器と減算器とを直列に接続した構成を示し、図８
（ｂ）は、加算器と減算器とによる加減算結果をセレク
タによって選択する構成を示している。

【００５３】（ａ）に示す加減算部７０は、減算器７０
ａ−１と減算器７０ａ−２と加算器７０ａ−３と加算器
７０ａ−４とからなる。上記（ａ）に示す加減算部７０
の入力信号は、入力ＡＤＩと加算制御信号ＣＵ０〜１と
減算制御信号ＣＤ０〜１とであり、出力信号は加減算出
力ＡＤＯである。

【００５４】（ａ）に示す加減算部７０の加減算動作を
説明する。加算器７０ａ−３と加算器７０ａ−４は、特
開昭６２−１４３５２０「半導体集積回路内のカウンタ
の構成法」に記載の第１の論理ブロックで構成され、例
えば、加算器７０ａ−３は加算制御信号ＣＵ０＝０の時
に入力の値に０を加算し、加算制御信号ＣＵ０＝１の時
に入力の値に１を加算するように動作する。また、減算
器７０ａ−１と減算器７０ａ−２は、特開昭６２−１４
３５２０「半導体集積回路内のカウンタの構成法」に記
載の第２の論理ブロックで構成され、例えば、加算器７
０ａ−１は減算制御信号ＣＤ０＝０の時に入力の値から
０を減算し、減算制御信号ＣＤ０＝１の時に入力の値か
ら１を減算するように動作する。したがって、上記
（ａ）に示す加減算部７０は加算制御信号ＣＵ０＝０、
ＣＵ１＝０の時に入力ＡＤＩの値に０を加算し、加算制
御信号ＣＵ０＝１、ＣＵ１＝０の時に入力ＡＤＩの値に
１を加算し、加算制御信号ＣＵ０＝１、ＣＵ１＝１の時
に入力ＡＤＩの値に２を加算するように動作し、また、
減算制御信号ＣＤ０＝０、ＣＤ１＝０の時に入力ＡＤＩ
の値から０を減算し、減算制御信号ＣＤ０＝１、ＣＤ１
＝０の時に入力ＡＤＩの値から１を減算し、減算制御信
号ＣＤ０＝１、ＣＤ１＝１の時に入力ＡＤＩの値から２
を減算するように動作し、両者により得られた結果を加
減算出力ＡＤＯに出力する。

【００５５】上記（ｂ）に示す加減算部７０は、減算器
７０ｂ−１と減算器７０ｂ−２と、加算器７０ｂ−３と
加算器７０ｂ−４と、セレクタ７０ｂ−５とセレクタ制
御７０ｂ−６とからなる。上記加減算部７０の入力信号
は、入力ＡＤＩと加算制御信号ＣＵ０〜１と減算制御信
号ＣＤ０〜１であり、出力信号は加減算出力ＡＤＯであ
る。

【００５６】上記（ｂ）に示す加減算部７０の加算動作
を説明する。加算器と減算器は上記（ａ）に示す加減算
部７０と同様に構成されている。セレクタ制御７０ｂ−
６は加算制御信号ＣＵ０〜１と減算制御信号ＣＤ０〜１
を基にして、入力の値に対し加減算値−２、加減算値−
１、加減算値０、加減算値１、加減算値２を加減算した
値の中から、何れを選択するか判定し、セレクタ７０ｂ
−５に指示しその結果を加減算出力ＡＤＯに出力する。

【００５７】上記第４実施例の入力信号と加減算出力と
の対応を表２に示す。

【００５８】

【表２】

【００５９】第５実施例 つぎに、アップダウン機能を有するメモリを用いた大容
量カウンタの第５実施例を図９で、その動作タイミング
を図１０により説明する。図９に示すようにアップダウ
ンカウンタ５は、アップ用カウンタ部１−１と、ダウン
用カウンタ部１−２と、アップ用カウント参照テーブル
部６０−１と、ダウン用カウント参照テーブル部６０−
２と、減算部８０とからなる。アップダウンカウンタ５
は、アップ用カウンタ部１−１とダウン用カウンタ部１
−２には、上記第１実施例のメモリを用いた大容量カウ
ンタを用いて構成し、アップ用カウント参照テーブル部
６０−１とダウン用カウント参照テーブル部６０−２
は、上記第３実施例のカウント参照テーブル部６０を用
いて構成する。

【００６０】アップダウンカウンタ５の入力信号は、ア
ップ用としては、カウントを許可するためのアップ用カ
ウント許可入力Ｕ−ＣＥと、カウント値を更新するアド
レスを指示するためのアップ用更新アドレス入力Ｕ−Ａ
Ｉと、ダウン用としては、カウントを許可するためのダ
ウン用カウント許可入力Ｄ−ＣＥと、カウント値を更新
するアドレスを指示するためのダウン用更新アドレス入
力Ｄ−ＡＩと、更新されたカウント値を読出すための読
出しアドレス入力Ｕ／Ｄ−ＡＩと、クロック信号入力Ｃ
Ｋであり、出力信号は更新されたカウント値を出力する
カウンタ出力Ｕ／Ｄ−ＣＯである。

【００６１】アップ用更新アドレス入力Ｕ−ＡＩは、ア
ップ用カウンタ部１−１のアドレス入力ＡＩに入力さ
れ、アップ用カウント許可入力Ｕ−ＣＥは、アップ用カ
ウンタ部１−１のカウント許可入力ＣＥに入力され、ア
ップ用カウンタ部１−１のカウンタ出力ＣＯは、アップ
用カウント参照テーブル部６０−１のデータ入力Ｄに入
力され、アップ用カウンタ部１−１のアドレス出力ＡＯ
は、アップ用カウント参照テーブル部６０−１の書込み
アドレス入力ＷＡに入力され、アップ用カウント参照テ
ーブル部６０−１のデータ出力Ｕは、演算部８０の入力
Ａに入力される。同様にダウン用更新アドレス入力Ｄ−
ＡＩは、ダウン用カウンタ部１−２のアドレス入力ＡＩ
に入力され、ダウン用カウント許可入力Ｄ−ＣＥは、ダ
ウン用カウンタ部１−２のカウント許可入力ＣＥに入力
され、ダウン用カウンタ部１−２のカウンタ出力ＣＯ
は、ダウン用カウント参照テーブル部６０−２のデータ
入力Ｄに入力され、ダウン用カウンタ部１−２のアドレ
ス出力ＡＯは、ダウン用カウント参照テーブル部６０−
２の書込みアドレス入力ＷＡに入力され、ダウン用カウ
ント参照テーブル６０−２のデータ出力Ｕは、演算部８
０の入力Ｂに入力される。読出しアドレス入力Ｕ／Ｄ−
ＡＩは、アップ用カウント参照テーブル部６０−１の読
出しアドレス入力ＲＡとダウン用カウント参照テーブル
部６０−２の読出しアドレス入力ＲＡに入力される。減
算部８０の出力Ａ−Ｂはカウンタ出力Ｕ／Ｄ−ＣＯに出
力される。クロック信号入力ＣＫは、アップ用カウンタ
部１−１の入力ＣＫと、アップ用カウント参照テーブル
部６０−１の入力ＣＫと、ダウン用カウンタ部１−２の
入力ＣＫと、ダウン用カウント参照テーブル部６０−２
の入力ＣＫに入力される。

【００６２】上記第５実施例のカウント動作を図１０に
よって説明する。まず、アップ側においては、アップ用
カウンタ部１−１がアップ用更新アドレス入力Ｕ−ＡＩ
とアップ用カウント許可入力Ｕ−ＣＥによってカウント
を増加し、アップ用カウント参照テーブル部６０−１は
アップ用カウンタ部１−１と同一の内容を保持するよう
に動作する。同様にダウン側においては、ダウン用カウ
ンタ部１−２がダウン用更新アドレス入力Ｄ−ＡＩとダ
ウン用カウント許可入力Ｄ−ＣＥによってカウントを増
加し、ダウン用カウント参照テーブル部６０−２は、ダ
ウン用カウンタ部１−２と同一の内容を保持するように
動作する。アップ用カウント参照テーブル部６０−１と
ダウン用カウント参照テーブル部６０−２とに保持され
たそれぞれの値は、読出しアドレス入力Ｕ／Ｄ−ＡＩの
指示によって同時に読出される。アップダウンカウント
値は、減算部８０によってアップ側のカウント値からダ
ウン側のカウント値を減算することによって求められ、
カウンタ出力Ｕ／Ｄ−ＣＯに出力する。

【００６３】

【発明の効果】上記のように本発明によるメモリを用い
た大容量カウンタは、複数のカウント値を記憶するメモ
リ部と、該メモリ部から読出したカウント値に対して加
算値Ｎ（Ｎは整数）を加算する加算部と、上記メモリ部
からのカウント値の読出しと上記メモリ部へのカウント
値の書込みのための制御部とを備えて構成され、複数の
被カウント信号のカウントを行うカウンタ回路であっ
て、上記メモリ部は１ポートのメモリ素子で構成し、カ
ウントサイクル時間Ｔccは、上記メモリ部の読出しサイ
クル時間Ｔrcと上記メモリ部の書込みサイクル時間Ｔwc
との和（Ｔcc＝Ｔrc＋Ｔwc）であるとき、上記メモリ部
の更新サイクル数は、動作条件Ｔcc×Ｍ≧Ｔrc＋Ｔwc＋
Ｔac（Ｔacは加算部の演算サイクル時間）を満足するサ
イクル数Ｍ（Ｍは２以上の整数）とし、カウントサイク
ルｎの読出しサイクルでカウント値を読出すアドレス
と、カウントサイクルｎ＋（Ｍ−１）の書込みサイクル
でカウント値を書込むアドレスとを、上記メモリ部に指
示するためのアドレス選択手段と、被カウント信号のカ
ウント許可信号と更新アドレス信号と上記メモリ部の更
新サイクル数Ｍを基にして、加算値Ｎを判定する加算制
御手段とを、上記制御部に備え、更新された上記カウン
ト値を、カウント動作中およびカウント動作後の空きタ
イミングで読出す構成としたことにより、上記メモリ部
の更新サイクル数Ｍ＝２の場合について考えると、同一
の更新アドレスに対して連続的にカウント許可信号があ
る場合に、カウントサイクルｎの読出しサイクルで読出
したカウント値に対して１を加算し、再び書込む時にカ
ウントサイクルｎ＋１の読出しサイクルで読出したカウ
ント値に対して加算値２を加算することによって、カウ
ントサイクルｎ＋１の書込みサイクルで書込む直前のカ
ウント値に対して１を加算したのと等価になるので、カ
ウンタとして誤動作することがない。

【００６４】また、メモリ部に２ポートのメモリ素子を
用いて構成し、カウントサイクル時間Ｔcc内に上記メモ
リ部の読出しサイクル時間Ｔrcと上記メモリ部の書込み
サイクル時間Ｔwcと加算部の演算サイクル時間Ｔacを同
時に行うタイミングにあるときは、上記制御部のアドレ
ス選択手段が、カウントサイクル時間Ｔccと、メモリ部
の読出しサイクル時間Ｔrcと、加算部の演算サイクル時
間Ｔacと、メモリ部の書込みサイクル時間Ｔwcとが同じ
になる条件（Ｔcc＝Ｔrc＝Ｔwc＝Ｔac）において、メモ
リ部の更新サイクル数を３として、カウントサイクルｎ
を読出しサイクルとしてカウンタ値を読出し、更新され
たカウント値を、カウントサイクルｎに対して２サイク
ル後のカウントサイクルｎ＋２を書込みサイクルとして
書込むように、上記メモリ部のアドレスを選択するよう
に動作し、制御部の加算制御手段は、被カウント信号か
らのカウント許可信号と更新アドレス信号と上記メモリ
部の更新サイクル数Ｍを基にして、判定された加算値Ｎ
がカウント動作を正常に行った値と等価になるのでカウ
ンタ機能の効果がある。

【００６５】また、上記制御部のアドレス選択手段は、
カウンタのカウント値と同一内容を保持するカウント参
照テーブル部に対して、上記カウンタの更新アドレスに
関係しない任意の読出しアドレスを指示することができ
るので、上記カウンタがカウント動作中であっても、随
時上記カウンタと同一のカウント値を読出すことができ
るという効果がある。

【００６６】また、上記制御部の加算制御手段は、被カ
ウント信号のカウントアップダウン指示信号と、カウン
ト許可信号と、更新アドレス信号と、上記メモリ部の更
新サイクル数Ｍとを基にして、アップダウン動作のカウ
ント値と同じ値を得ることができるように加算値Ｎを判
定するので、アップダウンカウント機能の効果がある。

【００６７】さらに、アップダウン機能を有するメモリ
を用いた大容量カウンタで、アップ用被カウント信号に
よってカウントを増加する第１のカウンタは、該第１の
カウンタと同一内容を第１のカウント参照テーブル部に
保持し、カウンタ用被カウント信号によりカウントを増
加する第２のカウンタは、該第２のカウンタと同一内容
を第２のカウント参照テーブル部に保持するため、上記
第１のカウント参照テーブル部と上記第２のカウント参
照テーブル部を、それぞれの更新アドレスとは異なる任
意の読出しアドレス信号によって示されるアドレスの内
容を同時に読出すことができ、減算部は、上記第１のカ
ウント参照テーブル部の内容から上記第２のカウント参
照テーブル部の内容を減算するように動作する。それに
より、上記減算部で得られた値はアップダウン動作した
場合のカウント値と等価になるため、アップダウンカウ
ント機能の効果がある。

【００６８】さらにまた、上記メモリを用いた大容量カ
ウンタおよび上記アップダウン機能を有するメモリを用
いた大容量カウンタにおいて、メモリ素子を含むカウン
タ回路全体はディジタル論理回路で構成されるので、Ｃ
ＭＯＳ素子を使用したゲートアレイ等のチップ上にメモ
リ素子を含む回路全体を搭載して、カウント用部品を構
成することができるので、カウント用部品の小型化と省
電力化の効果がある。

【図面の簡単な説明】

【図１】本発明によるメモリを用いた大容量カウンタの
第１実施例を示す構成図である。

【図２】上記第１実施例の動作タイミング図である。

【図３】上記第１実施例における加算部の構成を示す図
である。

【図４】本発明の第２実施例を示す構成図である。

【図５】本発明の第３実施例を示す構成図である。

【図６】上記第３実施例におけるカウント参照テーブル
を示す図である。

【図７】本発明の第４実施例を示す構成図である。

【図８】上記第４実施例の加減算部を示す構成図であ
る。

【図９】本発明の第５実施例を示す構成図である。

【図１０】上記第５実施例の動作タイミング図である。

【符号の説明】

２、３……カウンタ １０、１０−２……メモリ部 １１、６２……メモリ ２０……加算部 ３０……制御部 ４０、４０−２、４０−４……加算制御 ５０、５０−２……アドレス選択 ６０……カウント参照テーブル部 ７０……加減算部 ８０……減算部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−90834（ＪＰ，Ａ) 特開 昭59−70319（ＪＰ，Ａ) 特開 昭48−78869（ＪＰ，Ａ) 特開 昭56−4825（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H03K 21/00 H04Q 3/52 101 H04Q 11/04

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】複数のカウント値を記憶するメモリ部と、
   該メモリ部から読出したカウント値に対し加算値Ｎ（Ｎ
   は整数）を加算する加算部と、上記メモリ部からのカウ
   ント値の読出しと上記メモリ部へのカウント値の書込み
   のための制御部とを備えて構成され、複数の被カウント
   信号のカウントを行うカウンタ回路であって、上記メモ
   リ部は１ポートのメモリ素子で構成し、カウントサイク
   ル時間Ｔccは、上記メモリ部の読出しサイクル時間Ｔrc
   と上記メモリ部の書込みサイクル時間Ｔwcとの和（Ｔcc
   ＝Ｔrc＋Ｔwc）であるとき、上記メモリ部の更新サイク
   ル数は、動作条件Ｔcc×Ｍ≧Ｔrc＋Ｔwc＋Ｔac（Ｔacは
   加算部の演算サイクル時間）を満足するサイクル数Ｍ
   （Ｍは２以上の整数）とし、カウントサイクルｎの読出
   しサイクルでカウント値を読出すアドレスと、カウント
   サイクルｎ＋（Ｍ−１）の書込みサイクルでカウント値
   を書込むアドレスとを、上記メモリ部に指示するための
   アドレス選択手段と、被カウント信号のカウント許可信
   号と更新アドレス信号と上記メモリ部の更新サイクル数
   Ｍを基にして、加算値Ｎを判定する加算制御手段とを上
   記制御部に備え、更新された上記カウント値を、カウン
   ト動作中およびカウント動作後の空きタイミングで読出
   す構成としたことを特徴とするメモリを用いた大容量カ
   ウンタ。
2. 【請求項２】上記請求項１記載のメモリを用いた大容量
   カウンタにあって、上記メモリ部は２ポートのメモリ素
   子で構成し、カウントサイクル時間Ｔccは、上記メモリ
   部の読出しサイクル時間Ｔrcと上記メモリ部の書込みサ
   イクル時間Ｔwcと上記加算部の演算サイクル時間Ｔacが
   同じ（Ｔcc＝Ｔrc＝Ｔwc＝Ｔac）であるとき、上記メモ
   リ部の更新サイクル数を３とし、カウントサイクルｎを
   読出しサイクルとしてカウント値を読出すためのアドレ
   スと、カウントサイクルｎ＋２を書込みサイクルとして
   カウント値を書込むためのアドレスとを、上記メモリ部
   に指示するためのアドレス選択手段と、被カウント信号
   のカウント許可信号と更新アドレス信号と上記メモリ部
   の更新サイクル数Ｍとを基にして、加算値Ｎを判定する
   加算制御手段とを上記制御部に備え、更新された上記カ
   ウント値を、カウント動作中およびカウント動作後の空
   きタイミングで読出す構成としたことを特徴とするメモ
   リを用いた大容量カウンタ。
3. 【請求項３】上記請求項１記載のメモリを用いた大容量
   カウンタにあって、被カウント信号によりカウント値を
   更新するカウンタと、該カウンタと同一の内容を保持す
   るカウント参照テーブル部とを備え、読出しアドレス信
   号で指示される任意のアドレスのカウント参照テーブル
   部から、更新された上記カウント値をカウント動作中に
   読出す構成としたことを特徴とするメモリを用いた大容
   量カウンタ。
4. 【請求項４】上記請求項１または請求項２記載のメモリ
   を用いた大容量カウンタにあって、上記メモリ部から読
   出したカウント値に対し加減算値Ｎ（Ｎは整数）を加減
   算する加減算部と、被カウント信号のカウント許可信号
   とカウントアップダウン指示信号と上記メモリ部の更新
   アドレス信号と上記メモリ部の更新サイクル数Ｍを基に
   して、加減算値Ｎを判定する加算制御手段とを上記制御
   部に備え、カウントのアップダウン機能をもつことを特
   徴とするメモリを用いた大容量カウンタ。
5. 【請求項５】上記請求項１記載のメモリを用いた大容量
   カウンタにあって、アップ用被カウント信号によりカウ
   ントを増加する第１のカウンタと該第１のカウンタと同
   一内容を保持する第１のカウント参照テーブル部と、ダ
   ウン用被カウント信号によりカウントを増加する第２の
   カウンタと該第２のカウンタと同一内容を保持する第２
   のカウント参照テーブル部と、読出しアドレス信号で指
   示される任意のアドレスの第１のカウント参照テーブル
   部の内容から第２のカウント参照テーブル部の内容を減
   算する減算部とを備え、更新された上記カウント値は、
   読出しアドレス信号によって示される任意のアドレスの
   内容をカウント動作中に読出す構成とし、アップダウン
   機能を有することを特徴とするメモリを用いた大容量カ
   ウンタ。
6. 【請求項６】上記請求項１ないし請求項３のいずれかに
   記載したメモリを用いた大容量カウンタ、あるいは上記
   請求項４または請求項５に記載のアップダウン機能を有
   するメモリを用いた大容量カウンタ用の部品であって、
   メモリ素子を含むカウンタ回路全体を、同一のチップ上
   に搭載したことを特徴とするメモリを用いた大容量カウ
   ンタ用部品。