KR20030045017A - 다중 필터링 모드를 갖는 재구성 가능한 디지털 필터 - Google Patents

다중 필터링 모드를 갖는 재구성 가능한 디지털 필터 Download PDF

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KR20030045017A
KR20030045017A KR10-2003-7001411A KR20037001411A KR20030045017A KR 20030045017 A KR20030045017 A KR 20030045017A KR 20037001411 A KR20037001411 A KR 20037001411A KR 20030045017 A KR20030045017 A KR 20030045017A
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명에 따른 하드웨어 방식의 재구성 가능한 디지털 필터는 다중 필터링 모드를 제공하도록 구성될 수 있다. 일실시예에서, 상기 디지털 필터는 레지스터 기반형 논리 회로의 어레이와, 계산 회로와 모드 선택 회로를 포함한다. 논리 회로와 계산 회로 내에서의 데이터 흐름을 재구성함으로써, 모드 선택 회로는 다중 필터링 모드들 중 상이한 모드들 사이에서 디지털 필터를 스위칭한다. 각각의 곱셈 및 덧셈 논리 회로는 기능적으로 선형 또는 기능적으로 비선형인 레지스터를 배열하는 모드 선택 회로에 응답하는 선택도를 가지고 Y 방향을 따른 곱셈 및 덧셈 논리 회로의 다른 쪽에 선택적으로 결합된 출력 및 입력을 갖는다. 일특정 실시예에서, 필터링 모드는 다상 필터링 및 다용도 필터링 애플리케이션(예를 들면 FIR 필터링)을 포함하고, 다른 일특정 실시예에서, 필터링 모드는 다상 직접 필터링, 다상 교차 필터링 및 적어도 하나의 다용도 필터링을 포함한다. 전술한 유형의 디지털 필터의 일특정 응용예는, 예를 들어 픽셀들의 수평 라인의 사이즈를 변경하여 비디오 픽셀 요소를 필터링하는 것과 관련된다.

Description

다중 필터링 모드를 갖는 재구성 가능한 디지털 필터{RECONFIGURABLE DIGITAL FILTER HAVING MULTIPLE FILTERING MODES}
마이크로프로세서 및 디지털 신호 프로세서를 포함하는 컴퓨터 장치는 광범위한 애플리케이션을 위해 설계되어 왔으며 실제로 모든 산업에 이용되고 있다. 다양한 이유로, 이들 애플리케이션 중 상당수는 비디오 데이터 처리와 관련되며, 최소한의 전력 소비 및 소형화가 요구되고 있다. 일부 애플리케이션은 실시간 또는 거의 실시간으로 효과적으로 실행될 수 있는 고속 컴퓨팅 엔진을 요구해 왔다. 다수의 이들 비디오 처리 애플리케이션은 계속해서 증가하는 속도로 다중 기능을 수행할 수 있는 데이터 신호 처리 회로를 요구해 왔다.
불행히도, 높은 데이터 처리 속도를 얻는 것과 다중 기능을 제공하는 것은 상반되는 요구이다. 예를 들어, 통상적으로 FIR(finite-impulse-response) 또는 IIR(infinite-impulse-response) 필터링을 포함하는 다용도 비디오 신호 처리는,실시간으로 비디오 데이터를 압축하고 신장하는 것과 같은 특화된 비디오 데이터 필터 처리에 비해 비교적 느리다. 특화된 비디오 데이터 필터 처리와 관련하여 사용된 컴퓨터 아키텍처는 통상적으로 비디오 데이터의 실시간 속도를 따라잡도록 최적화되기 때문에, 특화된 비디오 데이터 필터 처리는 통상적으로 다용도 비디오 신호 처리와 관련된 다양한 작업을 수행하는데 매우 효과적이지 않다.
"다상(polyphase)" 필터로 알려져 있는 일종의 특화된 비디오 데이터 필터는 일부 애플리케이션에서 유용하다. 비디오 처리 애플리케이션에서, 다상 필터는 때론 디스플레이를 리프레시하는데 사용된 수평 및 수직 라인을 나타내는 저장된 데이터를 조작하여 픽셀의 사이즈를 바꾸는데 사용된다. 그러한 애플리케이션에서, 입력 픽셀의 수에 대한 출력 픽셀의 수의 비는 줌 인자(zoom factor)로 규정되는 반면에, 다용도 필터링에 있어서는, 출력 픽셀의 수가 입력 픽셀의 수와 같다. 사이즈 변경 동작은 또한 줌 인자가 1보다 클 때 확대(expansion) 또는 업-샘플링(up-sampling)으로 알려져 있으며, 그 외의 경우에는 축소(compression) 또는 다운-샘플링(down-sampling)으로 알려져 있다. 일반적으로, 화상의 사이즈를 변경하여(스케일일 업 또는 다운) 고정된 줌을 제공하는 경우에 있어서, 다상 필터는 처리되고 있는 픽셀의 위치 또는 위상의 기능으로서 정의된 계수로 실시된다. 고정밀도의 비디오 애플리케이션에서 사이즈를 변경하는 경우에, 다상 필터링은 정밀도를 얻기 위해 필요한 계산을 수용하기 위해 보다 특별한 아키텍처로 실시되는데, 통상적으로 이 유형의 다상 필터링은 "다상 교차(polyphase-transposed)" 필터링이라고 하는 형태로 실시된다. 보다 전형적인 비디오 애플리케이션에 있어서는,다상 필터링은 FIR 필터링과 같은 다용도 필터링과 공통인 컴퓨터 아키텍처를 이용하여 다상 직접(direct) 필터로 실시된다. 다용도 필터 및 다상 교차 필터링에서와 같은 특수 용도 필터와 각각 관련된 필수적인 계산 때문에, 구조적으로 호환이 되지 않아 이들 다용도 필터는 그러한 특수 용도 필터와 별도로 설계된다. 이러한 다상 필터의 추가적인 상세 및 실시예는, Van Dalfsen 등의 발명의 명칭이 "Sample Rate Conversion"인 미국 특허 제 5,892,695 호를 참조하라. 상기 특허는 본 양수인에게 양도되었으며, 본원은 그 전문을 참조하고 있다.
각각의 상기 비디오 처리 애플리케이션에서는, 그러한 기능을 제공하는데 사용된 집적 회로를 설계하고, 제조하고 관리하는 것과 관련하여 많은 비용이 든다. 지정된 필터링 모드가 구조적으로 불일치하는 각각의 그러한 애플리케이션에서, 부가적인 아키텍처와 관련된 비용은 상당하다. 따라서, 데이터 처리량에 있어서 큰 손실 없이 이들 다중 필터링 모드를 수용하는 비교적 소형의 비디오 처리 필터 아키텍처를 개발할 필요가 있다.
본 발명은 상이한 필터링 모드에 대해 재구성 가능한 하드웨어 아키텍처 기반의 디지털 필터에 관한 것이다.
도 1 및 2는 재구성 가능한 디지털 필터의 일반적인 블록도와, 재구성 가능한 디지털 필터를 이용하는 특정한 환경에 대한 애플리케이션을 갖는 전체 기능 유닛의 최고의 마이크로 아키텍처의 특정 예를 각각 도시한 도면.
도 3은 본 발명에 따라서, 도 2에 도시된 모듈의 확장된 구현예를 각각 도시한 도면.
도 4는 로딩 필터 계수와 판독 및 기록 필터링 데이터와 관련하여 사용된 최고(top-level) 유한 상태 머신(FSM ; Finite State Machine)의 상태도.
도 5는 도 2의 모듈과 관련하여 사용된 프로그램된 수의 계수에서 판독하는데 사용되는 유한 상태 머신에 대한 예를 상태 테이블의 형태로 도시한 도면.
도 6a는 도 2의 계수 램 모듈을 위한 부분적인 로직을 도시한 도면이고, 도 6b는 계수의 일반적인 구성을 도 2의 내부 계수 메모리로 판독하는 것을 도시한 도면.
도 7은 동작 제어 및 일반적인 처리 기능을 제공하는 형성 가능한 중앙 필터 모듈을 도시한 도면.
도 8은 본 발명에 따라서, 도 2에 도시된 제어 모듈 및 데이터 경로 모듈을 포함하는 중앙 필터 매크로-모듈을 도시하는 데이터 회로도/흐름도.
도 9는 도 8의 모듈과 관련하여 사용하는 필터 계산을 위한 데이터 경로 구성을 도시하는 데이터 회로도/흐름도.
도 10은 도 8 및 9에 도시된 데이터 경로 구성과 관련하여 특정 다상-직접(Polyphase-Direct) 필터링 애플리케이션에 사용된 입력 파이프라인 구조를 도시한 데이터 회로도/흐름도.
도 11은 본 발명에 따라서, 특정 애플리케이션(FIR 12)을 위한 도 10의 회로의 다른 구성을 도시한 데이터 회로도/흐름도.
도 12는 본 발명에 따라서, 특정 애플리케이션(FIR 11)을 위한 도 10의 회로의 또 다른 구성을 도시한 데이터 회로도/흐름도.
도 13은 본 발명에 따라서, 특정 다상-교차(Polyphase-Transposed) 필터링 애플리케이션을 위한 도 10의 회로의 또 다른 구성을 도시한 데이터 회로도/흐름도.
도 14 및 15는 본 발명에 따라서, 도 7의 재구성 가능한 회로 장치에 사용된 유사하게 구성된 "슬라이스(slice)" 회로의 상부 및 하부 플립-플롭 각각을 위한 멀티플렉서 장치를 도시한 회로도.
본 발명은 전술한 과제를 해결하고 상이한 유형의 필터링 모드에 대해 재구성이 가능한 프로그램 가능한 디지털 필터에 관한 것이다. 본 발명은 다수의 실시예 및 응용예로 예시되어 있으며, 그 중 일부는 아래에 요약되어 있다. 디지털 필터는 논리 회로, 모드 선택 회로 및 계산 회로를 포함한다. 논리 회로는 X×Y의 레지스터 어레이(여기서 각각의 X 및 Y는 적어도 2이다)를 가지며, 입력 데이터를처리하도록 되어 있다. 모드 선택 회로는 상이한 다중 필터링 모드 간에 프로그램 가능한 디지털 필터를 스위칭하고, 계산 회로는 계산을 수행하여 논리 회로에 응답하고 적어도 Y 개의 곱셈 논리 회로와 적어도 Y 개의 덧셈 논리 회로를 포함한다. 보다 구체적인 실시예에서, 각각의 곱셈 및 덧셈 논리 회로는 Y 방향에 따라 곱셈 및 덧셈 논리 회로에 선택적으로 결합된 출력 및 입력을 가지며, 필터링 모드는 다상 필터링 및 다용도 필터링 애플리케이션(예를 들면, FIR 필터링)을 포함한다.
다른 특정한 실시예에서, 필터링 모드는 다상 직접 필터링, 다상 교차 필터링, 및 적어도 하나의 다용도 필터링을 포함하고, 전술한 레지스터 어레이는 선택된 다용도 필터링을 위한 선형 어레이로서 구성 가능하며, 다른 선택된 필터링 모드를 위한 2차원 어레이로서 구성된다.
또 다른 특정한 실시예에 따르면, 본 발명은 유사한 하드웨어 재구성 가능한 디지털 필터와 관련되는데, 여기서 논리 회로는 비디오 이미지 조각 내의 선택된 타겟 노드에 대응하는 데이터 포인터에 대해 필터 입력에 대응하는 데이터를 처리하여 반영하도록 구성된다. 논리 회로는 X×Y의 레지스터 어레이를 포함하며, 여기서 Y는 X보다 크고 X는 적어도 2이다. 모드 선택 회로는 다상 교차 필터링 모드와 다중 필터링 모드 중 적어도 하나의 다른 모드 사이에서 프로그램 가능한 디지털 필터를 스위칭하도록 구성된다. 계산 회로는 논리 회로에 응답하여 계산을 실행하도록 구성되며, 적어도 Y 개의 곱셈 논리 회로와 적어도 Y 개의 덧셈 논리 회로를 포함하며, 각각의 곱셈 및 덧셈 논리 회로는 각각 모드 선택 회로에 응답하여 서로 선택적으로 결합된 출력 및 입력을 갖는다.
다른 특징들 및 이점은 본 발명의 특정 실시예와 관련된다.
상기 본 발명의 요약은 본 발명의 각각의 예시된 실시예 또는 모든 실시를 설명하고자 하는 것은 아니다. 도면과 후술하는 상세한 설명은 이들 실시예를 보다 구체적으로 예시한다.
본 발명은 첨부한 도면과 관련된 본 발명의 다양한 실시예의 상세한 설명을 고찰하면 보다 완전히 이해될 수 있을 것이다.
본 발명은 다양한 변경 및 대안적인 형태가 있을 수 있지만, 그 세부사항은 도면의 예를 통해 도시되었으며 이에 대해 상세히 설명될 것이다. 그러나, 본 발명은 기술된 특정 실시예에 한정되지 않음에 주의하라. 오히려, 본 발명은 첨부된 청구범위에 의해 정의된 본 발명의 사상 및 범주 내의 모든 변경들, 등가물 및 대안들을 커버한다.
본 발명은 많은 상이한 유형의 필터링 애플리케이션에 적용가능하며, 복수의 필터링 모드 중 임의의 모드에서 동작하도록 쉽게 재구성될 수 있는 디지털 필터 아키텍처로부터 해택을 받는 비디오 필터링 애플리케이션에 특히 유용한 것으로 드러났다. 본 발명의 다양한 특징들은 이들 애플리케이션을 이용하는 예들의 논의를 통해 이해할 수 있을 것이다.
본 발명의 제 1 실시예가 도 1에 도시되어 있다. 도 1은 선택 가능한 필터링 모드를 갖는 하드웨어 재구성 가능한 디지털 필터(100)를 제공한다. 디지털 필터(100)는 모드 선택 회로(110), 논리 회로(112), 및 계산 회로(114)를 포함한다. 논리 회로(112)는 X×Y의 레지스터 어레이를 가지며, 메모리(120)로부터 입력 데이터 인터페이스 로직(122)으로 통과한 입력 데이터를 처리하도록 구성되어 있다. 계산 회로(114)는 로직 회로(112)에 응답하여, 계산 회로(114)의 각각의 CY블록 내에 있는 곱셈 논리 회로 및 덧셈 논리 회로를 이용하여 계산을 수행한다. 당업자라면, X×Y의 레지스터 어레이는 단지 예시를 위해 2×4의 어레이로 도시되어 있으며, 필터링 알고리즘의 구체적인 실시 또는 선택이 어레이의 실제 사이즈를 규정함을 알 수 있을 것이다. 모드 선택 회로(110)는 프로세서를 포함하는 것으로 도시되어 있으며, 따라서 필터(100)에 대한 제어 처리 동작과 필터링 모드 선택 동작 모두 제공하지만, 다른 특정 애플리케이션은 모드 선택 회로(110)의 프로세서부와 모드 선택 로직이 개별적으로 실시되도록 규정할 수도 있다.
모드 선택 회로(110)가 상이한 다중 필터링 모드 사이에서 디지털 필터(100)를 스위칭하는 방식은 특정 애플리케이션에 의존한다. 예를 들어, 일례의 애플리케이션은 다상 교차 필터링과 같은 제 1 고정밀도 유형의 필터링을 포함하는 제 1 필터링 모드와 관련되며, 임펄스 응답 필터링 동작과 같은 보다 일반적인(more-common) 유형의 필터링 동작을 포함하는 제 2 필터링 모드와 관련된다. 이 경우, 모드 선택 회로(110)는 각각의 CY블록 내에 있는 곱셈 로직 및 덧셈 회로의 오리엔테이션(orientation)을 명령하여 이들 두 모드에 대한 디지털 필터(100)를 재구성한다. 일특정 실시예에서, 각각의 곱셈 및 덧셈 논리 회로는 모드 선택 회로(110)로부터 수신된 명령 신호에 의해 지정된 대로 계산이 오리엔테이션되도록(oriented) 하는 입력 및 출력을 갖는다. 따라서, 제 1 고정밀도 유형의 필터링에 있어서는, 모드 선택 회로(110)는 곱셈 및 덧셈 논리 회로에 대해 상이한 오리엔테이션(orientation)을 명령하여 특정 유형의 고정밀도 필터링에 의해 사용된 알고리즘에 대한 처리량을 최적화하고, 제 2의 보다 일반적인 필터링 모드에 있어서는 상기 오리엔테이션(orientation)은 제 2 모드에 사용된 설정을변경시키지 않는다. 선택적으로는, 두 모드 중 한 모드는 디폴트 모드로 사용될 수 있다.
다른 예시적인 애플리케이션은 제 2의 상이한 유형의 보다 일반적인 필터링을 각각 포함하는 제 1 및 제 2 필터링 모드와 관련된다. 이러한 필터링 모드의 예로는 다상 직접 필터링, M-탭(tap) FIR 및 N-탭(tap) FIR 필터링(M 및 N은, 예를 들어 2 이상의 정수)과 같은 상이한 유형의 임펄스 응답 필터링을 들 수 있다. 많은 이러한 유형의 보다 일반적인 펄터링 모드에 있어서, 모드 선택 회로(110)는 계산 회로(114) 내의 곱셈 로직 및 덧셈 회로의 오리엔테이션(orientation)을 변경하지 않고 논리 회로(112)의 각 셀 내의 레지스터들 사이에 데이터의 오리엔테이션(orientation) 및 통신을 제어함으로써 필터(100)를 재구성할 수 있다. 계산 회로(114) 내의 곱셈 논리 및 덧셈 회로의 오리엔테이션(orientation)의 변경이 요구되지 않는 그러한 일 특정 실시예는, FIR 필터링과 같은 적어도 하나의 다용도 필터링과 다상 직접 필터링 간의 스위칭을 위한 논리 회로(112)를 제어하기 위해 모드 선택 회로(110)를 이용한다.
또한, 본 발명에 따르면, 특정 비디오 처리 애플리케이션은 전술한 필터(100)와 유사한 수평 필터링 유닛("HFL")을 채용하여, 메모리 블록(예를 들면, 도 1의 120)에 저장된 픽셀의 수평 라인의 "사이즈 변경(resize)"하는 다위상 필터를 구현한다. 여기서, "사이즈 변경"은 위에서 줌 인자가 1보다 큰 경우에는 확대(expansion)가 발생한다고 기술하였다. 통상은, 화상을 스케일링(업 또는 다운)하기 위해 고정된 줌이 사용되며, 사용된 필터 계수는 처리되는 픽셀의 위치 또는 위상에 따라 가변한다. 적절한 프로그래밍에 의해, 필터는 또한, 필터가 예를 들어, 디지털 필터의 기능을 감독하도록 구성된 마이크로프로그램된 제어 프로세서에 의해 실행된 처리 단계에서, 모든 출력 픽셀에 대해 줌 인자를 변경하도록 하는 다상 필터 모드를 가질 수 있다. 통상적으로, 출력 라인의 중심쪽으로는 변하지 않고 그 라인의 양쪽 에지쪽으로는 점진적으로 커지거나 작아지는 줌 인자를 갖도록 필터의 제어 파라미터를 조절할 수도 있다. 이 특징은 가변 줌 또는 파노라마식 줌으로 알려져 있는데, 전체 물리적 화면에 맞게 입력 비디오의 종횡비를 조절하는데 유용하다.
일례의 애플리케이션에서, 마이크로 프로그램된 마스터 제어 프로세서(MCP)는 디지털 필터에 제어 및 백그라운드 및 온칩 비디오 처리 동작을 제공하는데 사용된다. MCP는 "처리 단계"를 이용하여 디스플레이 픽셀을 처리하는데, 여기서 하나의 처리 단계는 출력 픽셀의 최대 수를 생성하기 위한 입력 픽셀의 최대 수에 대응하는 데이터를 처리하는데 필요한 MCP 동작의 수를 나타낸다. 특정 예에서, 256 개의 출력 픽셀을 생성하기 위한 입력 픽셀의 최대 수는 256 개다. 정상 동작 모드 하에서, 다양한 온칩 비디오 처리 유닛(수평 필터, 수직 필터, 혼합기, 컬러 킹(keying) 등), 메모리, 접속 크로스바가 프로그램될 수 있으며(MCP 내의 마이크로코드를 통해), 따라서 각각의 처리 단계 및 계산이 올바르게 시작된다. 이 처리 단계가 진행하는 동안, 다음 처리 단계를 위한 제어 값이 다음 처리 단계를 위해 홀딩(holding) 레지스터로 프로그램된다. 그 다음에, 다음 처리 단계의 시작에서 다음 처리 단계를 위한 제어 값이 홀딩 레지스터로부터 작업 레지스터로 전달되고,이 처리 과정이 반복된다.
많은 통상적인 애플리케이션에 있어서, 도 1의 각각의 HFL은 픽셀 성분들의 수평 업-스케일링 또는 다운-스케일링에 주로 사용된다. 일특정 예의 애플리케이션에서, HFL은 처리 단계 동안 다음의 모드들, 즉, 다상 직접 모드, 다상 교차 모드, FIR11 또는 기수-탭(Odd-Tap) FIR 모드(우수 대칭인 11-탭 FIR), FIR12 또는 우수-탭(even-tap) FIR 모드(우수 대칭인 12-탭 FIR) 중 하나에서 동작하도록 제어 레지스터를 프로그래밍함으로써 구성될 수 있는 다용도 FIR 필터이이다.
HFL의 다상 모드를 이용하는 경우의 중요한 이점은 픽셀들(메모리 블록 내에 저장된)의 수평 라인의 크기를 변경할 수 있는 능력이다. 따라서, 입력 픽셀들의 수에 대한 출력 픽셀들의 비는 줌 인자로서 규정된다. 사이즈 변경 동작은 줌 인자가 1보다 클 때 확대(expansion) 또는 업 샘플링(up-sampling)으로 알려져 있으며, 그 외의 경우는 축소(compression) 또는 다운-샘플링(down-sampling)으로 알려져 있다. 줌 인자의 허용된 범위는 임의의 값이 되도록 선택될 수 있으며, 본 예의 설계에서 허용된 범위는 0.25 내지 8.00이다. 적절한 프로그래밍에 의해, HFL이 처리 단계에서 모든 출력 픽셀에 대해 줌 인자를 변경시키도록 할 수도 있다. HFL 제어 파라미터들은 중심쪽으로는 변하지 않고 그 라인의 양쪽 에지쪽으로는 점진적으로 커지거나 작아지는 줌 인자를 갖도록 조절된다.
이 사이즈 변경 특징은 가변 줌 또는 파노라마식 줌이라 하는데, 전체 물리적 화면에 맞게 입력 비디오의 종횡비를 조절하는데 유용하다(예를 들면, 16:9 화상을 4:3 화면 상으로 조절, 또는 그 반대).
반면에, FIR 모드는 다용도 필터링에 유용하다(여기서 출력 픽셀의 수는 입력 픽셀의 수와 동일하다). 각각의 처리 단계에서 HFL에 의해, 사용될 입력 픽셀의 수와 생성될 출력 픽셀의 수는 유저에 의해 1 내지 256으로 프로그램된다(256은 카운트를 "0"으로 설정함으로써 프로그램된다). 처리 단계의 끝에서 HFL의 중요한 상태(critical state) 또는 "콘텍스트(context)"는 소프트웨어 제어 하에서 메모리 블록에 저장될 수 있다. 이 콘텍스트는 다음 처리 단계의 시작에서 최초 상태로서 다시 로딩되며, 따라서 두 처리 단계가 하나의 연속하는 단계로서 간주될 수 있다.이러한 콘텍스트를 저장하고 로딩하는 메커니즘에 의해 HFL은 다중 입력 라인을 동시에 서비스할 수 있으며, 따라서 각각의 처리 단계는 모든 입력 라인이 모두 처리될 때까지 라운드 로빈(round-robin) 방식으로 상이한 입력 라인에 적용될 수 있다. HFL 콘텍스트의 내용은 동작 모드에 의존한다(특정 필터링 모드). 디폴트에 의해 HFL은 최종 처리 단계로부터의 최종 상태를 다음 처리 단계에서 최초 상태로서 전달하기 때문에, 다른 입력 라인으로 스위칭하기 전에 입력 라인이 완전히 처리되면 콘텍스트의 저장 및 로딩은 요구되지 않는다.
이러한 확대 또는 축소를 위한 다상 필터의 사용과 관련된 추가적인 정보에 대해서는 전술한 미국 특허 제 5,892,695 호에 개시되어 있는 실시예를 참조하라.
각각의 HFL은 필터 계수의 두 개의 독립적인 뱅크를 포함하며, 각각의 계수는 표시된 2진수에 대응한다(예를 들면, [-0.5, 0.5] 범위의 10 비트 수). 필터 계수는 입력 픽셀 및 콘텍스트가 로딩되는 방식과 유사하게 메모리 블록으로부터 로딩된다. 각각의 프로세스는 상이한 계수들의 뱅크를 액세스하기 때문에, 픽셀의필터링 및 계수의 로딩은 처리 단계 동안 병렬로 발생할 수 있다.
도 1의 재구성 가능한 HFL의 실시예는 바람직하게는 두 개의 다상 필터 모드, 즉, 업-샘플링 및 다운-샘플링(화상의 스케일링) 및 적어도 두 개의 다용도 FIR 필터 모드(디지털 필터링 기반 신호 처리)를 위한 다상 직접(확대 및 축소 모두에 대해) 및 다상 교차(축소에 대해서만)를 지원한다. 또한, 도 1의 HFL은 0.25 내지 8.00의 줌 인자를 지원하고, 가변 줌 인자를 지원하며, 표시된 10 비트 필터 계수만 이용하도록 실시될 수 있고, 8 비트 및 10 비트 입력 픽셀 포맷을 지원할 수 있고, 필터 계수의 두 뱅크를 유지하며 병렬로 처리하기 위해 계수의 한 뱅크로부터의 픽셀들을 필터링하고 계수들을 다른 뱅크로 로딩하도록 하며, 다상 모드로 32 위상과 64 위상 사이에서 스위칭 가능하게 하여 필터 계수의 선택을 허용하며, 콘텍스트를 저장하고 로딩하는 메커니즘을 제공하고, 따라서, 각각의 처리 단계에서 다중의 긴 입력 라인들 사이에서 앞뒤로의 스위칭을 지원한다. 또한, HFL은 라인의 시작 및 끝에서 픽셀들의 미러 동작을 지원하도록 구성되어 있다.
일특정 실시예의 애플리케이션에 있어서, 도 2는 재구성 가능한 디지털 필터를 구현하기 위해, 도 1에 도시된 방법을 이용하는 최고 마이크로 아키텍처를 도시하고 있다. 도 2의 장치는 클록 발생기 모듈(210)(도 3에 보다 자세히 도시되어 있음), 필터 계수의 직접 판독 및 필터링 데이터의 로딩에 사용된 개시자(initiator) 모듈(212)(도 4에 보다 자세히 도시되어 있음), 필터 계수가 액세스되도록 제어 신호를 발생하는데 사용된 CR(coefficient-read ; 계수 판독) 모듈(214)(도 5에 보다 자세히 도시되어 있음), CRAM(coefficient-ram) 액세스모듈(222)(도 7에 보다 자세히 도시되어 있음), CRAM(coefficient-ram) 메모리 모듈(224)(도 7에 보다 자세히 도시되어 있음), 및 데이터 경로 모듈(228) 및 제어 모듈(230)(도 8에 도시되어 있음)을 포함하는 중앙 필터 매크로 모듈을 포함한다.
일반적으로, 도 2의 필터 유닛 또는 장치는 항상 활성인 개시자(또는 "탑(top)" FSM) 모듈(212)로부터의 명령어에 응답하여 데이터를 처리한다. 개시자 모듈(212)은 하위 레벨 필터 모듈이 계수 판독 및 필터링 동작을 개시하도록 명령한다. 계수 판독 모듈(214)은 계수 액세스 모듈(222)에 대해 제어 신호를 발생하며, 데이터 경로 모듈(228) 및 제어 모듈(230)과 외부적으로 결합된 디바이스에 제어 신호를 발생하는 것을 담당하는 메인 모듈이다. 따라서, 계수 판독 모듈(214)은 입력 데이터의 판독, 계수 메모리로부터의 계수의 판독, 처리된 데이터의 기록, 콘텍스트의 판독 및 콘텍스트의 출력을 담당한다.
시스템 실시예에서, 필터 유닛은, 필터 유닛의 메모리 맵핑된 제어 레지스터들(도시되어 있지 않음)의 프로그래밍을 통해 마이크로 프로그램된 마스터 제어 프로세서(MCP)에 의해 프로그램되는 다수의 기능 유닛들 중 하나이다. 각각의 유닛은 또한 "크로스바 네트워크(crossbar network)"를 통해 메모리 뱅크의 풀(pool)에 접속되어 있는 입력 및 출력 데이터 포트 세트를 갖는다(따라서, 이 풀 내의 메모리는 "크로스바 메모리"라고도 한다). 유닛에 의해 발생된 next_location 신호는 각각의 데이터 포트와 관련되는데, 이 신호의 태스크는 메모리 뱅크가 어드레스 카운터를 갱신하여 다음 판독 또는 기록 동작을 준비하도록 지시한다. 이 "next_location" 신호는 입력 포트에 대해서는 "next_read" 신호에 대응하고, 출력포트 신호에 대해서는 "next_write" 신호에 대응한다. 상기 유닛과 MCP 사이의 통신 프로토콜은 신호 쌍을 각각 특징화하는 두 세트의 신호를 이용한다. 유닛의 작업 메모리 맵핑된 입력-출력(MMIO) 레지스터에 한 세트의 값을 기록한 후, MCP는 기능 유닛에게 섀도(shadow) MMIO 레지스터에 대한 작업으로부터 구성 파라미터(configuration parameter)를 로딩하도록 요청하는 load_conf를 송신한다. 상기 유닛은 MCP에게 다음 동작 시퀀스에 대한 내부 구성을 갱신하였으며 개시할 준비가 되어 있음을 통보하는 conf_loaded 신호를 송신함으로써 상기 요청을 승인한다. 이 시점에서, MCP는 유닛에게 시작 신호(물론, 시스템 내의 모든 유닛이 그들의 구성을 가졌을 때)를 발행한는데, 상기 유닛은 현 동작 시퀀스의 끝에서, end_operation 신호를 송신함으로써 MCP에게 현 동작 시퀀스가 종료됨을 통보한다. 작업 및 섀도 레지스터를 이용하는 방법은 현 동작 시퀀스(현 동작 단계에서)가 진행 중인 동안, MCP에게 다음 동작 시퀀스(다음 처리 단계를 위해)를 프로그램하도록 허용한다. 상기 동시 동작은 시스템 지연을 최소화한다.
일례의 애플리케이션 시스템에서, 필터 유닛의 기본 동작은 다음의 처리 단계를 포함하는 것으로 볼 수 있다. 즉, 한 단계에서 크로스바 메모리로부터 필터 계수들을 판독하고 내부 계수 메모리(도 2의 모듈(224))를 채우도록 (MCP 기반형 MMIO 레지스터 프로그래밍을 통해) 먼저 필터를 프로그래밍하고(전처리 단계는 HFL의 일부가 아니지만 오프 칩 SDRAM으로부터 온칩 크로스바 메모리로 계수 및 픽셀 데이터를 인출하는 것을 담당하는 메모리 인터페이스 모듈의 MCP 기반 프로그래밍을 통해 외부 SDRAM으로부터 크로스바 메모리에 요청된 값을 로딩함에 주목하라),다음 처리 단계에서, 다른 크로스바로부터 다시 한번 실제 비디오 데이터를 판독하도록 유닛을 프로그램하고 필터링된 출력을 생성한다(계산을 위해 필터 계수를 이용함). 필터링된 출력은 그 다음에 (도 2에 도시된 데이터 기록 포트 HFL_OUTpixel 상의 HFL_next_wr1 신호를 통해) 크로스바 메모리에 기록된다. 처리 상태에 따라서, 필터링된 값은 다른 비디오 처리 유닛에 의해 추가로 처리되거나, 또는 적절한 포맷 변환 및 동기 삽입 후에 화면 상에 디스플레이되도록 오프 칩에 송신된다. 외부 메모리로부터 필터 계수를 판독하는 것은 계수 판독 포트(HFL_Incoeff(도 2))와 관련이 있는 HFL_next_read3 신호를 통해 발생한다. 메모리로부터 실제 비디오 데이터를 판독하도록 유닛을 프로그래밍하는 것은 HFL_next_read1 신호를 통해 데이터 판독 포트(HFL_INpixel(도 2)) 상에 발생한다.
기타 시스템 사용 특성들은 메모리 판독 동작(이는 도 2의 상태 머신도에 도시되어 있는 대기 사이클로부터 명확하다)을 위해 3 사이클 지연을 갖고 메모리 기록 동작을 위해 2 사이클 지연을 갖는다. 필터는 업-샘플링 또는 다운-샘플링을 수행할 수 있기 때문에, 입력 데이터에 대해 출력 흐름을 변경하며, 축소에 있어서, 필터는 보다 많은 픽셀을 판독하지만 보다 적은 출력을 생성하며, 반면에 확대의 경우에는 그 역이 된다. 필터링 유닛은 또한 콘텍스트 스위칭(하나의 비디오 라인으로부터 다른 비디오 라인으로의 동작의 전환)을 허용하며, 그러면 MCP에 의해 그와 같이 프로그램된다. 다시 도 2를 참조하면, 이것은 콘텍스트 데이터를 위한 전용 판독(HFL_INcontext) 및 기록(HFL_OUtcontext) 포트의 쌍과 관련된 콘텍스트 판독(HFL_next_rd2) 및 콘텍스트 기록(HFL_next_wr2) 신호를 통해 얻어질 수 있다.
도 2의 HFL이 외부 프로세서(예를 들면, MCP)에 의해 프로그램되면, HFL의 내부 메모리 맵핑된 제어 버스(CBUS) 레지스터(CREG)의 프로그래밍을 통해, 개시자 모듈(212)은 CBUS 레지스터(240)를 검사하여 그것이 NOP("no operation" required ; 요청된 동작이 없음)인지의 여부를 판정하고, 이 경우 개시자 모듈(212)은 코드를 발생하여 상기 처리가 마지막 동작 모드에 있도록 명령한다. OP 모드에서, 개시자 모듈(212)은 CBUS 레지스터(240)를 다시 한번 판독하여 그것이 계수 판독(COEFFICIENT-READ) 동작 또는 필터링(FILTERING) 동작인지의 여부를 판정한다. 계수 판독 동작에 있어서, 개시자 모듈(212)은 제 3 데이터 입력(242)을 통해 계수 판독 모듈(214)에게 제어 계수를 판독하여, 이들을 계수 액세스 모듈(222)을 통해 cram 메모리 모듈(224)에 기록하도록 명령한다. 필터링 동작에 있어서, 개시자 모듈(212)은 중앙 필터 매크로 모듈에게 데이터 및/또는 데이터 상의 콘텍스트 값 및/또는 콘텍스트 입력을 판독하도록 명령한다. 이들 입력은 기능 유닛 데이터 경로 모듈(2228) 내의 적절한 계수(계수 메모리로부터)가 곱해져서 요청된 출력을 생성하며, 개시자 모듈(212)의 감독 하에 이들 출력은 외부 HFL 메모리, "XBAR" 또는 모듈(230)에 의해 HFL 메모리와 상호접속되는 크로스바 메모리에 기록된다.
도 3은 도 2의 클록 발생기 모듈(210)을 확대하여 도시한 도면이다. 클록 발생기 모듈(210)은 도 2에 도시된 다른 모듈에 의해 사용된, 게이트로 제어되며 적절히 버퍼링된(올바른 균형(balancing)을 위해) 클록을 발생하는 것을 담당하고 있는 여러 개의 클록 트리 게이트("CTG")를 포함한다. 선택적인 전력 절약 모드에있어서, 제 1 CTG(310)는, 선택적인 파워-다운 모드가 어서트되지 않을 때 주사 모드 또는 비주사 모드로 인에이블된다. 제 1 CTG(310)는 개시자 모듈(212)(파워다운을 제외하고는, 항상 ON 상태를 유지할 필요가 있음)에 전력을 공급한다. CTG(312, 314, 316, 318, 320)와 함께 CTG(310)는 전력 관리 로직(도시되어 있지 않음)에 의해 발생되는 신호 HFL_top_hold(HFL이 파워다운 모드에서 오프될 필요가 있는 경우), HFL_cw_hold(계수들이 기록되지 않는 경우에 계수 기록 로직을 오프하기 위해), HFL_cr_hold(외부 메모리로부터 계수들을 판독하기 위해 로직을 오프하기 위해), HFL_f_hold(NOP 또는 계수들만 현 처리 단계에서 판독되기 때문에 필터 데이터 경로가 비활성으로 되는 경우)에 의해 인에이블된다. 최상위 레벨 상태 머신은 활성으로 유지되고 세 개의 프로그래밍 모드(NOP, 계수 판독, 필터 처리) 중 하나에 응답하기 때문에, CTG(312)는 인에이블된다(파워 다운 제외). CTG(312)는 계수 기록 상태 머신(도 5 참조) 및 관련 기록 로직을 공급하는 계수 기록 클록을 발생한다. 클록 지선(clock twig) HFL_cr_hold에 응답하여, 계수 판독 동안 HFL이 OP 모드로 프로그램될 때, CTG(314, 316)는 동작의 끝까지 인에이블된다. 클록 지선 HFL_cr_hold에 응답하여, 필터링 동작 동안, HFL이 OP 모드로 프로그램될 때, CTG(318, 320)는 동작의 끝까지 인에이블된다. 최적의 동적 전력 관리는 적절한 시간 및 필요한 때에만 CTG를 인에이블함으로써 영향을 받는다.
도 3은 다중 클록 브랜치(하나의 메인 클록 브랜치로부터)를 제공하기 위한 클록 발생기 모듈을 도시한 것으로, 서브 브랜치들(보다 적절하게는 지선(twig)이라고 함)이 강한 버퍼에 의해 상이한 로직 블록/부분으로 펼쳐진다. 이 브랜치 방법은, 하나의 클록 브랜치가 허용될 수 있는 클록-스큐(clock-skew) 한계 내에서 운행될 수 있는 제한된 양의 로직의 관점에서 유용하며, 이 안은 비활성 로직(필터링 모드에 의존하여)을 공급하는 브랜치 상에서 선택적인 클록-셧-오프(clock-shut-off)를 인에이블하는데 또한 유용하며, 따라서 전력을 절약할 수 있다.
도 4는 도 2의 개시자 모듈(212)의 기능을 도시한다. 개시자 모듈(212)은 상이한 처리 단계에서 발생하는, 필터 계수의 판독 및 필터링 데이터의 로딩을 지시하는데 사용된다. 개시자 모듈(212)은 계수와 데이터 판독 및 데이터 기록 작업에 영항을 미치는 모듈(222, 230)을 제어하고, 또한 메인 외부(온칩 상의 HFL에 대해)의 마이크로 그로그램된 마스터 제어 프로세서(예를 들어, MCP)와 HFL 유닛 사이의 통신 프로토콜을 제어한다. 도 2의 모듈(210)과 관련된 최고(top-level) 유한 상태 머신(FSM)의 상태도는 필터 계수의 로딩과 필터링 데이터의 판독 및 기록과 관련하여 사용된다. FSM 발생기는 하나의 처리 단계(goCoeff=1)에서 외부 메모리로부터 필터 계수가 판독되도록 하거나 또는 다른 처리 단계(goFilter=1)에서 입력 값이 판독되고 필터링된 출력이 생성되도록 하는 제어 신호를 발생한다. 상기 과정이 끝나면(Cdone 또는 Fdone가 1), 상태 머신은 유휴(idle) 상태로 돌아가서 다음 처리 단계를 기다린다. load_config 신호는 프로그래밍을 통해 레지스터에 구성(configuration)을 로딩하는데 사용된다.
도 4의 상태도 부분에 도시된 바와 같이, 개시자 모듈은 load_config 명령 수신에 응답하여 상태(418)에서 활성화되고(MCP로부터 플립플롭(412)에서, 플립플롭(410)에서 시작 명령에 의해 인에이블된 후에만), 상태(430) 또는 상태(432)로진행한다. 플립플롭은 타이밍 때문에 그기에 있으며, 따라서, MCP로부터의 글로벌 신호(load_config 및 start)는 최고 상태 머신(다중 HFL 형 온칩 비디오 처리 유닛 내의)을 직접 운전하지 않지만(따라서 많은 부하를 만나 느린 응답을 유도함), 각각의 모듈(즉, HFL) 내의 등록된 버전 및 국부적으로 등록된 버전은 FSM을 운전한다. 개시자 모듈은 start.NOP(즉, NOP 모드로 프로그램될 때의 시작 신호) 명령 수신에 응답하여 상태(430)로 되고, 그 다음에 대기 상태(418)로 되돌아가기 전에 지연 상태9432)로 된다. 개시자 모듈은 start.OP(즉, OP 모드로 프로그램될 때의 시작 신호) 명령 수신에 응답하여 상태(434)로 되고 필터가 재구성되어 처리되는 동안 상태(434)로 유지된다. 개시자 모듈은 end-condition 또는 end-of-operation 신호(여기서 개시자 모듈은 Cdone 또는 Fdone 신호를 판독 또는 기록 모듈로부터 수신할 때까지 유휴 상태로 남아있다) 및 load-configuration end-of operation 신호의 수신에 응답하여 유휴 상태(430)로 되고, 그 다음에 유휴 상태(432)를 통해 대기 상태(418)로 돌아간다.
도 4의 개시자 모듈(212)에 대한 입력은, MCP로부터 제공되며 섀도우로부터 작업 CBUS 레지스터(도 2의 240)로 구성(configuration)(제어 값)을 로딩하고 로딩 후 1 사이클 end_op(동작의 끝)를 디어서트(de-assert)하는데 사용되는 load_config와, config_loaded 출력 신호를 디어서팅한 후 동작을 개시하기 위해 MCP로부터 제공되는 start와, 계수 판독의 끝을 나타내기 위해 계수 판독 모듈(도 2의 222)로부터 제공되는 Cdone와, 그러한 모드에서 프로그램되면 콘텍스트의 끝을 나타내는 데이터 기록 동작(처리 단계) 및 필터링의 끝을 나타내기 위해 동작모듈(도 2의 230)로부터 제공되는 Fdone와, 메모리 맵핑된 입력 출력("MMIO") 모드 제어 CBUS 레지스터로부터 제공되며 제어 명령을 전달하는데 사용되는 HSRC_CTRL[7:0]와, 클록 모듈(도 2의 210)에 의해 최고(top-level) FSM에 제공된 입력 클록인 tfsm_clk와, 개시자 모듈(212)과 대체로 HFL을 리셋하는데 사용된 비동기 리셋 신호(활성 로우)인 resetBar을 포함한다.
도 4의 개시자 모듈에 대한 출력은, 도 2의 다른 모듈로 진행하는 등록된 시작 신호인 start_p와, 필터에 대해 로딩하는 구성의 끝을 어서팅하는 MCP로의 신호인 config_loaded와, 처리 완료를 MCP에 통보하는 end_op와, 데이터 판독, 처리, 기록을 시작하기 위해 메인 모듈(230)의 데이터 판독/기록부로의 신호인 goFilter와, 계수 판독 개시를 위한 계수 액세스 모듈(222)로의 신호인 goCoeff를 포함한다.
도 5는 개시자 모듈(도 2의 212)로부터의 명령어에 응답하여 메모리로부터 필터 계수가 판독되도록(계수 판독 요청) 하기 위한 제어 신호를 발생하는데 사용된 계수 액세스 모듈(222)(도 2)의 상태 테이블을 도시하고 있다. 계수 액세스 모듈(222)은 또한 올바른 메모리 뱅크를 선택하고 뱅크 내에 계수를 기록하기 위해 제어 신호를 발생한다. 계수 액세스 모듈(222)은 다음에 입력들, 즉 8 비트 MMIO 레지스터(도시되어 있지 않음)에 대응하는 HSRC_MODE[7:0]와, 계수 판독 동작의 시작을 나타내는 개시자 모듈로부터의 신호인 goCoeff와, 클록 모듈(도 2의 210로부터의 입력 클록인 cfsm_clk와 앞에서 논의된 비동기 활성 로우 리셋 신호인 resetBar을 수신한다. 일 실시예에서 도 5의 상태 테이블은 프로그램된 수의계수(카운터 내), 즉 사용된 시스템 내에서 3 사이클 판독 지연을 보상하는 3 개의 상태인 CWi(i는 1 내지 3)로 판독하는데 사용된 유한 상태 머신의 상태 동작을 나타낸다.
계수 액세스 모듈은 다음에 출력, 즉 계수를 판독하기 위한 판독 요청 신호인 HFL_next_rd3과 계수 판독의 끝을 나타내는 상부 FSM으로의 판독 완료 신호인 Cdone과 6 개의 계수가 판독되고, 계수 메모리에 기록된 32 개의 위상들 중 하나를 지정하는 위상 카운터인 wphi[4:0]과 0에서 7까지 증가하며, HFL_coeff_ram_block(계수 메모리를 수용하는)으로 진행하여 특정 위상(4 비트(64-10×6)가 사용되지 않은 채로 남아있다)에 대해 6 개의 10 비트 개수들을 최종적으로 형성하는 8×8=64 비트의 판독을 허용하는 바이트 카운트 신호인 bcount[2:0]과 FSM 이 올바른 계수 로딩 상태(HFL_coeff_ram 내의 실제 메모리 블록 내에서 기록 동작을 가능하게 하는데 유용함)에 있음을 나타내는 ldstate를 발생한다.
도 5의 상태 테이블은 계수 판독 FSM, 즉 크로스바 메모리로부터 요청된 수의 계수 값을 판독하는 것을 담당하고 계수 메모리 기록 로직(도 2의 모듈 222)을 통해 계수 메모리(도 2의 모듈 224)에 기록하는 HFL_cread_fsm 또는 CFSM(도 2)에 관한 것이다. 요청 신호, 즉 crreq는 HFL_next_rd3(도 2의 214로부터)과 같고 계수 메모리(상태 510에서)내에 계수의 기록을 시작하기 전 3개의 사이클에 어서트된다. 따라서 crreq가 상태 520에서 증가되면, 계수 데이터가 메모리 형태로 스트리밍을 시작하기 전에 상태 머신은 3개의 유휴 상태(540, 560, 580)를 통과한다. 상태 520은 계수 판독 머신이 동작을 개시하기 위해 최고 상태 머신(도 2의 212)으로부터 goCoeff 신호를 기다리는 안정된 상태이다. 일단 시작되면 3 클록 사이클의 지연 후에 데이트가 시작될 때 상태 머신은 올바른 메모리 뱅크가 계수들도 채워지는 계수 채움 상태(coefficient-fill state)(510)에 도달한다. 계수 판독 카운트(crcounter)는 255로 초기화되고, 이 상태에서 매 클록 사이클마다 카운트 다운을 감소시키는데 사용한다. 요청된 수의 계수가 판독되면(crcounter 값이 3에 도달할 때, 3 사이클 지연을 설명하기 위해), Cdone 플래그는 증가되며 상태 머신은 유휴 상태로 점프한다. Cdone 플래그는 최고 상태 머신에 의해 사용계수 판독 동작의 끝을 MCP에에 신호로 보내다.
32 개의 위상 모드에서, 각각의 64 개의 위상 메모리 뱅크의 하위 또는 상위 32 개의 위상이 기록된다. 이 신호(wphi)(기록 위상을 나타냄)는 임의의 하프-뱅크(half-bank)에 대해 현재의 위상(계수 설정이 판독 및 기록되는)의 트랙을 유지하고, "bcount"(바이트 카운트)는 HFL_coeff_ram)에서 바이트 인에이블이다. 또한, wphi는 여섯 개의 새로운 10 비트 계수가 판독되어 계수 메모리에 기록될 때마다 증가되고(새로운 위상에 대응함), 60 비트는 8 개의 10 비트 판독을 이용하여 판독되고(여기서, 판독 10 비트 워드 중 하위 2 비트는 매번 폐기된다), 여기서 8×8=64 개의 유용한 비트는 10 개의 계수의 60 비트를 형성하고(4 비트는 사용되지 않음) 8 바이트 판독은 바이트 인에이블(bcount)의 8 개의 값을 이용하여 기록된다. 신호 crcounter은, 임의의 점에서, 판독된 수의 트랙을 유지하고 255로 초기화되며, 따라서 0까지의 카운트 다운은 모두 256(=위상당 6개의 계수에 대해 32 위상 ×8 판독) 개의 값을 판독한다.
도 6a 및 6b는 도 2의 계수 메모리 모듈(224)을 도시하고 있다. 도 6a는 계수-램(coefficient-ram) 모듈에 대한 부분적인 로직을 도시하고 있고, 도 6b는 크로스바 메모리로부터 계수 메모리 또는 HFL 유닛 내부의 계수 램으로의 계수 판독의 일반적인 구성을 도시하고 있다. 이들 두 메모리는 이미 채워져 있는 하나의 메모리가 현 처리 단계에서 필터링에 사용되는 동안에 다른 하나의 메모리가 채워지도록 할 수 있다.
이 모듈은 계수 판독 FSM(HFL_cread_fsm)으로부터 다양한 제어 신호를 얻고 계수 메모리 뱅크 내에 계수를 실제로 기록하는 것을 책임진다. 이 모듈 내의 로직은 또한 필터링 동작 내의 각 단계에 필요한 계수의 판독(6)을 담당한다. 메모리 뱅크는 두 가지가 있는데 각각은 64 세트의 계수를 저장할 수 있으며, 한 세트는 64개의 위상 각각에 대해 6 개의 10 비트 계수로 이루어지며, 1개의 뱅크가 필터링 동작에 대하여 계수를 판독하는데 사용되고, 다른 뱅크는 상이한 처리 단계에 서 사용되도록 상이한 세트의 계수들로 로딩될 수 있다.
계수 메모리 모듈(224)로의 입력은 MMIO 레지스터(HSRC_CTRL[7:], HSRC_MODE[7:0])와, 6 개의 계수가 판독되어 계수 메모리에 기록되는 32 개의 위상들 중 하나를 지정하는 cread 모듈로부터의 위상 카운터 신호인 wphi[4:0]와, cread 모듈로부터의 바이트 카운트 신호로서 0으로부터 7로 증가하고 coeff_ram 블록으로의 변경을 위해 특정 위상에 대해 6개의 10비트 계수(4비트(64-10×6)는 사용되지 않은 채로 남는다)를 최종적으로 형성하는 64(8×8=64) 비트의 판독을 허용하기 위한 bcount[2:0]와, HFL_dp_cntrl로부터의 계수 판독 어드레스 또는 6 비트계수 판독 위상인 rphi[5:0]를 포함한다. 메인 상태 머신부(도 7)는 계수 판독, 데이터 판독, 데이터 처리, 데이터 기록, 픽셀 미러링(mirroring), 콘텍스트 스위칭 등을 포함하는 다양한 동작을 위한 데이터 경로를 재구성함으로써 필터 동작을 제어하며, IFC의 6 MSB의 조각 부분과 동일하며, 현재의 픽셀 위치의 트랙을 유지하는 카운터는 bank1에 대한 판독 클록인 clk1과, bank2에 대한 판독 클록인 clk2과, bank1 출력에서의 레지스터를 위한 클록인 clk1과, bank2 출력에서의 레지스터를 위한 클록인 clk4와, 비동기 활성 로우 리셋 신호인 resetBar과, 8 MSB가 올바른 값을 갖고 있는 XBAR 메모리로부터의 신호 입력인 HFL_INcoeff[9:0]와, FSM이 계수 로딩 상태(CFILL)에 있는지의 여부를 공지하는 HFL_cread_fsm으로부터의 불 값(boolean-valued) 신호인 ldstate를 포함한다. 출력은 필터링 동작에 대한 계수 판독이며, 이는 C1, C2, C3, C4, C5, C6[9:0]으로 표시된다.
각각의 메모리 뱅크에 대하여, HFL_coeff_ram은 HFL_coeff_bank를 실증하는데, 이것은 메모리 발생기에 의해 발생된 실제 메모리 예인 "m64x64core_shell"를 포함하는 모듈이다.
도 6a 및 6b와 관련하여, 블록의 설계 및 동작(계수 메모리 판독/기록)은 다음과 같다. 즉, BANK2RD는 메모리 뱅크의 rd_en(판독 인에이블) 입력에서 하이 값을 보장함으로써, 필터링 동작 동안 계수를 판독하기 위해 두 개의 뱅크 중 하나를 선택하는 MMIO 제어 신호(CREG로부터의)이다(다른 하나의 뱅크는 기록될 수도 있는 뱅크이다). 계수를 기록하기 위해 상기 선택된 메모리 뱅크를 인에이블하는 것은 세 가지 조건, 즉, 1) 올바른 계수 로딩 상태(계수 판독 FSM으로부터의), 2) 현 처리 단계가 계수들을 로딩하기 위한 것임을 나타내는 MCP에 의해 CREG로 프로그램된 로드-계수(LD_COEEF) 명령어, 3) 기록을 위해 메모리 뱅크에 접속되는 올바른 기록-인에이블(=1)(이것은 판독되지 않는 1이며, 따라서 판독되는 1의 반대 또는 보완(complement)이다)이 동시에(AND) 존재하느냐에 달려 있다.
뱅크에 대한 기록 조건이 설정되면, 계수 판독 상태 머신은 그 상태를 통해 순환을 시작하고, 계수 데이터는 어서트되는 crreq(=도 2의 HFL_next_rd3)에 응답하여 도 2의 HFL_INcoeff 포트 상으로 들어가기 시작한다(매 클록 사이클마다 하나).
기록 동작은 다음을 진행한다. 즉, 1) 바이트 카운트(도 5의 bcount)가 7의 초기 값으로부터 매 클록 사이클마다 증가하기 시작한다. 2) bcount에 따라서, 올바른 서브 바이트가 메모리 뱅크에 기록되도록 바이트-인에이블(도 6a 및 6b에서 굽은)이 설정된다. 3) 여섯 개의 10 비트 계수에 대하여 0에서 7까지의 bcount를 계수하며, 또한 메모리 뱅크의 위상을 나타내는 8 바이트가 각각의 어드레스에서 8개의 연속하는 클록 사이클에서 기록된다. 4) 매번 바이트 카운트는 7에 도달하여 순환하는데, 이것은 위상에 대해 모두 6 개의 계수가 기록되고, 0으로 초기화되어 메모리 기록 어드레스에 접속된 wphi가 1씩 증가하여 다음 메모리 위치가 다음 위상 값에 대응하는 계수로 채워지기 시작한다는 것을 의미한다. 5) 이것은 모든 256 개의 계수가 메모리 뱅크에 기록될 때까지 계속된다. 기록 어드레스의 최상위 비트는 CREG WR_HI(도 6a에 도시된 바와 같이)에 결선되어 상위 또는 하위 32 개의 위상이 임의의 처리 단계에서 기록되며, 모든 64 개의 위상에 대한 계수가 메모리뱅크에 기록되는 경우에, 전체 프로세스는 WR_HI(MCP에 의해 행해진)의 값을 플리핑(flipping)에 의해 다시 한번 반복되어 필터링 동작이 개시되기 전에 두 개에 연속하는 게수 판독 처리 단계가 있게 됨에 주의하라.
정상 필터링 동작 동안에, 계수들은 BAND2RD CBUS 레지스터의 MCP 프로그래밍에 의해 판독이 인에이블되는 메모리 뱅크로부터 판독되고(0은 뱅크1이 판독됨을 의미한다), 필터가 32 위상 모드에서 실행되는지 64 위상 모드에서 실행되는지는 PHASE32 CBUS 레지스터 값에 의존한다. 6 비트의 메모리 판독 어드레스(도 6a 및 6b의 c_rd_addr)는 메인 데이터 경로 제어 상태 머신 모듈(HFL_dp_cntrl) 내에서 픽셀 위치 계산에 의해 결정된 판독 위상(rphi)의 함수이며, 그러나 단 32 위상만이 필터링에 사용되면, 6 비트 메모리 판독 어드레스의 맨 앞의 최상위 비트가 RD_HI CBUS 레지스터(도 6a에 도시된)로부터 얻어지며, 따라서, PHASE32=0이면, 모든 64 위상이 필터링 동안 사용되고 c_rd_addr이 모든 6 비트의 판독 위상과 동일하며(도 6a의 rphi[5]는 topbit로 다중화된다), 반면에 PHASE32=1이면, c_rd_addr의 최상위 비트는 RD_HI 제어 레지스터로부터 직접 온다(여기서 1의 값은 상위 32 어드레스 또는 선택된 메모리 뱅크의 상반부를 의미하고, 값 0은 그 반대를 의미한다).
도 7은 일반적인 산술 필터 처리 기능을 담당하는 도 2의 메인 필터의 재구성 가능한 데이터 경로 모듈(228)의 일실시예를 도시한 것이다. 모듈(700)은 도 2의 HFL_dp_cntrl 블록(230)에 의해 제어된다. 이 실시예와 관련하여, 도 2의 블록(230)은, 재구성가능한 데이터 경로 블록(228)을 제어하고 재구성하는 회로를합성하고 발생하기 위해 RTL Verilog 디자인 랭귀지로 기록된다. 블록(230)은 XBAR로부터의 입력 데이터 판독, XBAR로의 출력 데이터 기록, 계수 메모리로부터의 계수 판독, XBAR로부터의 콘텍스트 판독 및 XBAR로의 콘텍스트 기록을 제어한다. 이 모듈은 또한 필터링의 유형(예를 들면, 다상 직접 "PD", 다상 교차 "PT", FIR 11-탭, 또는 FIR12-탭) 및 처리 요건(좌측 미러링, 무 미러링, 우측 미러링, FIR 모드에서의 라운딩 등)에 따라서 데이터 경로를 재구성하는 다양한 제어 신호를 제공한다. "PD" 및 "PT"의 사용 외에, 기타 약어는 FIR(11/12) 필터링을 위한 FIR(11/12), 좌측 에지 미러링을 위한 MLE, 우측 에지 미러링을 위한 MRE, 콘텍스트 로딩을 위한 LDCXT, 및 콘텍스트를 저장하기 위한 SVXT를 포함한다.
데이터 경로 재구성 및 동작을 제어하는 모듈(230)은 주로 7 개의 상태를 갖는 유한 상태 머신("FSM")이며, 이들 상태 내에서 발생하는 메인 이벤트는 다음과 같다.
1. DPCIDLE : Fdone 신호(상이한 상태로부터 와서 필터링 동작이 행해짐을 나타냄)가 HIGH이면, 그것은 디어서트되고, 다음의 동작이 발생할 때 최상부 FSM으로부터 goFilter 명령어를 수신할 때까지 FSM은 이 상태로 유지된다.
- incount 및 outcount---사용된 입력 픽셀의 수와 생성된 출력 픽셀의 수---가 초기화되고 MRE=1(화상 라인의 끝에서)이면, 우측 미러 카운터(MCR)가 필터 유형에 따라서 미러될 픽셀의 수로 초기화된다(카운트 다운이 0일때까지 이므로 -1).
- LDCXT=1이면, 콘텍스트 판독 카운터(CC)는 필터 유형에 따라서 판독될 콘텍스트 값의 수로 로딩되고, 콘텍스트 판독을 위해 요청이 송신되고, FSM은상태(DPCW1)로 점프된다.
- MLE=1이면, 필터 유형에 따라서, 좌측 미러 카운터(MCL)가 미러될 픽셀의 수(카운트 다운이 0일때까지 이므로 -1)로 초기화되며, 기록 없이 보다 많은 픽셀을 시프트할지 또는 지금까지 계산한 결과를 기록할지를 판정하는 값을 갖는 필터링-이벤트-플래그(RSVAL)가 초기화되고, 위치 및 위상 카운터(IFC)가 초기화되고, 미러링 픽셀이 XBAR(PT=1인 경우는 제외, 여기서 입력 값은 미러링 기간 동안 유지된다)로부터 요청된다(HFL_next_rdl에 접속되는 reqml을 어서팅함으로써). start_write 신호는 PT=1에 대해 0으로 초기화되는데, 이는 데이터 경로가 결과를 XBAR에 기록할 수 있도록 하기 위해 머러링 기간의 끝에서 이 신호가 어서트되기 때문이다.
- 필터링이 어떠한 콘텍스트 또는 미러링 액션 없이 즉시 시작되어야 한다면(즉, LDCXT-MLE-0이고, 이전의 처리 단계에서 중지하는 곳으로부터 하드웨어가 계속하면), 픽셀들을 데이터 경로 레지스터에 공급하는 멀티플렉서를 제어하는 다양한 제어 신호(CR, S1U, S1D, S2U, S2C, S3U, S3DAB, S3DC)(도 7 참조)는 필터 유형에 따라서 다시 초기화되고, FSM은 상태(DPCFP)로 점프한다.
2. DPCW1 : LDCXT=1이면, mux 제어(도 7)는 콘텍스트 값으로 로딩을 위해 적절히 설정되고, 그렇지 않으면, mux 제어는 필터 유형에 따라서(PT=1인 경우는 제외, 이 경우 설정은 이미 올바르게 되어 있음), 좌측 미러링을 위해 적절히 설정된다. 이것은 지연 상태이다. FSM은 DPCW2로 점프한다.
3. DPCW2 : FSM은 DPCW2로 점프한다. 이것은 단지 일반적인 지연 상태이다.
4. DPCW3 : PD=1이면, 그 요청은 이미 요청된 3 사이클 동안 이미 하이이고(3 사이클 지연) 요청된 3 개의 픽셀을 얻기 때문에, 좌측 미러링 픽셀(reqml)에 대한 요청은 디어서트된다. 만약, MLE=1이면, incount는 이미 사용된 미러링 픽셀로 조정되고, 필터가 PT 모드에 있지 않으면 시프트 신호는 데이터 경로 레지스터 내로 시프트 픽셀에 대한 데이터 경로를 준비하도록 어서트된다. 다음 FSM 상태는 DPCCM이다.
5. DPCCM : LDCXT=1이면, 필터 유형 및 CC 값에 따라서, 콘텍스트 값---IFC(갱신된 현재 픽셀 위치), RSVAL(이전의 픽셀 위치와 현재의 픽셀 위치 사이의 차), 줌 파라미터, 및 데이터 경로 레지스터 내용---이 순서대로 로딩되고, CC가 각 사이클 내에 갱신된다. 필터 유형에 따라서, 시프트 신호(값을 데이터 경로 레지스터의 상위 또는 하위 세그먼트로 시프트하는데 필요한 oshifthi 및 oshiftlo)는 또한 콘텍스트 값을 데이터 경로 레지스터의 상위 또는 하위 부분으로 로딩하도록 적절히 어서트 및 디어서트된다(상위부가 먼저 로딩되고 로딩 도중에 하위부의 시프트가 시작된다). 콘텍스트 값에 대한 요청 신호(reqc)는 또한 적절한 횟수로 어서트 및 디어서트되며, 따라서 XBAR 메모리 포인터는 잘못 증가되지 않는다. FSM은 콘텍스트 로딩 후에 DPCFP로 점프한다. LDCXT=0이고 모드가 PT가 아니면, MCL은 0에 도달할 때까지(이 시점에서 FSM은 DPCFP로 점프한다) 각각의 사이클에서 증가하고, 미러 카운터의 값에 따라서, 미러 픽셀에 대한 요청(reqml)은 검사를 위해 요청된 픽셀의 수와 동일한 수의 사이클 동안 유지한 후에 디어서트되며, 데이터 경로 mux 제어(S3U)는 디어서트되고, 데이터경로 레지스터 시프트 신호(oshifthi 및oshiftlo)는 디어서트된다. 미러링이 행해진 후 미러 픽셀이 이미 데이터 경로 레지스터 내에 있기 때문에, 모든 데이터 경로 mux 제어는 필터링 동작에 대해 설정된다(필터 유형에 따라).
6. DPCFP : 이것은 실제 필터링 동작이 발생하는 상태이다. 너무 상세하게 들어가지 않고 이 상태의 기본 아이디어만 살펴보면 다음과 같다. incount 및 outcount가 0이 될 때까지, 처리 단계의 끝을 나타내는 동시에 존재하는 0 값들, 출력 픽셀의 위치 및 그 위상은 연속적으로 계산된다.
위상 정보는 계수 메모리로부터 계수를 찾는데 사용된다. PD 케이스에 있어서(FIR 케이스는 일정한 위상을 갖는 PD와 유사하며 zoom은 1이다), IFC 및 RSVAL은 다음과 같이, 즉, IFC(t)=IFC(t-1)+1/zoom, RSVAL=RSVAL>0인 경우 [IFC(t)-IFC(t-1)]의 정수부로 갱신되고, 줌 레지스터의 소수부(fractional part)로부터 적절한 수행에 의해 결정되므로 감소되어 RSVAL=0(이 시검에서 필터 출력이 XBAR에 기록된다)이 될 때까지 입력 픽셀이 이동된다. PT 케이스에 있어서, IFC(t)=IFC(t-1)+zoom, RSVAL=[IFC(t)-IFC(t-1)]의 정수부이고 RSVAL=0인 한, 필터 출력이 XBAR에 기록될 때, 입력 픽셀은 RSVAL이 0보다 크게 되는 시점까지 판독되어 시프트된다. 모든 유형의 필터에 대하여 우측 미러링은 또한 미러 카운터 및 데이터 경로 mux 제어를 적절히 제어함으로써 이 상태에서 처리된다.
PD 모드에서의 위치 및 위상의 사전 계산을 수행하는 특별한 처리가 취해진다(보고에 사용된 RSVALcur 또는 RSVAL과 구별되는 신호 bflag 및 RSVAL를 이용하여). 사전 계산이 없으면, 현 위치 및 위상이 xbar에 필터링된 값의 기록을 요구할 때에도 중지없이 다음 위치 및 위상이 계산되며, 1 사이클이 기록에 사용된다. xbar에 대한 필터 결과 및 zoom=0.5로 처리된 n 개의 픽셀은 최악의 경우에 용인할 수 없는 2n 개의 사이클을 취할 것이다.
데이터 경로는 파이프라인되기 때문에, XBAR에 필터링된 결과를 기록하기 위한 판정이 다수의 플립플롭을 통해 기록 요청으로서 전달되고, 따라서 이 신호는 출력 데이터가 도착하는 것과 동시에 XBAR에 도달한다. 마찬가지로, 계수의 어드레스(위상) 및 계수 메모리로부터의 실제 계수가 또한 가변 개수의 플립플롭을 통해 전달되며, 따라서, 곱셈기 계수는 정확한 시간에 데이터경로에 도달한다(XBAR 메모리 판독 지연 및 데이터경로 파이프라인을 보고한 후).
SVCXT=1이면, 데이터경로-mux 제어가 설정되어 콘텍스트 값이 기록될 수 있으며 FSM이 DPCCO로 점프하며, 그렇지 않으면, FSM은 end_of_op 신호를 어서트한 후에 DPCIDLE 상태로 리턴한다.
7. DPCCO : 이 상태는 SVCXT=1일 때 콘텍스트 출력을 위한 것이다. 필터 유형 및 CC 값에 따라서, CC는 각 사이클 내에서 갱신되고 올바른 콘텍스트 값을 기록하기 위해 데이터경로 콘텍스트 출력 mux 제어(CCS)가 할당된다. 콘텍스트를 기록한 후에, FSM은 DPCIDLE 상태로 다시 점프한다.
전술한 구성요소들의 기능적인 면에 있어서, 데이터경로 모듈(700)의 상세는 도 8에 도시된 수평 필터(800)를 이용하면 가장 잘 이해할 수 있다. 보다 구체적으로는, 도 8은 도 7의 여섯 개의 유사하게 구성된 슬라이스(711-716)로서 일반적으로 도시된 제어 모듈(도 2의 224, 228, 230) 및 데이터경로의 일부 특정한 특징들을 포함하는 중앙 필터 매크로 모듈을 나타낸다. 수평 필터(800)로의 입력은 HFL_IN 픽셀 라인(810)을 따른 픽셀과, HFL_IN 계수 라인(812)을 따른 필터 계수 데이터이다. 픽셀은 데이터경로(820)에 의해 수신되고, 필터 계수 데이터는 계수 메모리 회로(824)에 의해 수신되며, 계수 메모리 어드레싱은 회로(831)에 의해 제공되고, 회로(832-837)는 현 위상, 따라서, 사용할 특정 세트의 계수들 및 다음 클록 사이클 내의 동작(새로운 입력에서 시프트하거나 또는 어떠한 새로운 픽셀에서의 판독 없이 다음 출력을 계속해서 생성한다)을 판정하기 위한 메커니즘을 제공한다.
데이터 경로(820)는 여섯 개의 병렬 덧셈 회로를 포함하는데, 그 중 하나는 820a로 나타나 있으며, 곱셈기 단(820b)에 공급된다. 곱셈기 단(820b)은 여섯 개의 병렬 곱셈 회로를 갖는데, 그 중 하나만 도시되어 있다. 여섯 개의 병렬 곱셈 회로(820b)의 출력은 각각 정렬된 덧셈 회로(820a)에 대한 입력으로서 피드백되고, 각각의 다섯 개의 병렬 덧셈 회로(820a)로부터의 출력은 병렬의 덧셈 회로(820a) 의 다음의 누산 입력으로서 공급된다. 마지막 병렬 덧셈 회로(820a)는 최종 슬라이스 내의 곱셈기 단을 구동하는 누산된 값이며, 그 출력은 라인(852)에서의 필터링된/스케이링된 수평 픽셀 값을 제공한다. 메모리 뱅크(856)가 필터 계수로 기록되면(채워지면), 다음 처리 단계에서 필터 데이터경로에 의해 판독되기 쉽고(따라서 필터링 동작이 잠재적으로 진행될 수 있다), 반면에 뱅크(858)는 선택적으로 새로운 계수 값 세트로 기록될 수 있다. 회로(832-837)는 줌 값의 갱신을 담당하며, 따라서 후속하는 클록 사이클에 사용될 계수들의 세트를 판독하기 위해 계수 메모리 뱅크 어드레스를 결정하는 현 위상의 계산(입력에 대한 현재의 출력 위치에 대하여)을 담당하며, 이 위상은 또한 다음 클록 사이클에서 취해질 액션(예를 들면, 새로운 입력 픽셀에서의 시프트 또는 임의의 새로운 픽셀에서의 판독 없이 다음 출력을 게속해서 생성한다)을 결정한다. 줌 값(사용된 다상 필터 모드에 따라서 또는 그 역)은 매 클록마다 갱신되고, 증가된 값의 소수부는 현재의 위상을 낳는다. 계산된 소수부(836) 및 계산된 정수부(833)는 레지스터에(837, 834 각각에)저장된다. 전술한 동작을 결정하는 것은 줌 갱신 계산에서 얻어진 바와 같이 소수부(837)로부터 정수부(834)로의 캐리아웃(carry-out)이다. write_memory 뱅크(858)는 HFL_nxt_rd3 신호에 응답하여 HFL_INcoefficient 신호로부터 로딩된다.
도 9에는 도 8의 데이터 경로(820)와 일치하도록, 필터 산술에 사용된 데이터경로 구성이 세 개의 메인 부분, 즉, 직접 입력 파이프라인(910), 곱셈기 단(920) 및 누산기(930)를 갖는 것으로 도시되어 있다. 직접 입력 파이프라인(910)은 곱셈기로 송신될 값들을 준비한다(이 예에서는, a.k.a. "직접 입력 파이프라인"). 곱셈기 단(920)은 직접 입력 파이프인(910)으로부터 나오는 값을 계수에 곱하는 가산기 회로의 단이다. 누산기(930)는 곱셈 및 누산의 여섯 개의 결과의 합을 얻는다.
도 9의 직접 입력 파이프라인(910)은 12 개의 픽셀 값을 처리하고 대칭적인 FIR 애플리케이션에 대한 덧셈을 수행하도록 구성된다. 직접 입력 파이프라인의 보다 상세한 실시예는 도 10의 입력 파이프라인 구조를 통해 도시되어 있다. 도10에서, 픽셀 값은 12 개의 상이한 레지스터에 저장된다. 본래, 각각의 여섯 개의 단은 플립플롭(1010, 1012)의 각 출력을 더하도록 구성된 덧셈기(1002)를 포함한다. 플립플롭(1010, 1012)의 각각의 입력은 필터의 구성에 기초하여 선택된 포트에 접속된다. 각각의 덧셈기는 이전의 단으로부터 제공된 carry_in 값을 수신할 수도 있다.
도 11은 도 10의 이들 12 개의 레지스터가 어떻게 덧셈기에 접속되도록 구성되어 있는지를 나타내고 있으며, 도 12 내지 14는 새로운 픽셀이 1/z 정수 레지스터(도 8의 834)의 증분에 의해 정의된 대로 시프트될 때의 데이터 흐름을 나타내며, 만약 픽셀이 시프트되지 않으면, 각각의 레지스터는 마지막 값을 유지한다(도 11에는 도시되어 있지 않음). 12-탭 대칭 FIR 구성의 경우, 각각의 레지스터는 도 11에 도시된 바와 같이 단순히 그 앞에 접속된다. 11-탭 대칭의 FIR 구성의 경우에, 두 개의 레지스터(A, AA)(도 12에 1230 및 1232로 표시)는 동일한 값을 수신하며, 따라서 파이프라인은 11 개보다 많은 픽셀 시프트 인(shifted-in)을 위한 데이터로 초기화되고, [pos+5] 내의 값은 그들 모두에 저장된다. 그 결과, 여섯 번째 덧셈기(도 12의 1207)의 출력은 여전히 [pos+5] 내에 있으며, 이것은 수학적으로 X+X+carry>>1=X의 관계로 된다.
도 13은 도 10의 12 개의 레지스터가 6-탭 다상 필터의 경우에 어떻게 구성되는지를 나타낸다. 이 구성에서, 전술한 동일 특성을 사용하면, 각각의 시프트된 값은 두 개의 레지스터에 저장되고 이들 두 레지스터는 동일한 덧셈기에 접속된다.
도 7에 도시된 데이터경로를 참조하면, 기능 유닛이 데이터경로 특성들(HFL_dp_slice1(1회), HFL_dp_slice2(2회), HFL_dp_slice3(3회), 및 HFL_dp_slice4(1회))을 포함하고, 여기서 제 4 슬라이스는 여섯 개의 슬라이스(711 내지 716)의 회로 이외의 도 7에 도시된 회로에 대응한다. 재사용가능한 코드를 갖기 위해, 각 슬라이스 내의 대부분의 회로는 각각의 슬라이스(711 내지 716)에 공통인 디자인이며, 이 동일한 회로(각 슬라이스 내부에서 시작된 "HFL_dp_common")는 멀티플렉서(718)를 제외하고 슬라이스(713)에 도시된 모든 회로에 의해 예시된다.
도 10 내지 13과 관련하여 전술한 바와 같이, 도 7의 데이터경로는 12 개의 플립플롭("FF")의 재구성 가능한 접속을 갖는다. 재구성은 필터의 유형 및 현재의 동작 유형(콘텍스트 판독, 필터, 콘텍스트 저장)에 기초한다. FF의 재구성은 다양한 전략적인 멀티플렉서에 대한 선택 신호의 적절한 선택을 통해 완료된다. 데이터 경로 제어 FSM(전술한 7 개의 상태를 갖는)은 적절한 시간에 적절한 제어 신호를 발생하는 것을 담당한다.
도 7에 도시된 각각의 FF는 실제로는 상부(top) FF 부분과 하부(bottom) FF 부분을 갖는 FF 기반 회로이며, 이들은 각각 shifhi 및 shiftlo 신호를 각각 이용하여 개별적으로 로딩될 수 있다. 멀티플렉서에 의해 입력이 제공되는 상부 및 하부 FF(S*, 즉, 도 7의 S1U, S1D, S2U, 등에 접속됨)는 멀티플렉서(도시되어 있지 않음)가 shifthi 및 shiftlo 신호에 의해 실제로 제어되는 멀티플렉서(FF)로서 구현된다. 도 14 및 15는 도 7의 재구성 가능한 회로 장치에 사용된 유사하게 구성된 "슬라이스(slice)" 회로의 각각의 상부 및 하부를 위한 멀티플렉서("mux") 장치를 도시하고 있다.
도 7의 부가적인 특징들 및 측면들을 논의하기 전에, 12 개의 플립플롭(2 열로)이 시계 방향으로 1 내지 12로 분류되었고, 상측 열 내의 맨 왼쪽 FF는 1을 매기고, 상측 열 내의 맨 오른쪽 FF는 6을 매기고, 열(2)의 맨 오른쪽 FF는 7을 매기고, 열(2)의 맨 왼쪽 FF는 12를 매긴다. 또한, 다음의 논의에서, i 번째 FF는 FFi라 하며, 여기서 i는 1 및 12 사이의 정수이다.
1. 문자 a, b, c, ..., f로 표시된 라인은, 특정 상황, 예를 들면, 라인이 "a"(다상 직접) 및 "e"(라인의 시작에서의 미러링)인 경우에 대하여 활성임을 의미하는 "ae"에 대해 데이터가 흐르는 라인을 나타낸다. 이들 문자에 대한 설명은 도 7의 우상측에 주어져 있다.
2. 예를 들어, 다상 직접(Polyphase Direct)의 경우, 라인의 시작에서의 미러링에 있어서, 판독된 첫 번째 세 개의 픽셀 값은 도 1 내지 3으로 공급되고, 반대 순서로 도 4 내지 6에도 공급되며, 이것은 패턴 p3 p2 p1 p1 p2 p3을 제공하며, 여기서 pi는 판독된 픽셀을 나타낸다. 이 패턴은 멀티플렉서 선택을 CR=0(따라서 LINE IN이 실행된다), S1U=1, S2U=0, S3U=1(따라서, FF1, FF2, FF3은 시프트 레지스터 방식으로 접속되고, 세 개의 픽셀이 (p3, p2, p1)을 통해 시프트를 판독하는 반면에 FF1, FF2, FF3로 시프트되는 것은 모두 미러링을 얻기 위해 FF6, FF5, FF4로도 시프트된다)로 프로그래밍(데이터경로 제어 상태 머신으로부터)함으로서 달성된다.
3. 상기 모드에서, 하측 FF(7 내지 12)는 상측 FF(6 내지 1)와 동일한 값을갖는다. 이것은 멀티플렉서 선택을 S1D=S2D=S3DAB=S3DC=0으로 프로그래밍함으로써 이루어진다. 이 구성은 하측 FF의 멀티플렉스된 입력을 상측 FF의 입력에 결합하여 상측 및 하측 역의 FF가 동일한 값 시프트한다.
4. 라인의 끝에서의 미러링에 있어서, 상측 열 내의 첫 번째 세 개의 FF(1 내지 3)는 마지막 세 개의 FF(4 내지 6)와 동일한 값을 수신하지만, 반대 순서로 수신한다. 따라서, 마지막 세 개의 값이 FF(4 내지 6)로 시프트되는 클록 사이클에 있어서, S1U=0이 프로그램되고 그 다음에 (클록 사이클마다) EMS로 적절히 변경되고, 따라서 피드백 경로는 FF6 내지 FF4의 값과 동일한 값으로 FF1 내지 FF3을 채운다.
5. 신호 "RND"는 참인 경우, 숫자 1을 덧셈기에 제공함으로서 라운딩(rounding)을 허용하는 멀티플렉서 이진 선택 신호이다.
6. 다상 교차 필터링 모드에서, PT=1이며, 곱셈기 앞의 멀티플렉서는 LINE IN으로부터 직접 오는 곱셈기 입력을 선택하고, 곱셈기 출력(동일한 입력의 상이한 계수배)은 누산되어 레지스터 내에 저장되도록 덧셈기로 송신된다. 쌍을 형성하느 각각의 슬라이스 내의 상부 및 하부 레지스터는 누산을 위해 고정밀도 값을 저장하는데 사용된다. 그러나, 모든 다른 모드에 있어서, PT=0이며, 따라서, 슬라이스 내의 각 쌍의 상부 및 하부 레지스터는 먼저 가산되고 우측 시프트되며, 그 다음에 계수가 곱해진다. 그 결과, 데이터경로 제어 FSM으로부터의 적절한 제어 신호는 필터링 모드에 따라서 상이한 순서의 산술 연산을 허용하는데, 예를 들면, 곱셈 다음에 PT내에서의 누산 또는 덧셈 다음에 곱셈 등을 허용한다.
따라서, 다상 직접(polyphase direct), 다상 교차(polyphase transposed), FIR 11-탭, 및 FIR 12-탭의 세트로부터(반드시 여기에 한정되는 것은 아님) 선택된 임의의 조합을 포함하는 다중 필터링 모드를 갖는 하드웨어 방식의 재구성 가능한 디지털 필터를 제공함으로써 본 발명의 다양한 실시예들이 구현될 수 있다. 전술한 이들 실시예들은 단지 예시일 뿐 본 발명을 한정하는 것은 아니다. 상기 논의 및 설명에 기초하여, 당업자라면 본원에 예시되고 설명된 실시예들 및 응용예를 엄밀히 따르지 않고 다양한 변형 및 수정이 본 발명에 가해질 수 있음을 쉽게 알 수 있을 것이다. 그러한 변형 및 수정은 첨부한 청구범위에 개시된 본 발명의 사상 및 범주를 벗어나지 않는다.

Claims (17)

  1. 다중 필터링 모드를 갖는 하드웨어 방식의 재구성 가능한 디지털 필터(hardware-reconfigurable digital filter)에 있어서,
    입력 데이터에 대응하는 데이터를 처리하도록 구성된 논리 회로(100) -상기 논리 회로는 선형으로 배열된 레지스터를 이용하여 적어도 하나의 제 1 필터링 모드를 지원하고, 비선형으로 배열된 상기 레지스터를 이용하여 적어도 하나의 제 2 필터링 모드를 지원하는 X×Y의 레지스터 어레이를 포함하고, X 및 Y는 각각 적어도 2임- 와,
    상기 논리 회로에 응답하여 계산을 수행하도록 구성되어 있으며 적어도 Y 개의 곱셈 논리 회로와 적어도 Y 개의 덧셈 논리 회로를 포함하는 계산 회로(114)와,
    상기 다중 필터링 모드들 사이에서 상기 디지털 필터를 스위칭하도록 구성된 모드 선택 회로(110)를 포함하는 하드웨어 방식의 재구성 가능한 디지털 필터.
  2. 제 1 항에 있어서,
    상기 논리 회로와 상기 계산 회로는 상기 모드 선택 회로에 응답하여, 다음의 필터링 모드들, 즉, 다상 직접(polyphase direct), 다상 교차(polyphase transposed), 유한 임펄스 응답 11-탭(finite-impulse response 11-tap), 및 유한 임펄스 응답 12-탭(finite-impulse response 12-tap) 중 적어도 두 모드에서 동작하도록 구성 가능한(도 7) 하드웨어 방식의 재구성 가능한 디지털 필터.
  3. 제 1 항에 있어서,
    Y 축 방향을 따른 각각의 상기 곱셈 및 덧셈 논리 회로(도 7)는 상기 모드 선택 회로에 응답하여 Y 축 방향을 따른 각각의 상기 곱셈 및 덧셈 논리 회로를 재구성하도록 구성된 재구성 회로를 가지며,
    상기 제 1 필터링 모드는 임펄스 응답 필터링 모드를 지원하고, 상기 제 2 필터링 모드는 하나의 다상 필터링 모드 및 다른 하나의 임펄스 응답 필터링 모드를 지원하는 하드웨어 방식의 재구성 가능한 디지털 필터.
  4. 제 1 항에 있어서,
    상기 논리 회로 및 상기 계산 회로는 다상 직접 필터링 모드, 다상 교차 필터링 모드, 및 FIR 필터링 모드 중 한 모드에서 동작하도록 구성 가능한 하드웨어 방식의 재구성 가능한 디지털 필터.
  5. 제 4 항에 있어서,
    상기 모드 선택 회로는 상기 다상 교차 필터링 모드와 상기 모드들 중 다른한 모드 사이에서 상기 디지털 필터를 스위칭하도록 구성된 하드웨어 방식의 재구성 가능한 디지털 필터.
  6. 제 5 항에 있어서,
    상기 모드 선택 회로는 상기 디지털 필터를 상기 다상 교차 필터링 모드로 스위칭하도록 구성된 제 1 선택 회로와, 상기 디지털 필터를 상기 다상 교차 필터링 모드 이외의 모드들 사이에서 스위칭하도록 구성된 제 2 선택 회로를 포함하는 하드웨어 방식의 재구성 가능한 디지털 필터.
  7. 제 6 항에 있어서,
    상기 제 1 선택 회로는 상기 계산 회로를 재구성하도록 구성되고, 상기 제 2 선택 회로는 상기 논리 회로를 재구성하도록 구성되는 하드웨어 방식의 재구성 가능한 디지털 필터.
  8. 제 6 항에 있어서,
    상기 다상 교차 필터링 모드 외의 다른 상기 모드들은 다상 직접 필터링 모드와, 두 개의 FIR 필터링 모드를 포함하고, 상기 FIR 필터링 모드 중 하나는 상기두 개의 FIR 필터링 모드 중 다른 하나보다 더 많은 탭(tap)을 포함하는 하드웨어 방식의 재구성 가능한 디지털 필터.
  9. 제 1 항에 있어서,
    상기 논리 회로와 상기 계산 회로는 콘텍스트 스위칭(context switching) 및 다중의 긴 입력 라인들(multiple long input lines) 사이에서의 전후 스위칭(switching back and forth)을 위해 비디오 데이터를 저장하고 로딩하는 것을 지원하도록 구성 가능한 하드웨어 방식의 재구성 가능한 디지털 필터.
  10. 제 1 항에 있어서,
    상기 어레이 내의 복수의 상기 레지스터는 상기 Y 개의 레지스터의 정렬에 의해 정의된 축을 따라 분할된 회로(sliced circuit)로서 구성되는 하드웨어 방식의 재구성 가능한 디지털 필터.
  11. 제 1 항에 있어서,
    상기 어레이 내의 제 1의 복수의 상기 레지스터 각각은 상기 Y 개의 레지스터의 정렬에 의해 정의된 축을 따른 제 1의 분할된 회로로서 구성되고, 상기 어레이 내의 제 2의 복수의 상기 레지스터 각각은 상기 Y 개의 레지스터의 정렬에 의해 정의된 축을 따른 제 2의 분할된 회로로서 구성되는 하드웨어 방식의 재구성 가능한 디지털 필터.
  12. 다중 필터링 모드를 갖는 하드웨어 방식의 재구성 가능한 디지털 필터에 있어서,
    비디오 화상 세그먼트 내의 선택된 타겟 노드에 대응하는 데이터 포인트에 대하여 필터 입력에 대응하는 데이터를 처리하고 미러(mirror)하도록 구성된 논리 회로 -상기 논리 회로는 X×Y의 레지스터 어레이를 포함하고, X 및 Y는 각각 적어도 2임- 와,
    상기 논리 회로에 응답하여 계산을 수행하도록 구성되어 있으며 적어도 Y 개의 곱셈 논리 회로와 적어도 Y 개의 덧셈 논리 회로를 포함하는 계산 회로와,
    선형 어레이 내의 상기 레지스터를 이용하여 데이터를 처리하도록 상기 논리 회로 및 상기 계산 회로를 구성함으로써 상기 디지털 필터가 다상 교차 필터링 모드가 되게 하고, 비선형 어레이 내의 상기 레지스터를 이용하여 데이터를 처리하도록 상기 논리 회로 및 상기 계산 회로를 구성함으로써 상기 디지털 필터가 다른 필터린 모드가 되게 하는 모드 선택 회로를 포함하는 하드웨어 방식의 재구성 가능한 디지털 필터.
  13. 제 12 항에 있어서,
    상기 어레이 내의 복수의 상기 레지스터는 분할된 회로로서 구성되는 하드웨어 방식의 재구성 가능한 디지털 필터.
  14. 제 12 항에 있어서,
    상기 어레이 내의 복수의 상기 레지스터는 상기 Y 개의 레지스터의 정렬에 의해 정의된 축을 따른 분할된 회로로서 구성되는 하드웨어 방식의 재구성 가능한 디지털 필터.
  15. 제 12 항에 있어서,
    상기 어레이 내의 제 1의 복수의 상기 레지스터 각각은 상기 Y 개의 레지스터의 정렬에 의해 정의된 축을 따른 제 1의 분할된 회로로서 구성되고, 상기 어레이 내의 제 2의 복수의 상기 레지스터 각각은 상기 Y 개의 레지스터의 정렬에 의해 정의된 축을 따른 제 2의 분할된 회로로서 구성되는 하드웨어 방식의 재구성 가능한 디지털 필터.
  16. 제 12 항에 있어서,
    X는 2이고, Y는 적어도 6이며,
    상기 다중 필터링 모드는 상기 다상 교차 필터링 모드, 다상 직접 필터링 모드 및 두 개의 FIR 필터링 모드를 포함하고, 상기 FIR 필터링 모드 중 하나는 상기 두 개의 FIR 필터링 모드 중 다른 하나보다 더 많은 탭(tap)을 포함하는 하드웨어 방식의 재구성 가능한 디지털 필터.
  17. 제 16 항에 있어서,
    상기 FIR 필터링 모드들 중 하나는 12 개의 탭을 포함하는 하드웨어 방식의 재구성 가능한 디지털 필터.
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