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Die
vorliegende Erfindung betrifft einen integrierten Halbleiterspeicher.
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Integrierte
Halbleiterspeicher, beispielsweise DRAM (Dynamic Random Access Memory)-Halbleiterspeicher,
umfassen im Allgemeinen mehrere Speicherzellenfelder bzw. Speicherbänke, in
denen Speicherzellen an den Kreuzungspunkten von Wort- und Bitleitungen
angeordnet sind. Eine einzelne DRAM-Speicherzelle ist aus einem
Auswahltransistor und einem Speicherkondensator aufgebaut. Der Auswahltransistor
wirkt als ein steuerbarer Schalter und wird über ein Signal auf einer Wortleitung,
die mit seinem Steueranschluss verbunden ist, angesteuert. Für einen
Schreib- bzw. Lesezugriff auf die Speicherzelle wird der Auswahltransistor
leitend gesteuert, sodass der Speicherkondensator mit der angeschlossenen
Bitleitung verbunden ist.
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Die
Aufgabe von Halbleiterspeichern ist das zuverlässige Speichern und Wiederauslesen
einer Information, wobei der Zugriff auf eine Speicherzelle des
Speicherzellenfeldes über
eine Adresse erfolgt. Fehlerhafte Speicherprozesse können durch
ein Lesen und Vergleichen eines gelesenen Datenwertes mit dem zu
erwartenden Datenwert erkannt werden. Wenn während der Herstellung des integrierten
Halbleiterspeichers beim Abspeichern und Wiederauslesen des gespeicherten
Datenwertes einer Speicherzelle ein Fehler detektiert wird, wird,
wenn möglich, die
mit der fehlerhaft ausgelesenen Speicherzelle verbundene Wort- bzw.
Bitleitung durch eine redundante Wort- bzw. Bitleitung ersetzt. Aufgrund der
im Allgemeinen nur in geringer Anzahl vorhandenen redundanten Wort-
und Bitleitungen sind integrierte Halbleiterspeicher nur bis zu
einem gewissen Fehlergrad reparierbar.
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Während des
Betriebs eines integrierten Halbleiterspeichers, der die Fertigung
als fehlerfreies Bauteil verlassen hat, können ebenfalls Übertragungsfehler
beim Einschreiben von Daten in das Speicherzellenfeld bzw. beim
Auslesen von Daten aus dem Speicherzellenfeld auftreten. Es wird
dabei zwischen zufälligen
und harten Übertragungsfehlern unterschieden.
Zufällige
Fehler treten beispielsweise auf, wenn DRAM-Speicherzellen die auf
ihrem Speicherkondensator gespeicherte Ladung nicht bis zur nächsten Auffrischung
halten, sodass die in ihnen gespeicherte Information zumindest teilweise
verloren geht. Harte Übertragungsfehler
entstehen beispielsweise beim Ausfall eines Spalten- oder Zeilendecoders.
Ein solcher Fehler hat zur Folge, dass auf alle Speicherzellen,
die über
den defekten Spalten- oder Zeilendecoder angesprochen werden, nicht
mehr fehlerfrei zugegriffen werden kann.
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Als
Fehlerkorrekturmaßnahmen
zur Unterdrückung
von Signalstörungen
während
des Betriebs des integrierten Halbleiterspeichers werden so genannte
Error-Code-Correction-Methoden (ECC) verwendet. Dabei wird neben
dem gespeicherten Datum ein Datumsstempel abgelegt, welcher in Verbindung mit
der Information im Falle eines Fehlers angibt, an wie vielen Bitstellen
eines Datums Fehler aufgetreten sind und wie diese korrigiert werden
müssen.
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Die
Verwendung eines ECC-Korrekturverfahrens ist jedoch mit zahlreichen
Nachteilen verbunden. So ist die zur ECC-Analyse notwendige Hardware-Implementation
im Allgemeinen sehr aufwändig.
Bereits im fehlerfreien Betrieb des Speichers muss für das ECC-Verfahren
Speicherplatz bereitgestellt werden. Aufgrund der langen Korrekturdauer des
Verfahrens ist der Einsatz von ECC-Verfahren im Langzeitbetrieb
nur zur Korrektur von zufällig
auftretenden Einzelfehlern geeignet. Zur Unterdrückung bekannter harter und
häufiger
Zellenfehler ist das Verfahren unverhältnismäßig komplex. Als weiterer Nachteil
ist zu nennen, dass die Komplexität der Fehleranalysehardware
und der notwendigen Speicherredundanz zur ECC-Berechnung von vornherein festliegen
und somit nicht den Erfordernissen angepasst werden kann.
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Es
gibt jedoch in der Praxis zahlreiche Fälle, bei denen nicht in erster
Linie das zuverlässige
Speichern und Wiederauslesen von Informationen aus dem Speicherzellenfeld
im Vordergrund steht. In Forschung und Entwicklung ist man beispielsweise
an der Funktionalität
einer neuen Schaltungskomponente auf dem Halbleiterchip interessiert.
Wenn es gelingt, die Fehlerrate eines Ein- bzw. Ausgabedatensatzes
drastisch zu vermindern, würden
neu entwickelte Bausteine für
Charakterisierungszwecke und eventuell für einen ersten Applikationstest
zur Verfügung
stehen, auch wenn diese noch zahlreiche und nicht reparierte Fehler
im Speicherzellenfeld aufweisen. Somit könnten erste Technologie-Studien
mit noch unreparierten Halbleiterspeichern durchgeführt werden,
ohne auf Zellenfeldprobleme Rücksicht
nehmen zu müssen.
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Die
Aufgabe der vorliegenden Erfindung ist es daher, einen integrierten
Halbleiterspeicher anzugeben, bei dem fehlerhafte Ein- und Ausgabedaten, insbesondere
für Test-
und Analysezwecke, auf dem Halbleiterchip korrigiert werden, ohne
umfangreiche Zellenfeldreparaturen im Rahmen einer Redundanzanalyse
durchführen
zu müssen.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum
Testen eines integrierten Halbleiterspeichers anzugeben, bei dem
fehlerhafte Ein- und Ausgabedaten auf dem Halbleiterchip korrigiert
werden, ohne umfangreiche Zellenfeldreparaturen im Rahmen einer
Redundanzanalyse durchführen
zu müssen.
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Die
Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch
einen integrierten Halbleiterspeicher mit einem Datenanschluss zum
Anlegen von Eingabedaten und zur Erzeugung von Ausgabedaten. Der
erfindungsgemäß integrierte Halbleiterspeicher
umfasst ein Speicherzellenfeld mit Speicherzellen zur Speicherung
eines Datums mit einem ersten oder einem zweiten Datenwert. Das
Speicherzellenfeld ist derart ausgebildet, dass jeweils ein Eingabedatum
der Eingabedaten in den Speicherzellen des Speicherzellenfeldes
mehrfach abspeicherbar ist. Der integrierte Halbleiterspeicher weist
ferner eine Auswerteschaltung mit einem Eingangsanschluss zum Anlegen
von Eingangsdaten und mit einem ersten Ausgangsanschluss zur Erzeugung
eines Ausgabedatums auf. Die in den Speicherzellen des Speicherzellenfeldes
mehrfach abgespeicherte Eingabedaten sind dem Eingangsanschluss
der Auswerteschaltung als Eingangsdaten zuführbar. Die Auswerteschaltung
ist derart ausgebildet, dass sie das Ausgangsdatum mit dem ersten
Datenwert erzeugt, wenn in den Eingangsdaten der erste Datenwert
häufiger
vorkommt als der zweite Datenwert, und sie das Ausgangsdatum mit
dem zweiten Datenwert erzeugt, wenn in den Eingangsdaten der zweite Datenwert
häufiger
vorkommt als der erste Datenwert. Der erste Ausgangsanschluss der
Auswerteschaltung zur Ausgabe des Ausgabedatums ist mit dem Datenanschluss
verbindbar.
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In
einer Weiterbildung umfasst der integrierte Halbleiterspeicher eine
Zählerschaltung
mit einem Zählerregister
zur Speicherung eines ersten Zählerstandes.
Die Zählerschaltung ist
eingangsseitig mit der Auswerteschaltung verbunden. Die Zählerschaltung
ist derart ausgebildet, dass der erste Zählerstand des Zählerregisters
erhöht
wird, wenn der Auswerteschaltung eingangsseitig ein Datum der Eingangsdaten
mit dem ersten oder dem zweiten Datenwert zugeführt wird. Die Zählerschaltung
ist des Weiteren derart ausgebildet, dass der erste Zählerstand des
Zählerregisters
erhöht
wird, wenn der Auswerteschaltung eingangsseitig ein weiteres Datum
der Eingangsdaten mit dem gleichen Datenwert wie das erste Datum
der Eingangsdaten zugeführt
wird. Ferner ist die Zählerschaltung
derart ausgebildet, dass der erste Zählerstand des Zählerregisters
erniedrigt wird, wenn der Auswerteschaltung eingangsseitig das weitere
Datum der Eingangsdaten mit einem anderen Datenwert als das erste
Datum der Eingangsdaten zugeführt
wird.
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In
einer Ausführungsvariante
des erfindungsgemäßen integrierten
Halbleiterspeichers weist die Auswerteschaltung einen zweiten Ausgangsanschluss
zur Erzeugung eines ersten Steuersignals und einen dritten Ausgangsanschluss
zur Erzeugung eines zweiten Steuersignals auf. Die Auswerteschaltung
ist derart ausgebildet, dass sie die Zählerschaltung mit dem ersten
Steuersignal ansteuert, wenn der Auswerteschaltung eingangsseitig
das weitere Datum der Eingangsdaten mit dem gleichen Datenwert wie
das erste Datum der Eingangsdaten zugeführt wird. Die Auswerteschaltung
ist darüber
hinaus derart ausgebildet, dass sie die Zählerschaltung mit dem zweiten
Steuersignal ansteuert, wenn der Auswerteschaltung eingangsseitig
das weitere Datum der Eingangsdaten mit einem anderen Datenwert
als das erste Datum der Eingangsdaten zugeführt wird.
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In
einer weiteren Implementierungsform des integrierten Halbleiterspeichers
weist die Auswerteschaltung ein erstes Spei cherregister und ein
zweites Speicherregister auf. In dem ersten und zweiten Speicherregister
sind der erste und zweite Datenwert einer der Eingangsdaten abspeicherbar.
Die Auswerteschaltung ist derart ausgebildet, dass in dem zweiten
Speicherregister der erste Datenwert der Eingangsdaten abgespeichert
wird, wenn der erste Datenwert in den Eingangsdaten häufiger vorkommt
als der zweite Datenwert, und in dem zweiten Speicherregister der
zweite Datenwert der Eingangsdaten abgespeichert wird, wenn der
zweite Datenwert in den Eingangsdaten häufiger vorkommt als der erste
Datenwert. Darüber
hinaus ist die Auswerteschaltung derart ausgebildet, dass sie das
erste Steuersignal erzeugt, wenn der Datenwert des ersten Speicherregisters
mit dem Datenwert des zweiten Speicherregisters übereinstimmt. Ferner ist die
Auswerteschaltung derart ausgebildet, dass sie das zweite Steuersignal
erzeugt, wenn der Datenwert des ersten Speicherregisters sich von
dem Datenwert des zweiten Speicheregisters unterscheidet.
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In
einer anderen Ausgestaltungsform des erfindungsgemäßen integrierten
Halbleiterspeichers umfasst die Auswerteschaltung einen Anschluss
zum Anlegen eines Rücksetzsignals.
Die Auswerteschaltung ist derart ausgebildet, dass beim Anlegen
des Rücksetzsignals
die in dem ersten und zweiten Speicherregister gespeicherten Datenwerte
gelöscht
werden.
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In
einer weiteren Ausführungsvariante
des erfindungsgemäßen integrierten
Halbleiterspeichers weist die Zählerschaltung
einen ersten Eingangsanschluss zum Anlegen eines ersten Steuersignals
und einen zweiten Eingangsanschluss zum Anlegen eines zweiten Steuersignals
auf. Die Zählerschaltung ist
derart ausgebildet, dass sie den ersten Zählerstand des Zählerregisters
erhöht,
wenn ihr erster Eingangsanschluss mit dem ersten Steuersignal der Auswerteschaltung
angesteuert wird, und, dass sie den ersten Zählerstand des Zählerregisters
erniedrigt, wenn ihr zweiter Eingangsanschluss mit dem zweiten Steuersignal
der Auswerteschaltung angesteuert wird.
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In
einer Weiterbildung des integrierten Halbleiterspeichers ist in
dem ersten Zählerregister
der Zählerschaltung
ein erster Schwellwert und ein zweiter Schwellwert abspeicherbar.
Die Zählerschaltung ist
dabei derart ausgebildet, dass sie den ersten Zählerstand des Zählerregisters
unverändert
lässt,
wenn der erste Zählerstand
des Zählerregisters
den ersten und den zweiten Schwellwert aufweist.
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In
einer anderen Ausgestaltungsform des integrierten Halbleiterspeichers
umfasst das Zählerregister
mehrere Kippschaltungen. Die Kippschaltungen sind dabei derart miteinander
verschaltet, dass der erste Zählerstand
des Zählerregisters
bei der Ansteuerung des Zählerregisters
mit dem ersten Steuersignal erhöht
wird und bei der Ansteuerung des Zählerregisters mit dem zweiten
Steuersignal erniedrigt wird.
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Gemäß eines
weiteren Merkmals des erfindungsgemäßen integrierten Halbleiterspeichers weist
die Zählerschaltung
einen Anschluss zum Anlegen des Rücksetzsignals auf. Die Zählerschaltung
ist derart ausgebildet, dass beim Anlegen des Rücksetzsignals der in dem Zählerregister
gespeicherte erste Zählerstand
gelöscht
wird.
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In
einer anderen Ausgestaltungsform umfasst der integrierte Halbleiterspeicher
einen Ereigniszähler
mit einem Zählerregister
zur Speicherung eines zweiten Zählerstandes.
Der Ereigniszähler
ist derart ausgebildet, dass der zweite Zählerstand des Ereigniszählers erhöht wird,
wenn die Auswerteschaltung dem Eingangsdatum der Eingangsdaten zugeführt wird.
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In
einer anderen Ausführungsform
weist der Ereigniszähler
einen Anschluss zum Anlegen des Rücksetzsignals auf. Der Ereigniszähler ist
dabei derart ausgebildet, dass beim Anlegen des Rücksetzsignals
der in dem Zählerregister
des Ereigniszählers
gespeicherte zweite Zählerstand
gelöscht wird.
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Zur
Lösung
der Aufgabe wird ferner vorgeschlagen, dass der erfindungsgemäße integrierte Halbleiterspeicher
eine Empfängerschaltung
mit einem ersten Steueranschluss zum Anlegen eines ersten Steuersignals,
mit einem zweiten Steueranschluss zum Anlegen eines zweiten Steuersignals und
mit einem dritten Steueranschluss zum Anlegen eines dritten Steuersignals
umfasst. Die Empfängerschaltung
ist dabei derart ausgebildet, dass bei einer Ansteuerung mit dem
ersten Steuersignal der Datenanschluss zur Ein- und Ausgabe von
Daten mit dem Speicherzellenfeld verbunden ist. Die Empfängerschaltung
ist des Weiteren derart ausgebildet, dass bei einer Ansteuerung
mit dem zweiten Steuersignal die Daten des Speicherzellenfeldes
dem Eingangsanschluss der Auswerteschaltung zugeführt werden. Darüber hinaus
ist die Empfängerschaltung
derart ausgebildet, dass bei einer Ansteuerung mit dem dritten Steuersignal
die an dem Datenanschluss anliegenden Eingabedaten dem Eingangsanschluss
der Auswerteschaltung als Eingangsdaten zugeführt werden.
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Entsprechend
einer Weiterbildung des integrierten Halbleiterspeichers weist die
Auswerteschaltung einen Steueranschluss zum Anlegen eines vierten
Steuersignals auf. Die Auswerteschaltung ist darüber hinaus derart ausgebildet,
dass sie bei einer Ansteuerung mit dem vierten Steuersignal an ihrem
ersten Ausgangsanschluss das Ausgangsdatum erzeugt.
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Nach
einem weiteren Merkmal der Erfindung ist der integrierte Halbleiterspeicher
in einer ersten Betriebsart betreibbar. Er weist eine Steuerschaltung mit
einem Steueranschluss zum Anlegen von Steuersignalen auf. Die Steuerschaltung
ist derart ausgebildet, dass sie beim Anlegen eines ersten Steuersignals
an den Steueranschluss der Steuerschaltung den integrierten Halbleiterspeicher
in der ersten Betriebsart betreibt. Die Steuerschaltung ist des
Weiteren derart ausgebildet, dass sie bei einem Betreiben des integrierten
Halbleiterspeichers in der ersten Betriebsart zur Ansteuerung der
Empfängerschaltung das
erste Steuersignal erzeugt und das Speicherzellenfeld derart ansteuert,
dass jeweils ein Datum der am Datenanschluss liegenden Eingabedaten
jeweils in einer der Speicherzellen des Speicherzellenfeldes gespeichert
wird.
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In
einer anderen Ausgestaltungsform des integrierten Halbleiterspeichers
ist dieser in einer zweiten Betriebsart zu einer Mehrfachspeicherung
von Eingabedaten, die am Datenanschluss anliegen, betreibbar. Die
Steuerschaltung ist dabei derart ausgebildet, dass sie beim Anlegen
eines zweiten Steuersignals an den Steueranschluss der Steuerschaltung den
integrierten Halbleiterspeicher in der zweiten Betriebsart betreibt.
Darüber
hinaus ist die Steuerschaltung derart ausgebildet, dass sie bei
dem Betrieb des integrierten Halbleiterspeichers in der zweiten
Betriebsart die Empfängerschaltung
mit dem ersten Steuersignal ansteuert und das Speicherzellenfeld derart
ansteuert, dass jeweils ein Eingabedatum der Eingabedaten in mindestens
zwei der Speicherzellen des Speicherzellenfeldes abgespeichert wird.
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In
einer weiteren Ausführungsform
des erfindungsgemäßen integrierten
Halbleiterspeichers ist die Steuerschaltung derart ausgebildet,
dass sie in der zweiten Betriebsart des integ rierten Halbleiterspeichers
das Speicherzellenfeld in einen ersten Speicherbereich und mindestens
einen zweiten Speicherbereich unterteilt, wobei die mindestens eine
der zwei Speicherzellen in dem ersten Speicherbereich und die andere
der mindestens zwei Speicherzellen in dem zweiten Speicherbereich
angeordnet ist.
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In
einer Weiterbildung ist der integrierte Halbleiterspeicher in einer
dritten Betriebsart betreibbar. Die Steuerschaltung ist dabei derart
ausgebildet, dass sie beim Anlegen eines dritten Steuersignals einen
Steueranschluss der Steuerschaltung den integrierten Halbleiterspeicher
in der dritten Betriebsart betreibt. Die Steuerschaltung ist des
Weiteren derart ausgebildet, dass sie bei dem Betrieb des integrierten
Halbleiterspeichers in der dritten Betriebsart die Empfängerschaltung
mit dem zweiten Steuersignal ansteuert.
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Gemäß einem
weiteren Merkmal der Erfindung ist der integrierte Halbleiterspeicher
in einer vierten Betriebsart betreibbar. Die Steuerschaltung ist
dabei derart ausgebildet, dass sie beim Anlegen eines vierten Steuersignals
an den Steueranschluss der Steuerschaltung den integrierten Halbleiterspeicher
in der vierten Betriebsart betreibt. Die Steuerschaltung ist darüber hinaus
derart ausgebildet, dass sie bei dem Betrieb des integrierten Halbleiterspeichers
in der vierten Betriebsart die Empfängerschaltung mit dem dritten
Steuersignal ansteuert.
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In
einer anderen Ausgestaltungsform des erfindungsgemäßen integrierten
Halbleiterspeichers weist die Steuerschaltung eine Speicherkomponente auf.
Die Speicherkomponente der Steuerschaltung ist derart ausgebildet,
dass in ihr Informationen zum Betreiben des integrierten Halbleiterspeichers
in der zweiten, dritten und vierten Betriebsart abspeicherbar sind.
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In
einer weiteren Ausführungsvariante
des erfindungsgemäßen integrierten
Halbleiterspeichers ist die Speicherkomponente der Steuerschaltung derart
ausgebildet, dass in ihr die Informationen über die Anzahl der Mehrfachspeicherung
des jeweiligen Eingabedatums der Eingabedaten in den Speicherzellen
des Speicherzellenfeldes beim Betrieb des integrierten Halbleiterspeichers
in der zweiten Betriebsart abspeicherbar sind. Darüber hinaus
ist die Speicherkomponente der Steuerschaltung derart ausgebildet,
dass in ihr die Informationen über
die Anzahl der Eingangsdaten abspeicherbar sind, nach deren Zuführung zu
der Auswerteschaltung die Steuerschaltung beim Betrieb des integrierten
Halbleiterspeichers in der dritten und vierten Betriebsart das vierte
Steuersignal erzeugt.
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Nach
einem weiteren Merkmal der Erfindung ist der erfindungsgemäß integrierte
Halbleiterspeicher in einer Schaltungsanordnung enthalten, die darüber hinaus
einen Festplattenspeicher enthält. Die
Steuerschaltung des integrierten Halbleiterspeichers ist derart
ausgebildet, dass sie vor der Mehrfachspeicherung des jeweiligen
Eingabedatums der Eingabedaten in der anderen der zwei Speicherzellen,
die in dem zweiten Speicherbereich des Speicherzellenfeldes angeordnet
ist, den Datenwert, der in der anderen der zwei Speicherzellen abgespeichert
worden ist, in den Festplattenspeicher abspeichert.
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Im
Folgenden wird ein Verfahren zum Testen eines integrierten Halbleiterspeichers
angegeben, das ebenfalls das Problem löst. Das Verfahren sieht die
Verwendung eines integrierten Halbleiterspeichers mit einer Auswerteschaltung
mit einem Eingangsanschluss zum Anlegen von Eingangsdaten und einem
Ausgangsanschluss zur Erzeugung eines Ausgangsdatums vor. In einem
ersten Verfahrensschritt werden Eingabedaten mit Datenwerten an
einem Datenanschluss des integrierten Halbleiterspeichers angelegt.
Anschließend
erfolgt ein Mehrfachspeichern jeweils eines Eingabedatums der Eingabedaten
durch Abspeichern des jeweiligen Eingabedatums der Eingabedaten
in mindestens zwei Speicherzellen eines Speicherzellenfeldes. Nachfolgend
werden die in den mindestens zwei Speicherzellen zur Mehrfachspeicherung
abgespeicherten Eingabedaten als Eingangsdaten der Auswerteschaltung
dem Eingangsanschluss der Auswerteschaltung zugeführt. Ein
erster Zählerstand
und ein zweiter Zählerstand
werden beim Zuführen
eines ersten Datums der Eingangsdaten zu der Auswerteschaltung erhöht. Nachfolgend
wird der erste Zählerstand
erhöht,
wenn der Auswerteschaltung eingangsseitig ein weiteres Datum der
Eingangsdaten mit dem gleichen Datenwert wie das erste Datum der
Eingangsdaten zugeführt
wird, oder es wird nachfolgend der erste Zählerstand erniedrigt, wenn
der Auswerteschaltung eingangsseitig ein weiteres Datum der Eingangsdaten mit
einem anderen Datenwert als das erste Datum der Eingangsdaten zugeführt wird.
Der zweite Zählerstand
wird erhöht,
wenn der Auswerteschaltung jeweils ein Datum der Eingangsdaten zugeführt wird.
In der Auswerteschaltung wird ein Ausgangsdatum mit dem ersten Datenwert
der Eingangsdaten gespeichert, wenn in den Eingangsdaten der erste
Datenwert häufiger
vorkommt als der zweite Datenwert, und in der Auswerteschaltung
wird ein Ausgangsdatum mit dem zweiten Datenwert gespeichert, wenn
in den Eingangsdaten der zweite Datenwert häufiger vorkommt als der erste
Datenwert. Anschließend wird
das Ausgangsdatum dem Datenanschluss zugeführt.
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In
einer anderen Ausführungsvariante
des Verfahrens zum Testen eines integrierten Halbleiterspeichers
wird ein integrierter Halbleiterspeicher mit einer Auswerteschaltung
in einem Eingangsanschluss zum Anlegen von Eingangsdaten und einem Ausgangsanschluss
zur Erzeugung eines Ausgangsdatums vorgesehen. An einen Datenanschluss
des integrierten Halbleiterspeichers werden Eingabedaten mit Datenwerten
angelegt. Die an den Datenanschluss angelegten Eingabedaten werden
als Eingangsdaten dem Eingangsanschluss einer Auswerteschaltung
zugeführt.
Ein erster und ein zweiter Zählerstand
werden beim Zuführen
eines ersten Datums der Eingangsdaten zu der Auswerteschaltung erhöht. Nachfolgend
wird der erste Zählerstand
erhöht,
wenn der Auswerteschaltung eingangsseitig ein weiteres Datum der
Eingangsdaten mit dem gleichen Datenwert wie das erste Datum der
Eingangsdaten zugeführt
wird, oder es wird der erste Zählerstand
erniedrigt, wenn der Auswerteschaltung eingangsseitig ein weiteres
Datum der Eingangsdaten mit einem anderen Datenwert als das erste
Datum der Eingangsdaten zugeführt
wird. Der zweite Zählerstand
wird erhöht,
wenn der Auswerteschaltung jeweils ein Datum der Eingangsdaten zugeführt wird.
Ein Ausgangsdatum wird in der Auswerteschaltung mit dem ersten Datenwert
der Eingangsdaten gespeichert, wenn in den Eingangsdaten der erste
Datenwert häufiger
vorkommt als der zweite Datenwert, und ein Ausgangsdatum wird in
der Auswerteschaltung mit dem zweiten Datenwert gespeichert, wenn
in den Eingangsdaten der zweite Datenwert häufiger vorkommt als der erste
Datenwert. Anschließend
wird das Ausgangsdatum einer der Speicherzellen des Speicherzellenfeldes
zugeführt.
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Bei
dem erfindungsgemäßen Verfahren
kann darüber
hinaus der erste und zweite Zählerstand
dem Datenanschluss zugeführt
werden.
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Im
Folgenden wird ein Verfahren zum Testen einer Schaltungsanordnung
mit einem integrierten Halbleiterspeicher beschrieben. Die Schaltungsanordnung
weist dabei einen Festplattenspeicher auf. Das Speicherzellenfeld
des integrierten Halbleiterspeichers wird in einen ersten Speicherbereich
und in einen zweiten Speicherbereich unterteilt, wobei eine erste
der mindestens zwei Speicherzellen, die zur Mehrfachspeicherung
verwendet wird, in dem ersten Speicherbereich des Speicherzellenfeldes
angeordnet ist, und eine zweite der mindestens zwei Speicherzellen
in dem zweiten Speicherbereich angeordnet ist. Der in der zweiten
Speicherzelle der mindestens zwei Speicherzellen gespeicherte Datenwert wird
in dem Festplattenspeicher gespeichert.
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Die
Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele
der Erfindung zeigen, näher
erläutert.
Es zeigen:
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1 eine
Ausführungsform
eines integrierten Halbleiterspeichers zur Reduzierung von Übertragungsfehlern
gemäß der Erfindung,
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2 eine
Ausführungsform
einer Auswerteschaltung zur Reduzierung von Übertragungsfehlern gemäß der Erfindung,
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3A eine
erste Ausführungsform
eines Zählerregisters,
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3B eine
zweite Ausführungsform
eines Zählerregisters,
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3C eine
dritte Ausführungsform
eines Zählerregisters
gemäß der Erfindung,
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4 eine
Schaltungsanordnung mit einem integrierten Halbleiterspeicher gemäß der Erfindung.
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1 zeigt
einen integrierten Halbleiterspeicher mit einem Speicherzellenfeld 10,
in dem Speicherzellen SZ an Kreuzungspunkten einer Wortleitung WL
und einer Bitleitung BL angeordnet sind. Im Speicherzellenfeld 10 ist
eine DRAM-Speicherzelle SZ mit einem Auswahltransistor AT und einem
Speicherkondensator SC dargestellt. Speichervorgänge innerhalb des Speicherzellenfeldes
sind durch das Anlegen von Steuersignalen an einen Steueranschluss
S10 des Speicherzellenfeldes steuerbar. Das Speicherzellenfeld 10 ist
zum Einschreiben von Daten DQ bzw. zum Auslesen von Daten DQ über eine Datenleitung
DL mit einer Empfängerschaltung 60 verbunden.
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Die
Empfängerschaltung 60 weist
einen ersten steuerbaren Schalter 61 auf, der über ein
Steuersignal S1, das an einem ersten Steueranschluss S60a angelegt
wird, steuerbar ist. Sie weist ferner einen zweiten steuerbaren
Schalter 62 auf, der über ein
zweites Steuersignal S2 an einem zweiten Steuereingang S60b steuerbar
ist, und einen dritten steuerbaren Schalter 63, der über ein
drittes Steuersignal S3 an einem dritten Steueranschluss S60c steuerbar ist. Über den
ersten steuerbaren Schalter 61 ist ein Datenanschluss DIO
zum Anlegen von Eingabedaten DQ bzw. zum Auslesen von Ausgabedaten
DQ mit der Datenleitung DL und somit mit dem Speicherzellenfeld 10 verbindbar.
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Der
erfindungsgemäße integrierte
Halbleiterspeicher 100 weist ferner eine Auswerteschaltung 20 auf,
die ein erstes Speicherregister 21 und ein zweites Speicherregister 22 umfasst. Über einen
Eingangsanschluss E20 zum Anlegen von Eingangsdaten Din ist die
Auswerteschaltung 20 mit der Empfängerschal tung 60 verbunden.
Zur Auswertung von Daten aus dem Speicherzellenfeld ist die Auswerteschaltung 20 mit
der Datenleitung DL über
den zweiten steuerbaren Schalter 62 verbindbar. Ein erster Ausgangsanschluss
A20a der Auswerteschaltung 20 zur Erzeugung eines Ausgangsdatums
Dout ist mit der Empfängerschaltung 60 verbunden. Über den zweiten
steuerbaren Schalter 62 der Empfängerschaltung 60 wird
es ermöglicht,
das Ausgangsdatum Dout in das Speicherzellenfeld 10 einzuschreiben. Über den
dritten steuerbaren Schalter 63 der Empfängerschaltung 60 kann
das Ausgangsdatum Dout zur Ausgabe an den Datenanschluss DIO weitergeleitet
werden. In dem ersten Speicherregister 21 und dem zweiten
Speicherregister 22 ist ein Datenwert des Eingangsdatums
Din abspeicherbar. Die Auswerteschaltung 20 ist dabei derart
ausgebildet, dass sie bei einer Ansteuerung mit einem internen Taktsignal
Cint an einem Taktanschluss C20 den Datenwert eines ersten Eingangsdatums
der Eingangsdaten Din in das erste Speicherregister 21 und
in das zweite Speicherregister 22 einliest. Bei einem darauffolgenden
internen Taktsignal Cint wird ein weiterer Datenwert eines weiteren
Eingangsdatums Din in das erste Speicherregister 21 eingelesen
und mit dem in dem zweiten Speicherregister 22 abgespeicherten
Datenwert verglichen. Wenn beide Datenwerte übereinstimmen, erzeugt die
Auswerteschaltung 20 an einem zweiten Ausgangsanschluss
A20b ein erstes Steuersignal US, das sie einem ersten Eingangsanschluss
E30a einer Zählerschaltung 30 zuführt. Wenn
der Datenwert des weiteren Eingangsdatums sich hingegen von dem
Datenwert des ersten Eingangsdatums unterscheidet, erzeugt die Auswerteschaltung 20 an
einem dritten Ausgangsanschluss A20c ein zweites Steuersignal DS,
das sie einem zweiten Eingangsanschluss E30b der Zählerschaltung 30 zuführt.
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Die
Zählerschaltung 30 weist
ein Zählerregister 31 auf
zur Speicherung eines ersten Zählerstandes
ZS1. Bei einer Ansteuerung der Zählerschaltung 30 mit
dem ersten Steuersignal US wird der momentane Zählerstand des Zählerregisters 31 erhöht, wohingegen
er bei einer Ansteuerung mit dem zweiten Steuersignal DS erniedrigt
wird. Die Ansteuerung der Eingangsanschlüsse E30a und E30b mit dem ersten
und zweiten Steuersignal wird dabei von der Zählerschaltung 30 bei
jedem internen Steuertakt Cint abgefragt.
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Das
Zählerregister 31 kann
zusätzlich
derart ausgebildet sein, dass beim Erreichen eines ersten hohen
Schwellwertes ein Überlauf
verhindert wird und beim Erreichen eines zweiten niedrigen Schwellwertes
ein Unterlauf verhindert wird. Wenn der erste Zählerstand ZS1 des Zählerregisters 30 den
niedrigen Schwellwert, beispielsweise den Wert 0 erreicht hat, erzeugt
die Zählerschaltung 30 ein
Freigabesignal FS, das sie der Auswerteschaltung 20 zuführt. In diesem
Fall, in dem das Zählerregister 31 bis
zu dem niedrigen Schwellwert heruntergezählt wurde, ist der momentan
im ersten Speicherregister 21 abgespeicherte Datenwert
in den Eingangsdaten Din genauso häufig vorgekommen, wie der zur
Zeit noch im zweiten Speicherregister 22 abgespeicherte
Datenwert. Das beim nächsten
internen Steuertaktsignal Cint am Eingangsanschluss E20 anliegende
Eingangsdatum wird in das zweite Speicherregister eingespeichert.
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Nach
einer beliebigen Anzahl von Eingangsdaten Din ist somit im zweiten
Speicherregister 22 derjenige Datenwert der Eingangsdaten
gespeichert, der in dem Eingangsdatenstrom der Eingangsdaten Din
häufiger
vorgekommen ist als andere Datenwerte.
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Nach
einer Ansteuerung der Auswerteschaltung 20 durch ein viertes
Steuersignal S4 an einem Steueranschluss S20 erzeugt die Auswerteschaltung 20 an
ihrem ersten Ausgangsanschluss A20a das Ausgangsdatum Dout, das
dem aktuellen Datenwert, der im Speicherregister 22 abgespeichert
ist, entspricht. Das Ausgangsdatum Dout entspricht somit demjenigen
Datenwert, der innerhalb der Eingangsdaten häufiger vorgekommen ist als
andere Datenwerte.
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Bei
einer Ansteuerung der Zählerschaltung 30 mit
einem fünften
Steuersignal S5, das an einem Steueranschluss S30 angelegt wird,
leitet die Zählerschaltung 30 ausgangsseitig
den ersten Zählerstand ZS1 über die
Datenleitung DL zur Ausgabe an den Datenanschluss DIO weiter.
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Der
integrierte Halbleiterspeicher 100 umfasst des Weiteren
einen Ereigniszähler 40 mit
einem Zählerregister 41 zur
Speicherung eines zweiten Zählerstandes
ZS2. Der Ereigniszähler 40 wird
eingangsseitig von dem ersten Steuersignal US und dem zweiten Steuersignal
DS der Auswerteschaltung angesteuert. Er verfügt über einen Takteingang C40 zum
Anlegen des internen Steuertaktes Cint. Zu jeder Flanke des internen
Steuertaktes Cint wird der momentane zweite Zählerstand ZS2 des Zählerregisters 41 erhöht, wenn
dem Ereigniszähler 40 eingangsseitig
das erste Steuersignal US oder das zweite Steuersignal DS zugeführt werden.
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Der
Ereigniszähler 40 zählt somit
die Anzahl der Eingangsdaten Din, die der Auswerteschaltung 20 bis
zur Erzeugung des Ausgangsdatums Dout zugeführt werden. Über ein
sechstes Steuersignal 56 an einem Steueranschluss S40 des
Ereigniszählers lässt sich
der zweite Zählerstand
ZS2 des Zählerregisters 41 auslesen
und über
die Datenleitung DL dem Datenanschluss DIO zuführen.
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Zur
Steuerung von Speichervorgängen
innerhalb des Speicherzellenfeldes 10, zur Steuerung der
steuerbaren Schalter 61, 62 und 63 der
Empfängerschaltung 60,
zum Ansteuern der Auswerteschaltung 20 mit dem vierten
Steuersignal S4, zur Ansteuerung der Zählerschaltung 30 mit
dem fünften
Steuersignal S5 und zur Ansteuerung des Ereigniszählers 40 mit
dem sechsten Steuersignal S6 verfügt der integrierte Halbleiterspeicher 100 über eine
Steuerschaltung 70. Die Steuerschaltung 70 erzeugt
ausgangsseitig die Steuersignale S1, S2,..., S6 sowie ein Rücksetzsignal
RS.
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Durch
Ansteuern der Auswerteschaltung 20 mit dem Rücksetzsignal
RS an einem Anschluss RS20 zum Anlegen des Rücksetzsignals lassen sich die
gespeicherten Datenwerte in dem ersten Speicherregister 21 und
dem zweiten Speicherregister 22 löschen. Ebenfalls lässt sich
durch das Anlegen des Rücksetzsignals
RS an einen Anschluss RS30 der Zählerschaltung 30 und
an einen Anschluss RS40 des Ereigniszählers 40 der erste
Zählerstand
ZS1 des Zählerregisters 31 sowie
der zweite Zählerstand ZS2
des Zählerregisters 41 löschen.
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Die
Steuerschaltung 70 weist einen Taktanschluss C70 zum Anlegen
eines externen Steuertaktes Cext auf, aus dem sie den internen Steuertakt Cint
erzeugt. Sie weist des Weiteren einen Steueranschluss S70 zum Anlegen
von externen Steuersignalen SE1,..., SE4 auf.
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Beim
Anlegen eines ersten externen Steuersignals SE1 wird der integrierte
Halbleiterspeicher 100 in einer ersten Betriebsart betrieben.
Zum Betreiben des integrierten Halbleiterspei chers in der ersten Betriebsart
erzeugt die Steuerschaltung 70 das erste Steuersignal S1
und steuert damit den ersten steuerbaren Schalter 61 der
Empfängerschaltung 60 an. Über den
ersten steuerbaren Schalter 61 wird es somit ermöglicht,
Eingabedaten, die am Datenanschluss DIO anliegen, über die
Datenleitung DL in das Speicherzellenfeld 10 einzuspeichern.
In der ersten Betriebsart des integrierten Halbleiterspeichers wird
dabei jeweils ein Eingabedatum DQ in genau einer Speicherzelle des
Speicherzellenfeldes gespeichert. Ebenso können in der ersten Betriebsart
Ausgabedaten DQ, die aus dem Speicherzellenfeld 10 ausgelesen
worden sind, dem Datenanschluss DIO zugeführt werden.
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Wenn
die Steuerschaltung 70 mit einem zweiten externen Steuersignal
SE2 angesteuert wird, betreibt sie den integrierten Halbleiterspeicher 100 in einer
zweiten Betriebsart. In der zweiten Betriebsart steuert die Steuerschaltung 70 den
ersten steuerbaren Schalter 61 der Empfängerschaltung 60 ebenfalls in
den leitenden Zustand. Im Gegensatz zur ersten Betriebsart wird
jedoch in der zweiten Betriebsart das Speicherzellenfeld 10 über seinen
Steueranschluss S10 von der Steuerschaltung 70 derart angesteuert, dass
ein Eingabedatum, das am Datenanschluss DIO anliegt, nicht nur in
einer Speicherzelle SZ, sondern in mehreren Speicherzellen des Speicherzellenfeldes 10 abgespeichert
wird. In der zweiten Betriebsart erfolgt somit eine Mehrfachspeicherung
des Eingabedatums DQ.
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Wenn
die Steuerschaltung 70 mit einem dritten externen Steuersignal
SE3 angesteuert wird, betreibt sie den integrierten Halbleiterspeicher 100 in
einer dritten Betriebsart. In der dritten Betriebsart erzeugt sie
das zweite Steuersignal S2, das den zweiten steuerbaren Schalter 62 der
Empfängerschaltung 60 in
den leitenden Zustand schaltet. Die Ausgabedaten DQ aus dem Speicherzellenfeld 10 werden
dadurch nicht direkt an den Datenanschluss DIO übertragen, sondern werden über den
leitend gesteuerten zweiten steuerbaren Schalter 62 als
Eingangsdaten Din der Auswerteschaltung 20 zugeführt. Die
Auswerteschaltung 20 kann somit die in der zweiten Betriebsart
mehrfach abgespeicherten Eingabedaten auswerten, indem derjenige
Datenwert, der in den Eingangsdaten Din der Auswerteschaltung häufiger vorkommt
als andere Datenwerte, in dem zweiten Speicherregister 22 der
Auswerteschaltung 20 zwischengespeichert wird. Durch Anlegen
des vierten Steuersignals S4 wird der im zweiten Speicherregister 22 gespeicherte
Datenwert am ersten Ausgangsanschluss A20a als Ausgangsdatum Dout
ausgelesen. Das Ausgangsdatum Dout lässt sich zur Ausgabe über den
steuerbaren Schalter 63 dem Datenanschluss DIO zuführen.
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Wenn
die Steuerschaltung 70 mit einem vierten externen Steuersignal
SE4 angesteuert wird, betreibt sie den integrierten Halbleiterspeicher 100 in
einer vierten Betriebsart. In der vierten Betriebsart erzeugt die
Steuerschaltung 70 das dritte Steuersignal S3, mit dem
der dritte steuerbare Schalter 63 der Empfängerschaltung 60 leitend
gesteuert wird. In der vierten Betriebsart werden somit die am Datenanschluss
DIO anliegenden Eingabedaten nicht direkt den Speicherzellen des
Speicherzellenfeldes 10 zugeführt, sondern werden als Eingangsdaten
Din der Auswerteschaltung 20 zugeführt. Im zweiten Speicherregister 22 der
Auswerteschaltung 20 wird wiederum der Datenwert, der in
den Eingangsdaten Din häufiger
vorkommt als andere Datenwerte, gespeichert. Durch Ansteuern der
Auswerteschaltung 20 mit dem vierten Steuersignal S4 ist
der in den zweiten Speicherregister 22 gespeicherte Datenwert
als Ausgangsdatum Dout am ersten Ausgangsanschluss A20a der Auswerteschaltung
auslesbar. Über
den zweiten steuerbaren Schal ter 62 lässt sich das Ausgabedatum Dout
der Datenleitung DL und somit zur Speicherung dem Speicherzellenfeld 10 zuführen.
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2 zeigt
eine Ausführungsform
der Auswerteschaltung 20. Die Auswerteschaltung 20 umfasst
das erste Speicherregister 21 und das zweite Speicherregister 22,
die jeweils als ein JK-Flip-Flop mit den Ausgangsanschlüssen Q und
/Q ausgebildet sind. Die JK-Flip-Flops weisen einen Anschluss zum Anlegen
des Rücksetzsignals
RS auf. Die Eingangsdaten Din werden über den Eingangsanschluss E20 jeweils
einem J-Eingang und negiert über
einen Inverter 23 jeweils einem K-Eingang der Flip-Flops 21 und 22 zugeführt. Die
Q-Ausgänge
der Flip-Flops 21 und 22 werden jeweils einem
ersten logischen Gatter 25, das als ein negiertes EXOR-Gatter
ausgebildet ist, zugeführt.
Die zweiten Ausgänge
/Q der Flip-Flops 21 und 22 sind jeweils mit den
Eingängen eines
zweiten logischen Gatters 26 verbunden, das als ein EXOR-Gatter
ausgebildet ist. Das erste logische Gatter 25 erzeugt ausgangsseitig
das erste Steuersignal US, das zweite logische Gatter 26 erzeugt
ausgangsseitig das zweite Steuersignal DS. Die erste Kippschaltung 21 wird
ferner von dem internen Steuertakt Cint angesteuert. Dem Takteingangsanschluss
des zweiten Flip-Flops 22 ist ein UND-Gatter 24 vorgeschaltet.
Das UND-Gatter 24 wird eingangsseitig von dem internen
Steuertakt Cint und von dem Freigabesignal FS der Zählerschaltung 30 angesteuert.
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In
das erste Speicherregister 21 wird bei jeder Ansteuerung
des Flip-Flops mit dem internen Steuertakt Cint das am Eingangsanschluss
E20 anliegende Eingangsdatum eingelesen, wohingegen in das zweite
Speicherregister 22 das Eingangsdatum bei der Ansteuerung
durch den internen Steuertakt nur dann eingelesen wird, wenn die
Auswerteschaltung 20 von der Zählerschaltung 30 zusätzlich mit dem
Freigabesignal FS ange steuert wird. Somit wird ein Datenwert in
das zweite Speicherregister 22 nur dann eingelesen, wenn
das Zählerregister 31 der Zählerschaltung 30 auf
den niedrigen Schwellwert, beispielsweise den Wert 0, dekrementiert
worden ist. Dadurch ist in dem zweiten Speicherregister 22 immer
derjenige Datenwert, der in den Eingangsdaten Din häufiger vorkommt
als andere Datenwerte, abgespeichert.
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Wenn
die in dem ersten Speicherregister 21 und in dem zweiten
Speicherregister 22 abgespeicherten Datenwerte übereinstimmen,
erzeugt das negierte EXOR-Gatter 25 ausgangsseitig das
erste Steuersignal US, das eine Inkrementierung des im Zählerregister 31 abgespeicherten
ersten Zählerstandes
ZS1 bewirkt. Wenn hingegen die in dem ersten und zweiten Speicherregister 21 und 22 abgespeicherten
Datenwerte verschieden sind, erzeugt das EXOR-Gatter 26 ausgangsseitig
das zweite Steuersignal DS, sodass der erste Zählerstand ZS1 des Zählerregisters 31 dekrementiert
wird.
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Zum
Auslesen des in dem zweiten Speicherregister 22 gespeicherten
Datenwertes weist die Auswerteschaltung 20 einen steuerbaren
Schalter 27 auf, der den Q-Ausgang des zweiten Speicherregisters 22 mit
dem ersten Ausgangsanschluss A20a zur Erzeugung des Ausgangsdatums
Dout verbindet. Der steuerbare Schalter 27 wird bei der
Ansteuerung durch das vierte Steuersignal S4 geschlossen, sodass
das zweite Speicherregister 22 ausgelesen werden kann.
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3A zeigt
eine Ausführungsform
einer Zählerschaltung,
die als ein Inkrementierer ausgebildet ist. Sie umfasst drei JK-Flip-Flops,
deren Ausgangsanschluss Q jeweils mit dem Taktanschluss des nächstfolgenden
JK-Flip-Flops verbunden ist. Bei einer Ansteuerung der Kette mit
dem Eingangstaktsig nal Cint lässt
sich ein in den JK-Flip-Flops gespeicherter Binärwert hochzählen. Die Kette ist über einen
Anschluss S mit einem Binärwert
vorbelegbar bzw. über
einen Anschluss R auf einen Ausgangswert zurücksetzbar.
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3B zeigt
eine weitere Ausführungsform einer
Zählerschaltung,
die als ein Dekrementierer ausgebildet ist. Die Schaltung umfasst
eine Kette aus JK-Flip-Flops, deren negierter Ausgangsanschluss /Q
jeweils mit dem Taktanschluss des nächstfolgenden JK-Flip-Flops
verbunden ist. Über
einen Anschluss S lässt
sich in der Kette ein Binärwert
vorspeichern. Nach Ansteuerung des ersten JK-Flip-Flops mit dem
Steuertaktsignal Cint wird der Startwert dekrementiert. Über einen
Anschluss R lässt
sich der in der Flip-Flop-Kette gespeicherte Binärwert zurücksetzen bzw. löschen.
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3C zeigt
eine Ausführungsform
der Zählerschaltung 30,
die als Inkrementierer und als Dekrementierer einsetzbar ist und
bei der ein Überlauf
bzw. ein Unterlauf vermieden wird. Die Schaltung umfasst eine Kette
aus drei JK-Flip-Flops 31a, 31b und 31c, die
jeweils über
einen Anschluss S zum Setzen eines Startwertes und einen Anschluss
R zum Rücksetzen des
in der Kette gespeicherten Wertes ansteuerbar ist. Der Q-Ausgang
der Flip-Flops 31a und 31b ist jeweils über ein
UND-Gatter 38a mit dem Taktanschluss des nächstfolgenden
Flip-Flops verbunden. Der /Q-Ausgang der Flip-Flops 31a und 31b ist
jeweils über
ein UND-Gatter 38b mit dem Takteingang des nächstfolgenden
Flip-Flops verbunden.
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Die
UND-Gatter 38a weisen jeweils einen Anschluss zum Anlegen
des ersten Steuersignals US auf. Wenn die Zählerschaltung 30 von
der Auswerteschaltung 20 mit dem ersten Steuersignal US
angesteuert wird, werden die drei Flip-Flops 31a, 31b und 31c derart
verschaltet wie dies in der 3a gezeigt ist.
Die Flip-Flop-Kette arbeitet in diesem Fall als Inkrementierer.
Die UND-Gatter 38b weisen jeweils einen Anschluss zum Anlegen
des zweiten Steuersignals DS auf. Wenn die Zählerschaltung 30 von
der Auswerteschaltung 20 mit dem zweiten Steuersignal DS
angesteuert wird, sind die JK-Flip-Flops 31a, 31b und 31c,
wie in der 3b gezeigt, als ein Dekrementierer
verschaltet. Die in den Flip-Flop-Schaltungen 31a, 31b und 31c gespeicherten
Binärwerte
Q1, Q2 und Q3, die den Zählerstand
angeben, lassen sich über
einen Multiplexer 33 auslesen.
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Die
Q-Ausgänge
der Flip-Flops 31a, 31b und 31c sind
jeweils mit einem NAND-Gatter 32 verbunden. Die negierten
Ausgänge
/Q der Flip-Flops 31a, 31b und 31c sind
jeweils mit einem NAND-Gatter 34 verbunden.
Das NAND-Gatter 32 erzeugt ausgangsseitig ein Steuersignal
UES, das einem UND-Gatter 36 zugeführt wird. Das UND-Gatter 36 wird
ferner von dem ersten Steuersignal US der Auswerteschaltung und
dem internen Steuertakt Cint angesteuert. Das zweite NAND-Gatter 34 erzeugt
ausgangsseitig ein Steuersignal DES, das einem UND-Gatter 37 zugeführt wird.
Das UND-Gatter 37 wird ferner von dem zweiten Steuersignal
DS der Auswerteschaltung und dem internen Taktsignal Cint angesteuert.
Durch Negierung des Steuersignals DES mittels eines Inverters 35 entsteht
das Freigabesignal FS, das die Abspeicherung eines Eingangsdatums
in dem zweiten Zählerregister 22 der
Auswerteschaltung 20 bewirkt.
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Wenn
in den Flip-Flops 31a, 31b und 31c jeweils
der logische Wert 1 gespeichert ist, der einem hohen Schwellwert
entspricht, erzeugt das NAND-Gatter 32 ausgangsseitig das
Steuersignal UES mit einem niedrigen Pegel. Wenn die Zählerschaltung 30 bei
dem nächsten
internen Steuertakt Cint von dem ersten Steuersignal US der Auswerteschaltung 20 angesteuert wird,
wird ein weiteres Hochzählen
der Zählerkette
durch das UND-Gatter 36 verhindert. Wenn in den Flip-Flops 31a, 31b und 31c der
logische Wert 0, der einem niedrigen Schwellwert entspricht, abgespeichert
ist, steuern die negierten Ausgänge
/Q das NAND-Gatter 34 mit dem logischen Wert 1 an. Das
NAND-Gatter 34 erzeugt somit
ausgangsseitig das Steuersignal DES mit einem niedrigen Pegel. Wenn
die Zählerschaltung 30 bei
dem folgenden internen Steuertakt Cint von dem zweiten Steuersignal
DS angesteuert wird, verhindert das UND-Gatter 37 ein weiteres
Dekrementieren der Zählerkette.
In der Zählerkette
bleibt also immer der obere bzw. untere Schwellwert gespeichert,
sodass ein Über-
oder Unterlauf vermieden wird.
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Wenn
die Zählerkette
auf 0 heruntergezählt ist,
das NAND-Gatter 34 ausgangsseitig
also den niedrigen Pegel erzeugt, entsteht an der Inverterschaltung 35 das
Freigabesignal FS mit einem hohen Pegel, das den Austausch eines
Datenwertes des zweiten Speicherregisters 22 der Auswerteschaltung 20 bewirkt.
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4 zeigt
eine Schaltungsanordnung, beispielsweise auf einer Motherboard-Platine
eines Rechners, mit dem erfindungsgemäßen integrierten Halbleiterspeichers 100 mit
einem Speicherzellenfeld 10, das in vier Speicherbereiche 10a, 10b, 10c und 10d unterteilt
ist. Der integrierte Halbleiterspeicher 100 umfasst ferner
die oben bereits beschriebene Steuerschaltung 70 mit einer
Speicherkomponente 71. Die Speicherkomponente 71 ist
dabei derart ausgebildet, dass in ihr Informationen bezüglich des
Betreibens des integrierten Halbleiterspeichers 100 in der
ersten, zweiten, dritten und vierten Betriebsart abspeicherbar sind.
Die Speicherkomponente 100 entspricht beispielsweise einem
bei DRAM-Speichern üblichen
Mode-Register. In dem Mode-Register 71 sind beispielsweise Informationen über die
Anzahl der Mehrfachspeicherung der Eingabedaten DQ in den Speicherzellen
des Speicherzellenfeldes 10 beim Betrieb des integrierten
Halbleiterspeichers in der zweiten Betriebsart abspeicherbar. Ebenso
ist beispielsweise in dem Mode-Register 71 die Information über die
Anzahl der Eingangsdaten Din abspeicherbar, nach deren Zuführung zu
der Auswerteschaltung 30 die Steuerschaltung 70 das
vierte Steuersignal S4 zur Erzeugung des Ausgangsdatums Dout erzeugt.
Das Mode-Register 71 lässt
sich über einen
Steuerbefehl MRS, der im Allgemeinen von einem Speicher-Controller 300 gesendet
wird, initialisieren, sodass eine Umdefinition des Speicherprotokolls
erfolgt.
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Durch
die Unterteilung des Speicherzellenfeldes 100 in Unterbereich 10a,..., 10d lässt sich
ein Eingabedatum DQ in jeweils einer der Speicherzellen der vier
Speicherbereiche abspeichern, sodass mit der in 4 gezeigten
Ausführungsform
eine Vierfach-Speicherung ermöglicht
wird. Eine Information über
die Stärke
der Mehrfachspeicherung, beispielsweise 2-/4-/8-/16-fach, lässt sich
beispielsweise bei der Initialisierung des Mode-Registers in dem
Mode-Register 71 abspeichern.
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Durch
eine Ansteuerung der Steuerschaltung 70 mit den Steuersignalen
SE2, SE3 und SE4 lässt
sich eine Mehrfachspeicherung eines Eingabedatums durchführen bzw.
die Auswerteschaltung 20 zur Reduzierung von Übertragungsfehlern
beim Auslesen eines Datenwertes bzw. beim Einschreiben eines Datenwertes
in das Speicherzellenfeld aktivieren.
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Je
nachdem, in wie viele Speicherbereiche das Speicherzellenfeld 10 unterteilt
worden ist bzw. welche Stärke
der Mehrfachspeicherung gewählt worden
ist, lassen sich der zum re dundanten Speichern verwendete Speicher
des Speicherzellenfeldes 10 auf einen Massenspeicher 200,
beispielsweise einen Festplattenspeicher, auslagern. Bei einer Redundanzerzeugung
im Binärvielfachen
d.h. 4-/8-/16-/32-fach entspricht der zur Redundanzbeschaffung benötigte Speicherplatz,
der z.B. auf einem Festplattenspeicher ausgelagert werden kann demnach
3/4-tel, 7/8-tel, 15/16-tel, 31/32-tel des Speicherbedarfs.
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Zur
Aktivierung der Auswerteschaltung 20 lässt sich beispielsweise der
bereits vorhandene und nur wenig benutzte MASK-Befehl des Speicher-Controllers 300 verwenden.
Dieser wird üblicherweise dazu
verwendet, eine Datenübertragung
bzw. Datenspeicherung zu unterdrücken.
Im Falle der Verwendung des erfindungsgemäßen integrierten Halbleiterspeichers
auf einem Motherboard wird der MASK-Befehl des Speicher-Controllers
von der Steuerschaltung beim Betreiben des integrierten Halbleiterspeichers
in der dritten und vierten Betriebsart uminterpretiert. Beim Betreiben
des integrierten Halbleiterspeichers in der dritten und vierten
Betriebsart bleibt beispielsweise die Auswerteschaltung 20 zum Auswerten
von Eingangsdaten Din aktiviert, solange der Speicher-Controller 300 die
Steuerschaltung 70 mit dem MASK-Befehl ansteuert. Ein Ausbleiben
des MASK-Befehls in der dritten und vierten Betriebsart bewirkt
hingegen eine Initialisierung bzw. ein Zurücksetzen der in den Speicherregistern 21 und 22 und
in den Zählerregistern 31 und 41 gespeicherten
Datenwerte.
-
Es
sei darauf hingewiesen, dass die Verwendung der Auswerteschaltung 20,
der Zählerschaltung 30 und
des Ereigniszählers 40 zur
Reduzierung von Datenübertragungsfehlern
nicht ausschließlich
auf einen Halbleiterspeicherchip beschränkt zu sein braucht, sondern
beispielsweise auch Speicher-Controller-seitig
verwendet werden kann. Dadurch können
Da tenübertragungsfehler,
die beim Übermitteln einer
Information an den Speicher-Controller entstehen, ebenfalls reduziert
werden.
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- 10
- Speicherzellenfeld
- 20
- Auswerteschaltung
- 21,22
- Speichereinheiten
- 23
- Inverter
- 24
- UND-Gatter
- 25
- Negiertes
EXOR-Gatter
- 26
- EXOR-Gatter
- 27
- Steuerbarer
Schalter
- 30
- Zählerschaltung
- 31
- Zählerregister
- 32
- UND-Gatter
- 33
- Multiplexer
- 34
- UND-Gatter
- 35
- Inverter
- 36
- UND-Gatter
- 37
- UND-Gatter
- 40
- Ereigniszähler
- 41
- Zählerregister
- 60
- Empfängerschaltung
- 61,62,63
- Steuerbarer
Schalter
- 70
- Steuerschaltung
- 200
- Festplattenspeicher
- 300
- Speicher-Controller
- AT
- Auswahltransistor
- BL
- Bitleitung
- BQ
- Eingabe-/Ausgabedatum
- Cext
- externer
Steuertakt
- Cint
- interner
Steuertakt
- DES
- Steuersignal
- Din
- Eingangsdaten
- DL
- Datenleitung
- Dout
- Ausgangsdaten
- DS
- Steuersignal
- FS
- Freigabesignal
- MASK
- Maskierungsbefehl
- MRS
- Mode-Register-Set-Befehl
- Q
- Datenwert
- QN
- Invertierter
Datenwert
- RS
- Rücksetzsignal
- S1,...,S6
- Steuersignal
- SC
- Speicherkondensator
- SZ
- Speicherzelle
- UES
- Steuersignal
- US
- Steuersignal
- WL
- Wortleitung