JP4782591B2 - リコンフィグラブル回路 - Google Patents
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Description
102 CPUバス
103 CPUインタフェース
104 コンフィグレーションRAM
105 ネットワーク回路
106 セレクタ
107 セレクタ
111〜11n 演算器
401 レジスタ
402 レジスタ
601〜632 スワップセレクタ
Claims (9)
- 第1の出力端子及び第2の出力端子を含み、演算を行う演算器群と、
第1の入力端子、第2の入力端子及びスイッチを含み、前記演算器群の出力端子及び入力端子間の接続を前記スイッチにより切り換えるネットワーク回路と、
前記演算器群及びネットワーク回路の間に接続される第1のセレクタとを有し、
前記第1のセレクタは、第1の制御信号が第1の状態のときには前記演算器群の第1の出力端子と前記ネットワーク回路の第1の入力端子とを接続しかつ前記演算器群の第2の出力端子と前記ネットワーク回路の第2の入力端子とを接続し、第1の制御信号が第2の状態のときには前記演算器群の第1の出力端子と前記ネットワーク回路の第2の入力端子とを接続しかつ前記演算器群の第2の出力端子と前記ネットワーク回路の第1の入力端子とを接続し、
前記演算器群の入力端子は、前記ネットワーク回路の出力端子に接続されることを特徴とするリコンフィグラブル回路。 - 前記演算器群は、第3の出力端子及び第4の出力端子を有し、
前記ネットワーク回路は、第3の入力端子及び第4の入力端子を有し、
前記第1のセレクタは、第2の制御信号が第1の状態のときには前記演算器群の第3の出力端子と前記ネットワーク回路の第3の入力端子とを接続しかつ前記演算器群の第4の出力端子と前記ネットワーク回路の第4の入力端子とを接続し、第2の制御信号が第2の状態のときには前記演算器群の第3の出力端子と前記ネットワーク回路の第4の入力端子とを接続しかつ前記演算器群の第4の出力端子と前記ネットワーク回路の第3の入力端子とを接続することを特徴とする請求項1記載のリコンフィグラブル回路。 - さらに、ネットワーク制御信号情報を記憶するネットワークメモリと、
前記第1の制御信号の情報を記憶するレジスタとを有し、
前記ネットワーク回路は、前記ネットワークメモリに記憶されるネットワーク制御信号情報に応じて前記接続を制御し、
前記第1のセレクタは、前記レジスタに記憶される第1の制御信号の情報に応じて前記接続を行うことを特徴とする請求項1記載のリコンフィグラブル回路。 - 第1の入力端子及び第2の入力端子を含み、演算を行う演算器群と、
第1の出力端子、第2の出力端子及びスイッチを含み、前記演算器群の出力端子及び入力端子間の接続を前記スイッチにより切り換えるネットワーク回路と、
前記演算器群及びネットワーク回路の間に接続される第1のセレクタとを有し、
前記第1のセレクタは、第1の制御信号が第1の状態のときには前記演算器群の第1の入力端子と前記ネットワーク回路の第1の出力端子とを接続しかつ前記演算器群の第2の入力端子と前記ネットワーク回路の第2の出力端子とを接続し、第1の制御信号が第2の状態のときには前記演算器群の第1の入力端子と前記ネットワーク回路の第2の出力端子とを接続しかつ前記演算器群の第2の入力端子と前記ネットワーク回路の第1の出力端子とを接続し、
前記演算器群の出力端子は、前記ネットワーク回路の入力端子に接続されることを特徴とするリコンフィグラブル回路。 - 前記演算器群は、第3の入力端子及び第4の入力端子を有し、
前記ネットワーク回路は、第3の出力端子及び第4の出力端子を有し、
前記第1のセレクタは、第2の制御信号が第1の状態のときには前記演算器群の第3の入力端子と前記ネットワーク回路の第3の出力端子とを接続しかつ前記演算器群の第4の入力端子と前記ネットワーク回路の第4の出力端子とを接続し、第2の制御信号が第2の状態のときには前記演算器群の第3の入力端子と前記ネットワーク回路の第4の出力端子とを接続しかつ前記演算器群の第4の入力端子と前記ネットワーク回路の第3の出力端子とを接続することを特徴とする請求項4記載のリコンフィグラブル回路。 - さらに、ネットワーク制御信号情報を記憶するネットワークメモリと、
前記第1の制御信号の情報を記憶するレジスタとを有し、
前記ネットワーク回路は、前記ネットワークメモリに記憶されるネットワーク制御信号情報に応じて前記接続を制御し、
前記第1のセレクタは、前記レジスタに記憶される第1の制御信号の情報に応じて前記接続を行うことを特徴とする請求項4記載のリコンフィグラブル回路。 - 第1の入力端子、第2の入力端子、第1の出力端子及び第2の出力端子を含み、演算を行う演算器群と、
第1の入力端子、第2の入力端子、第1の出力端子、第2の出力端子及びスイッチを含み、前記演算器群の出力端子及び入力端子間の接続を前記スイッチにより切り換えるネットワーク回路と、
前記演算器群及びネットワーク回路の間に接続される第1のセレクタ、
前記演算器群及びネットワーク回路の間に接続される第2のセレクタとを有し、
前記第1のセレクタは、第1の制御信号が第1の状態のときには前記演算器群の第1の出力端子と前記ネットワーク回路の第1の入力端子とを接続しかつ前記演算器群の第2の出力端子と前記ネットワーク回路の第2の入力端子とを接続し、第1の制御信号が第2の状態のときには前記演算器群の第1の出力端子と前記ネットワーク回路の第2の入力端子とを接続しかつ前記演算器群の第2の出力端子と前記ネットワーク回路の第1の入力端子とを接続し、
前記第2のセレクタは、第2の制御信号が第1の状態のときには前記演算器群の第1の入力端子と前記ネットワーク回路の第1の出力端子とを接続しかつ前記演算器群の第2の入力端子と前記ネットワーク回路の第2の出力端子とを接続し、第2の制御信号が第2の状態のときには前記演算器群の第1の入力端子と前記ネットワーク回路の第2の出力端子とを接続しかつ前記演算器群の第2の入力端子と前記ネットワーク回路の第1の出力端子とを接続することを特徴とするリコンフィグラブル回路。 - 前記演算器群は、第3の入力端子、第4の入力端子、第3の出力端子及び第4の出力端子を有し、
前記ネットワーク回路は、第3の入力端子、第4の入力端子、第3の出力端子及び第4の出力端子を有し、
前記第1のセレクタは、第3の制御信号が第1の状態のときには前記演算器群の第3の出力端子と前記ネットワーク回路の第3の入力端子とを接続しかつ前記演算器群の第4の出力端子と前記ネットワーク回路の第4の入力端子とを接続し、第3の制御信号が第2の状態のときには前記演算器群の第3の出力端子と前記ネットワーク回路の第4の入力端子とを接続しかつ前記演算器群の第4の出力端子と前記ネットワーク回路の第3の入力端子とを接続し、
前記第2のセレクタは、第4の制御信号が第1の状態のときには前記演算器群の第3の入力端子と前記ネットワーク回路の第3の出力端子とを接続しかつ前記演算器群の第4の入力端子と前記ネットワーク回路の第4の出力端子とを接続し、第4の制御信号が第2の状態のときには前記演算器群の第3の入力端子と前記ネットワーク回路の第4の出力端子とを接続しかつ前記演算器群の第4の入力端子と前記ネットワーク回路の第3の出力端子とを接続することを特徴とする請求項7記載のリコンフィグラブル回路。 - さらに、ネットワーク制御信号情報を記憶するネットワークメモリと、
前記第1の制御信号の情報を記憶する第1のレジスタと、
前記第2の制御信号の情報を記憶する第2のレジスタとを有し、
前記ネットワーク回路は、前記ネットワークメモリに記憶されるネットワーク制御信号情報に応じて前記接続を制御し、
前記第1のセレクタは、前記第1のレジスタに記憶される第1の制御信号の情報に応じて前記接続を行い、
前記第2のセレクタは、前記第2のレジスタに記憶される第2の制御信号の情報に応じて前記接続を行うことを特徴とする請求項7記載のリコンフィグラブル回路。
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US5724276A (en) * | 1996-06-17 | 1998-03-03 | Xilinx, Inc. | Logic block structure optimized for sum generation |
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