CN117112030B - 一种寄存器组地址自动累加电路及应用方法 - Google Patents

一种寄存器组地址自动累加电路及应用方法 Download PDF

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Abstract

本发明涉及一种寄存器组地址自动累加电路及应用方法，属于数字集成电路技术领域。该寄存器组地址自动累加电路包括N+1组子电路，每一组子电路的输入端连接初始地址序列D<0>至D<N>，每一组子电路的输出端为输出地址序列AD<0>至AD<N>；第二组至第N+1组子电路的输入端还连接本组子电路的输出端的输出地址序列AD<1>至AD<N>，在向所述的N+1组子电路第一次写入寄存器组首地址后，每组寄存器数据写入结束时，各组子电路的输出端的输出地址序列AD<0>至AD<N>均自动累加1，从而通过较少的逻辑结构，实现了寄存器组地址的自动累加，大大减少了所需写入地址的次数，大幅提高了寄存器组的数据写入效率。

Description

一种寄存器组地址自动累加电路及应用方法
技术领域
本发明涉及数字集成电路技术领域，特别涉及寄存器组数字电路技术领域，具体是指一种寄存器组地址自动累加电路及应用方法。
背景技术
寄存器组在数字电路中大规模使用，在往寄存器组进行数据写入时，先要写入地址，后续的数据会写入到对应地址的寄存器组中。当存在大量的寄存器组进行数据写入时，每次都需要先写入地址，则明显影响写入数据的效率。
因此，提供一种能够减少预先写入地址的次数，提高寄存器组数据写入效率的方法成为本领域亟待解决的问题。
发明内容
本发明的目的是克服了上述现有技术中的缺点，提供一种通过较少的逻辑结构，即可实现寄存器组地址的自动累加，从而减少写入地址的次数，提高数据写入效率的寄存器组地址自动累加电路及应用方法。
为了实现上述的目的，本发明的寄存器组地址自动累加电路具有如下构成：
该寄存器组地址自动累加电路包括：N+1组子电路，每一组子电路的输入端连接初始地址序列D<0>至D<N>，每一组子电路的输出端为输出地址序列AD<0>至AD<N>；第二组至第N+1组子电路的输入端还连接本组子电路的输出端的输出地址序列AD<1>至AD<N>，第二组至第N+1组子电路的输入端还连接前一组子电路的进位位输出端；在向所述的N+1组子电路第一次写入寄存器组首地址后，每组寄存器数据写入结束时，各组子电路的输出端的输出地址序列AD<0>至AD<N>均自动累加1。
该寄存器组地址自动累加电路中，所述的N+1组子电路包括：第1组、第2组、第3至第N组以及第N+1组子电路。
其中，第1组子电路包括倒相器、第一数据选择器和第一D触发器，所述倒相器的输入端连连接所述第一D触发器输出端的输出地址AD<0>，该倒相器的输出端连接所述的第一数据选择器的D1端，该第一数据选择器的D0端连接初始地址D<0>，该第一数据选择器的输出端连接所述的第一D触发器的数据输入端；
第2组子电路包括第二加法器、第二数据选择器和第二D触发器；所述第二加法器的输入端分别连接所述的第一D触发器输出端的输出地址AD<0>和第二D触发器输出端的输出地址AD<1>，该第二加法器的加法结果输出端连接所述的第二数据选择器的D1端，该第二加法器的进位位输出端连接第3组子电路，该第二数据选择器的D0端连接初始地址D<1>，该第二数据选择器的输出端连接所述的第二D触发器的数据输入端；
第3组至第N组子电路中，每个子电路均包括对应的第N加法器、第N数据选择器和第N D触发器；所述第N加法器的输入端所述的第N-1加法器的进位位输出端和第N触发器输出端的输出地址AD<N-1>，所述第N加法器的加法结果输出端连接所述的第N数据选择器的D1端，该第N加法器的进位位输出端连接第N+1组子电路，该第N数据选择器的D0端连接初始地址D<N-1>，该第N数据选择器的输出端连接所述的第N D触发器的数据输入端；
第N+1组子电路包括异或门、第N+1数据选择器和第N+1 D触发器；所述的异或门的输入端连接所述的第N加法器的进位位输出端和第N+1触发器输出端的输出地址AD<N>，该异或门的输出端连接所述的第N+1数据选择器的D1端，该第N+1数据选择器的D0端连接初始地址D<N>，该第N+1数据选择器的输出端连接所述的第N+1 D触发器的数据输入端。
该寄存器组地址自动累加电路，还包括：自动地址使能信号、复位信号以及地址触发时钟信号。
其中，自动地址使能信号连接各所述数据选择器的SD端，用以控制各所述数据选择器输出为其D1端输入或D0端输入；
复位信号连接各所述D触发器的RST端，用以在该电路初始上电时，复位各所述的D触发器，将所有的地址数据自动配置成最低位；
地址触发时钟信号连接各所述D触发器的CK端，用以在首地址结束以及寄存器数据写入结束时，产生一个时钟脉冲。
本发明还提供上述寄存器组地址自动累加电路的应用方法，该方法包括：
写入片地址N+1字节数据，
写入第一组需要的寄存器组地址N+1字节，
自动地址使能信号在第N+1个时钟的下降沿产生一个时钟脉冲，对应的数据会锁存并送到触发器组的输出AD<N:0>；
自动地址使能信号跳变成“1”，写入的第三组N+1字节数据至当前地址输出指向的寄存器组；
在第三组数据的第N+1个时钟信号下降沿，产生一个时钟脉冲，通过该寄存器组地址自动累加电路，AD<N:0>自动累加1，指向下一组寄存器组；
继续写入后续N+1字节数据至该寄存器组，之后AD< N:0>再自动累加1，直到所有地址位都为“1”后，不再进行累加。
采用了该发明的寄存器组地址自动累加电路，其包括N+1组子电路，每一组子电路的输入端连接初始地址序列D<0>至D<N>，每一组子电路的输出端为输出地址序列AD<0>至AD<N>；第二组至第N+1组子电路的输入端还连接本组子电路的输出端的输出地址序列AD<1>至AD<N>，第二组至第N+1组子电路的输入端还连接前一组子电路的进位位输出端；在向所述的N+1组子电路第一次写入寄存器组首地址后，每组寄存器数据写入结束时，各组子电路的输出端的输出地址序列AD<0>至AD<N>均自动累加1，从而通过较少的逻辑结构，实现了寄存器组地址的自动累加，大大减少了所需写入地址的次数，大幅提高了寄存器组的数据写入效率。
附图说明
图1为本发明的一种寄存器组地址自动累加电路的电路结构示意图。
具体实施方式
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。
请参阅图1所示，为本发明的一种寄存器组地址自动累加电路的电路结构示意图。
在一种实施方式中，该寄存器组地址自动累加电路包括：N+1组子电路，每一组子电路的输入端连接初始地址序列D<0>至D<N>，每一组子电路的输出端为输出地址序列AD<0>至AD<N>；第二组至第N+1组子电路的输入端还连接本组子电路的输出端的输出地址序列AD<1>至AD<N>，第二组至第N+1组子电路的输入端还连接前一组子电路的进位位输出端；在向所述的N+1组子电路第一次写入寄存器组首地址后，每组寄存器数据写入结束时，各组子电路的输出端的输出地址序列AD<0>至AD<N>均自动累加1。
其中，所述的N+1组子电路包括：第1组、第2组、第3至第N组以及第N+1组子电路。
其中，第1组子电路包括倒相器、第一数据选择器和第一D触发器，所述倒相器的输入端连连接所述第一D触发器输出端的输出地址AD<0>，该倒相器的输出端连接所述的第一数据选择器的D1端，该第一数据选择器的D0端连接初始地址D<0>，该第一数据选择器的输出端连接所述的第一D触发器的数据输入端；
第2组子电路包括第二加法器、第二数据选择器和第二D触发器；所述第二加法器的输入端分别连接所述的第一D触发器输出端的输出地址AD<0>和第二D触发器输出端的输出地址AD<1>，该第二加法器的加法结果输出端连接所述的第二数据选择器的D1端，该第二加法器的进位位输出端连接第3组子电路，该第二数据选择器的D0端连接初始地址D<1>，该第二数据选择器的输出端连接所述的第二D触发器的数据输入端；
第3组至第N组子电路中，每个子电路均包括对应的第N加法器、第N数据选择器和第N D触发器；所述第N加法器的输入端所述的第N-1加法器的进位位输出端和第N触发器输出端的输出地址AD<N-1>，所述第N加法器的加法结果输出端连接所述的第N数据选择器的D1端，该第N加法器的进位位输出端连接第N+1组子电路，该第N数据选择器的D0端连接初始地址D<N-1>，该第N数据选择器的输出端连接所述的第N D触发器的数据输入端；
第N+1组子电路包括异或门、第N+1数据选择器和第N+1 D触发器；所述的异或门的输入端连接所述的第N加法器的进位位输出端和第N+1触发器输出端的输出地址AD<N>，该异或门的输出端连接所述的第N+1数据选择器的D1端，该第N+1数据选择器的D0端连接初始地址D<N>，该第N+1数据选择器的输出端连接所述的第N+1 D触发器的数据输入端。
该寄存器组地址自动累加电路还包括：自动地址使能信号、复位信号以及地址触发时钟信号。
其中，自动地址使能信号连接各所述数据选择器的SD端，用以控制各所述数据选择器输出为其D1端输入或D0端输入；
复位信号连接各所述D触发器的RST端，用以在该电路初始上电时，复位各所述的D触发器，将所有的地址数据自动配置成最低位；
地址触发时钟信号连接各所述D触发器的CK端，用以在首地址结束以及寄存器数据写入结束时，产生一个时钟脉冲。
上述实施方式所述的寄存器组地址自动累加电路的应用方法包括：
写入片地址N+1字节数据，
写入第一组需要的寄存器组地址N+1字节，
自动地址使能信号在第N+1个时钟的下降沿产生一个时钟脉冲，对应的数据会锁存并送到触发器组的输出AD<N:0>；
自动地址使能信号跳变成“1”，写入的第三组N+1字节数据至当前地址输出指向的寄存器组；
在第三组数据的第N+1个时钟信号下降沿，产生一个时钟脉冲，通过该寄存器组地址自动累加电路，AD<N:0>自动累加1，指向下一组寄存器组；
继续写入后续N+1字节数据至该寄存器组，之后AD< N:0>再自动累加1，直到所有地址位都为“1”后，不再进行累加。
在实际应用中，本发明的寄存器组地址自动累加电路所采用的逻辑结构，仅包括倒相器、异或门、加法器、数据选择器和D触发器。其中，加法器C端口为进位位输出，S端为加法结果输出；数据选择器SD为“1”，输出数据为D1；SD为“0”，输出数据为D0；D触发器的D端为数据输入端，CK端为时钟输入端，Q端为同相输出端，RST端为低电平有效复位端（也可采用类似逻辑结构）。
首地址输入信号组为D<N:0>，一共包含N+1位数据输入；AUTO_EN为自动地址使能控制线，当其为“0”时，为首地址输入，当其为“1”时，则为地址制动累加模式；RST为复位信号，一般为电路初始上电时，通过复位D触发器，将所有的地址数据自动配置成最低位；AD_CK为地址触发时钟，首地址结束以及每一组数据结束，都会产生一个时钟脉冲；AD<N:0>为N+1位的寄存器组地址输出。
图1中，所有的线交叉处，有“·”的为相连，否则为不相连。
图1中，自下往上，第一组、第二组和最后一组的连接关系与中间部分不相同。
以I2C通讯方式举例说明本发明的工作方式：
标准的I2C的通讯方式，首先写入8bit片地址进行识别，识别完成后，写入8bit寄存器组地址，再写入8bit寄存器组数据；每一个寄存器组的数据写入都需要3个字节。如果采用本发明方案，只需要写入8bit片地址，8bit寄存器组地址，后续连续的写入数据即可。第一组数据会填写到制定的寄存器组，后续地址自动进行累加，数据自动填入，不需要额外的片地址和寄存器组地址的重复操作。
其实现的具体过程为：
先写入片地址8bit数据，然后写入第一组需要的寄存器组地址8bit（即图1中的N=7）.此时，图1中的AUTO_EN为“0”一般在第8个时钟的下降沿产生一个AD_CK脉冲，对应的数据会锁存并送到触发器组的输出即AD<7:0>，同时，AUTO_EN跳变成“1”（AUTO_EN在初始情况下为“0”，只有第二组数据结束后，跳变成“1”，且持续到所有的数据完成后，再跳变为“0”），I2C总线写入的第三组8bit数据就会写入到此时地址输出指向的寄存器组。在第三组数据的第8个时钟下降沿，AD_CK产生一个脉冲，通过逻辑回路，AD<7:0>自动累加1，指向下一组寄存器组，后续的8bit数据则写入该寄存器组，之后AD<7:0>再自动累加1。如此下去，直到所有地址位都为“1”之后，地址自动锁死，不再进行累加。图1中，最上面的结构和中间部分的差异，即是此作用。
采用了该发明的寄存器组地址自动累加电路，其包括N+1组子电路，每一组子电路的输入端连接初始地址序列D<0>至D<N>，每一组子电路的输出端为输出地址序列AD<0>至AD<N>；第二组至第N+1组子电路的输入端还连接本组子电路的输出端的输出地址序列AD<1>至AD<N>，第二组至第N+1组子电路的输入端还连接前一组子电路的进位位输出端；在向所述的N+1组子电路第一次写入寄存器组首地址后，每组寄存器数据写入结束时，各组子电路的输出端的输出地址序列AD<0>至AD<N>均自动累加1，从而通过较少的逻辑结构，实现了寄存器组地址的自动累加，大大减少了所需写入地址的次数，大幅提高了寄存器组的数据写入效率。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (4)

1.一种寄存器组地址自动累加电路，其特征在于，该电路包括：N+1组子电路，每一组子电路的输入端连接初始地址序列D<0>至D<N>，每一组子电路的输出端为输出地址序列AD<0>至AD<N>；第二组至第N+1组子电路的输入端还连接本组子电路的输出端的输出地址序列AD<1>至AD<N>，第二组至第N+1组子电路的输入端还连接前一组子电路的进位位输出端；在向所述的N+1组子电路第一次写入寄存器组首地址后，每组寄存器数据写入结束时，各组子电路的输出端的输出地址序列AD<0>至AD<N>均自动累加1，具体自动累计方法为：
写入片地址N+1字节数据，
写入第一组需要的寄存器组地址N+1字节，
自动地址使能信号在第N+1个时钟的下降沿产生一个时钟脉冲，对应的数据会锁存并送到触发器组的输出AD<N:0>；
自动地址使能信号跳变成“1”，写入的第三组N+1字节数据至当前地址输出指向的寄存器组；
在第三组数据的第N+1个时钟信号下降沿，产生一个时钟脉冲，通过该寄存器组地址自动累加电路，AD<N:0>自动累加1，指向下一组寄存器组；
继续写入后续N+1字节数据至该寄存器组，之后AD<N:0>再自动累加1，直到所有地址位都为“1”后，不再进行累加。
2.根据权利要求1所述的寄存器组地址自动累加电路，其特征在于，所述的N+1组子电路包括：
第1组子电路，包括倒相器、第一数据选择器和第一D触发器，所述倒相器的输入端连连接所述第一D触发器输出端的输出地址AD<0>，该倒相器的输出端连接所述的第一数据选择器的D1端，该第一数据选择器的D0端连接初始地址D<0>，该第一数据选择器的输出端连接所述的第一D触发器的数据输入端；
第2组子电路，包括第二加法器、第二数据选择器和第二D触发器；所述第二加法器的输入端分别连接所述的第一D触发器输出端的输出地址AD<0>和第二D触发器输出端的输出地址AD<1>，该第二加法器的加法结果输出端连接所述的第二数据选择器的D1端，该第二加法器的进位位输出端连接第3组子电路，该第二数据选择器的D0端连接初始地址D<1>，该第二数据选择器的输出端连接所述的第二D触发器的数据输入端；
第3组至第N组子电路，每个子电路均包括对应的第N加法器、第N数据选择器和第ND触发器；所述第N加法器的输入端所述的第N-1加法器的进位位输出端和第N触发器输出端的输出地址AD<N-1>，所述第N加法器的加法结果输出端连接所述的第N数据选择器的D1端，该第N加法器的进位位输出端连接第N+1组子电路，该第N数据选择器的D0端连接初始地址D<N-1>，该第N数据选择器的输出端连接所述的第N D触发器的数据输入端；
第N+1组子电路，包括异或门、第N+1数据选择器和第N+1D触发器；所述的异或门的输入端连接所述的第N加法器的进位位输出端和第N+1触发器输出端的输出地址AD<N>，该异或门的输出端连接所述的第N+1数据选择器的D1端，该第N+1数据选择器的D0端连接初始地址D<N>，该第N+1数据选择器的输出端连接所述的第N+1D触发器的数据输入端。
3.根据权利要求2所述的寄存器组地址自动累加电路，其特征在于，还包括：
自动地址使能信号，连接各所述数据选择器的SD端，用以控制各所述数据选择器输出为其D1端输入或D0端输入；
复位信号，连接各所述D触发器的RST端，用以在该电路初始上电时，复位各所述的D触发器，将所有的地址数据自动配置成最低位；
地址触发时钟信号，连接各所述D触发器的CK端，用以在首地址结束以及寄存器数据写入结束时，产生一个时钟脉冲。
4.一种寄存器组地址自动累加电路的应用方法，其特征在于，该寄存器组地址自动累加电路包括：N+1组子电路，每一组子电路的输入端连接初始地址序列D<0>至D<N>，每一组子电路的输出端为输出地址序列AD<0>至AD<N>；第二组至第N+1组子电路的输入端还连接本组子电路的输出端的输出地址序列AD<1>至AD<N>，第二组至第N+1组子电路的输入端还连接前一组子电路的进位位输出端；在向所述的N+1组子电路第一次写入寄存器组首地址后，每组寄存器数据写入结束时，各组子电路的输出端的输出地址序列AD<0>至AD<N>均自动累加1，所述的应用方法包括：
写入片地址N+1字节数据，
写入第一组需要的寄存器组地址N+1字节，
自动地址使能信号在第N+1个时钟的下降沿产生一个时钟脉冲，对应的数据会锁存并送到触发器组的输出AD<N:0>；
自动地址使能信号跳变成“1”，写入的第三组N+1字节数据至当前地址输出指向的寄存器组；
在第三组数据的第N+1个时钟信号下降沿，产生一个时钟脉冲，通过该寄存器组地址自动累加电路，AD<N:0>自动累加1，指向下一组寄存器组；
继续写入后续N+1字节数据至该寄存器组，之后AD<N:0>再自动累加1，直到所有地址位都为“1”后，不再进行累加。
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