CN114257248A - 一种低翻转率的移位寄存器型串并转换电路 - Google Patents

Abstract

本发明属于数字通信集成电路领域，具体涉及一种低翻转率的移位寄存器型串并转换电路。本发明通过改变存储器的连接方式形成多个存储器组MB，同时增加计数器和使能产生逻辑产生存储器组的使能信号，使得串并转换电路总的翻转率从全串联的移位寄存器o(n²)降低为低翻转率串并转换电路的o(nlogn)。本发明中低翻转率串并转换电路随着存储器组数编号的增加，存储器组中的存储器数量以2的幂次增加，但翻转次数以对数速率下降，相比于现有的以为寄存器型的串并转换电路，本发明中的低翻转率串并转换电路最大翻转次数有效降低；可应用于串行输入转并行输出、数据重排、数据分发的逻辑电路。

Description

一种低翻转率的移位寄存器型串并转换电路

技术领域

本发明属于数字通信集成电路领域，具体涉及一种低翻转率的移位寄存器型串并转换电路，可应用于串行输入转并行输出、数据重排、数据分发的逻辑电路。

背景技术

在通信过程中，由于长距离的传输或并行传输存在串扰等原因，发送端通常会选择串行的方式传输数据，在接收端，常常需要对数据进行并行处理；此外，在芯片封装中由于引脚数量的限制，只能使用串行总线进行输出，为了匹配处理器的计算速度，常常需要将串行输入转换为并行数据，因此串行转并行电路的应用场景较多。

常见的串并转换电路有移位寄存器和树形结构。其中移位寄存器通常由多个触发器串联构成，如图1所示。这种全串联的移位寄存器型的串并转换电路，随着并行输出位数增加1，存储器的最大翻转次数增大到原来的2倍，当有足够多的串行数据需要转换为并行输出时，最大翻转次数会进一步的增加。树形结构串并转换是在时钟的上下边沿采样，并对输入端时钟进行分频，逐级解出串行数据，最后得到并行输出。对于全串联移位寄存器结构的串并转换，其结构简单，易于实现，但缺点在于每个时刻每个触发器都要在时钟沿时刻触发输出，翻转率较高。对于树形结构而言，虽然使用双边沿采样可以减少转换周期，但要得到相同位数的并行输出，需要使用多一倍的触发器来实现。因此，设计一种使用存储器数量少、低翻转率、同时意味着低功耗的串并转换电路是亟待解决的问题。

发明内容

针对上述存在问题或不足，为解决现有移位寄存器型串并转换电路存在高翻转率的问题，本发明提出了一种低翻转率的移位寄存器型串并转换电路，通过改变存储器的连接方式形成多个存储器组(Memory Block，以下简称MB)，同时增加计数器和使能产生逻辑产生存储器组的使能信号，使得串并转换电路总的翻转率从全串联的移位寄存器型o(n²)降低为低翻转率串并转换电路的o(nlogn)。

一种低翻转率的移位寄存器型串并转换电路，包括依次连接的二进制计数器、使能逻辑块和存储器组。

所述二进制计数器为N位，与要求转换的并行输出位数n的关系为N＝log₂n。

二进制计数器在输入数据有效时开始计数，在输入数据无效时停止计数，并在计数达到当前二进制计数器能达到的最大计数值后自动清零。且二进制计数器的各位输出用于后续生成使能逻辑块的输入。

所述使能生成逻辑块，其输入为二进制计数器的各位，输出连接到各个存储器组MB的使能端，输入与输出的关系满足：对于MB_k的使能信号，要求低k-1位为1且第k位为0时使能信号为1；对第一个使能生成逻辑，它的输入为二进制计数器的最低位，并且要求其值为0时使能有效；对于第二个使能生成逻辑，它的输入为二进制计数器最低的两位，并且要求最低位为1且次低位为0时使能有效；依次类推，得到所有使能生成逻辑的输入和输出。使能生成逻辑块的第k个输出与对应的存储器组MB_k的使能信号相连。特别地，对于MB₀，其使能生成逻辑的输入为二进制计数器的所有位，当所有位都为1时使能生成逻辑的输出为1。

所述存储器组MB有N+1组，由至少1个存储器构成，各个存储器组MB中包含的存储器数量通过计算得出。二进制计数器是与存储器组是并列的组件。

第1～N+1个存储器组MB，其中第MB_k组中含有2^k-1个存储器，0<k<N+1。特别地，对于第1个存储器组MB₀，包含一个存储器；对于第2个存储器组MB₁，包含2^1-1＝1个存储器；对于第3个存储器组MB₂，包含2^2-1＝2个存储器；以此类推，对于第N+1个存储器组MB_N，包含2^N-1个存储器。

各存储器组MB之间的连接方式为：特别地，对于MB₀和MB₁的输入直接连到串行输入数据；其余各MB_k的前半部分输入连接到前一个存储器组的输入，MB_k后半部分输入连接到前一个存储器组的输出。

各存储器组MB在时钟或电平驱动有效且使能信号有效时，将输入端口的数据刷新到输出端。对于第1个存储器组MB₀，其输出为串行输入的最后一位；对于第2个存储器组MB₁，其输出为串行输入数据的除MB₀输出以外的倒数2^1-1＝1位；对于第3个存储器组MB₂，其输出为串行输入数据的除MB₀、MB₁输出以外的倒数2^2-1＝2位；以此类推，对于第N+1个存储器组MB_N，其输出为串行输入数据的除MB₀、MB₁、……MB_N-1输出以外的倒数2^N-1位。

所有存储器组MB在最后一个使能信号有效——MB₀的使能信号到来后的下一时刻完成串并转换，输出有效的并行数据。

进一步的，所述二进制计数器，由p×q个二进制计数器构成，p×q＝N；或直接为一个N位的二进制计数器。

进一步的，所述存储器组MB的存储器选用触发器；所述触发器为边沿触发器或电平触发器。

综上所述，本发明通过改变存储器的连接方式形成多个存储器组MB，同时增加计数器和使能产生逻辑产生存储器组的使能信号，使得串并转换电路总的翻转率从全串联的移位寄存器o(n²)降低为低翻转率串并转换电路的o(nlogn)。本发明中低翻转率串并转换电路随着存储器组数编号的增加，存储器组中的存储器数量以2的幂次增加，但翻转次数以对数速率下降，相比于现有的以为寄存器型的串并转换电路，本发明中的低翻转率串并转换电路最大翻转次数有效降低。

附图说明

图1现有技术中提供的串行转并行电路的设计图；

图2为本发明所提供的生成使能信号流程图；

图3为本发明所提供的使能生成逻辑块示意图；

图4为本发明所提供的低翻转率存储器组连接图；

图5为实施例所提供的8位串行转并行电路示意波形图；

图6为实施例所提供的16个8位串行转并行电路仿真波形图；

图7为本发明低翻转率的移位寄存器型串并转换电路的整体架构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚，下面将结合附图及实施实例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施实例仅用以解释本发明，并不限定本发明。

本实施例的低翻转率的移位寄存器型串并转换电路，其二进制计数器生成使能信号的逻辑块示意图，如图3所示；包含N+1个存储器组及其连接示意图，如图4所示。

图2是本发明提出的生成使能信号的流程图。首先根据串行转并行的数据的位数n，确定二进制计数器的位数为log₂n位，接着将计数器输出连接到使能生成逻辑块的输入，通过使能生成逻辑后输出各个存储器组的使能信号。

图3是本发明提出的使能生成逻辑示意图，对于MB₁来说，使能有效的逻辑为有0个1，即最低位为0；对于MB₂来说，使能有效的逻辑为有1个1，即最低位为1，且次低位为0；对于MB₃来说，使能有效的逻辑为有2个1，即最低位和次低位为1，且倒数第三位为0；以此类推，对于MB_k来说，使能有效的逻辑为有(k-1)个1，即计数器的低(k-1)位为1，且第k位为0。本实施例中使用带k个输入的逻辑门实现，仅使用与门和非门来实现。特别地，对于MB₀来说，使能生成逻辑为判断当前二进制计数是否达到最大计数值，达到则使能有效，否则使能无效。

图4是本发明提出的低翻转率存储器组连接图，这里以D触发器为例，图中省略了时钟和复位信号的连接。对于MB₀和MB₁来说，它的输入为串行输入；对于MB₂来说，它的前半部分输入为MB₁的输入，后半部分输入为MB₁的输出；对于MB₃来说，它的前半部分输入为MB₂的输入，后半部分输入为MB₂的输出；以此类推，对于其余的MB_k来说，它的前半部分输入为MB_k-1的输入，后半部分输入为MB_k-1的输出。正是由于这种分组连接方法及计数使能的方式，使得MB块中的存储器翻转率降低为o(nlogn)。

图5是本实施例的低翻转率8位串行转并行电路的波形示意图，其中clk为时钟信号，serial_in表示串行输入信号，counter表示二进制计数器的值，en0为MB₀的使能信号，Q0为MB₀的输出，可以看到使能信号en0在计数器达到最大计数值时翻转为高电平，表示MB₀的使能有效，在下一时钟周期，MB₀中存储器Q0端输出d0；en1～en3分别为MB₁～MB₃的使能信号，D1为MB₁的输入，Q1为MB₁的输出，可以看到，en1翻转为高电平4次，则MB₁使能有效4次，这4次使能分别使MB₁中存储器Q1端输出为d7、d5、d3、d1，最终输出d1；Q2～Q3为MB₂的输出，可以看到，en2翻转为高电平2次，则MB₁使能有效2次，这两次使能分别使MB₂的存储器输出端Q2Q3输出为{d6，d7}、{d2，d3}，最终输出为{d2，d3}；Q4～Q7为MB₃的输出可以看到，en2翻转为高电平1次，则MB₃使能有效1次，这次使能使MB₃的存储器输出端输出为{d4，d5，d6，d7}，并持续到转换结束。out_valid为转换完成信号，parallel_out为并行输出信号。如图5所示，MB₀使能次数为1；MB₁使能次数为4；MB₂的使能次数为2；MB₃的使能次数为1；因此本实施例中的8位串行转并行电路的翻转次数最多为1+4+2*2+4*1＝13次。对于现有移位寄存器的串转并电路中，要完成8为串行数据转并行输出，最大翻转次数为1+2+3+…+8＝36次。

此例中以8位串行数据为例，提出的低翻转率串并转换电路相比于现有的移位寄存器串并转换电路最大翻转率降低了近2/3。当串转并数据数量进一步上升到1024位时，移位寄存器串转并电路的最大翻转率为1024*(1024-1)/2，计算结果小于2²⁰，大于2¹⁹，而提出的低翻转率串并转换电路最大翻转率近似为1024*log₂1024，计算结果小于2¹⁴，大于2¹³，由此可知最大翻转次数近似降低了2⁶＝64倍，这意味着电路功耗可以大幅度降低。

图6是本实施例所提出的低翻转率串并转换电路所实现的多位串转并电路仿真波形，图中为16个8位串行数据转256位并行数据的仿真波形图。其中clk为时钟信号，rst_n为复位信号，io_in_valid为输入串行数据有效信号，io_din_data为输入串行数据，xx表示信号处于高阻状态，依次输入的串行数据为16进制的0～f，在经过16个周期后，io_dout_valid为高，io_dout[255:0]输出有效的256位并行数据，io_dout_15[7:0]～io_dout_0[7:0]为io_dout各个部分并行输出的值。

通常地，本发明中的低翻转率的n位串行转并行输出电路最大翻转次数为：1*1+log₂(n/2⁰)*2⁰+log₂(n/2¹)*2¹+log₂(n/2²)*2²+log₂(n/2³)*2³+…+log₂(n/2^N-1)*2^N-1，其中第一项中的1*1分别表示MB₀中包含的存储器数量为1个，且这1个存储器的最大翻转次数为1；第二项中的log2(n/20)*20表示MB₁中包含的存储器数量为20＝1个，且这1个存储器的最大翻转次数为log₂(n/20)；第三项中的log₂(n/2¹)*2¹表示MB₂中包含的存储器数量为2¹＝2个，且这2个存储器的最大翻转次数均为log₂(n/2¹)；以此类推，第K+1组存储器MB_k的翻转总数为log₂(n/2^k-1)*2^k-1，其中2^k-1表示MB_k组包含的存储器数量为2^k-1个，且这2^k-1个存储器的最大翻转次数均为log₂(n/2^k-1)。对于现有的移位寄存器型的n位串并转换电路，最大翻转次数为n+(n-1)+(n-2)+…+3+2+1＝n*(n-1)/2。

综上可见，本发明中的低翻转率串并转换电路随着存储器组数编号的增加，存储器组中的存储器数量以2的幂次增加，但翻转次数以对数速率下降，相比于现有的以为寄存器型的串并转换电路，本发明中的低翻转率串并转换电路最大翻转次数有效降低。

Claims (4)

1.一种低翻转率的移位寄存器型串并转换电路，其特征在于：包括依次连接的二进制计数器、使能逻辑块和存储器组；

所述二进制计数器为N位，与要求转换的并行输出位数n的关系为N＝log₂n；

二进制计数器在输入数据有效时开始计数，在输入数据无效时停止计数，并在计数达到当前二进制计数器能达到的最大计数值后自动清零；且二进制计数器的各位输出用于后续生成使能逻辑块的输入；

所述使能生成逻辑块，其输入为二进制计数器的各位，输出连接到各个存储器组MB的使能端，输入与输出的关系满足：对于MB_k的使能信号，要求低k-1位为1且第k位为0时使能信号为1；对第一个使能生成逻辑，它的输入为二进制计数器的最低位，并且要求其值为0时使能有效；对于第二个使能生成逻辑，它的输入为二进制计数器最低的两位，并且要求最低位为1且次低位为0时使能有效；依次类推，得到所有使能生成逻辑的输入和输出；

使能生成逻辑块的第k个输出与对应的存储器组MB_k的使能信号相连；对于MB₀，其使能生成逻辑的输入为二进制计数器的所有位，当所有位都为1时使能生成逻辑的输出为1；

所述存储器组MB有N+1组，由至少1个存储器构成，各个存储器组MB中包含的存储器数量通过计算得出，二进制计数器是与存储器组是并列的组件；

第1～N+1个存储器组MB，其中第MB_k组中含有2^k-1个存储器，0<k<N+1；对于第1个存储器组MB₀，包含一个存储器；对于第2个存储器组MB₁，包含2^1-1＝1个存储器；对于第3个存储器组MB₂，包含2^2-1＝2个存储器；以此类推，对于第N+1个存储器组MB_N，包含2^N-1个存储器；

各存储器组MB之间的连接方式为：对于MB₀和MB₁的输入直接连到串行输入数据；其余各MB_k的前半部分输入连接到前一个存储器组的输入，MB_k后半部分输入连接到前一个存储器组的输出；

各存储器组MB在时钟或电平驱动有效且使能信号有效时，将输入端口的数据刷新到输出端；对于第1个存储器组MB₀，其输出为串行输入的最后一位；对于第2个存储器组MB₁，其输出为串行输入数据的除MB₀输出以外的倒数2^1-1＝1位；对于第3个存储器组MB₂，其输出为串行输入数据的除MB₀、MB₁输出以外的倒数2^2-1＝2位；以此类推，对于第N+1个存储器组MB_N，其输出为串行输入数据的除MB₀、MB₁、……MB_N-1输出以外的倒数2^N-1位；

所有存储器组MB在最后一个使能信号有效——MB₀的使能信号到来后的下一时刻完成串并转换，输出有效的并行数据。

2.如权利要求1所述低翻转率的移位寄存器型串并转换电路，其特征在于：

所述二进制计数器，由p×q个二进制计数器构成，p×q＝N；或直接为一个N位的二进制计数器。

3.如权利要求1所述低翻转率的移位寄存器型串并转换电路，其特征在于：所述存储器组MB的存储器选用触发器。

4.权利要求3述低翻转率的移位寄存器型串并转换电路，其特征在于：所述触发器为边沿触发器或电平触发器。

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