CN116978436B - 一种移位寄存器和存储器 - Google Patents

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Abstract

本发明提供了一种移位寄存器和存储器，其中，所述移位寄存器包括：触发器组，每一触发器组内的一个或多个触发器共用时钟信号；N个触发器组顺次连接，第n触发器组的时钟输入端输入第n时钟信号，N为大于1的整数，n为小于或等于N的正整数；其中，第n时钟信号的边沿数量小于或等于第n‑1时钟信号的边沿数量。本发明通过将触发器分组，有效减少了时钟的翻转次数，降低了功耗。

Description

一种移位寄存器和存储器
技术领域
本发明属于集成电路领域，尤其涉及一种移位寄存器和存储器。
背景技术
在存储芯片中，一次性可编程（OTP）器件被广泛用来存储冗余单元信息，测试信号信息，芯片配置信息等；移位寄存器则广泛应用于上电时OTP信息的传输和存储。移位寄存器通常是一种由触发器构成的时序逻辑电路，能够存储和传输数据。时钟信号每翻转一次，可实现存储信息整体移一位，从而增加一比特信息存入移位寄存器中。
然而，随着芯片容量的增加，OTP的容量也不断增加，移位寄存器的功耗也不断增加。
因此，如何优化移位寄存器，以减少移位寄存器的功耗，提高移位寄存器的性能，是亟待解决的问题。
发明内容
本发明是为解决上述现有技术的全部或部分问题，提供了一种移位寄存器，减少了时钟的翻转，降低了功耗。
本发明实施例提供了一种移位寄存器，包括：触发器组，每一触发器组内的一个或多个触发器共用时钟信号；N个触发器组顺次连接，第n触发器组的时钟输入端输入第n时钟信号，N为大于1的整数，n为小于或等于N的正整数；其中，第n时钟信号的边沿数量小于或等于第n-1时钟信号的边沿数量。
在一些实施例中，所述触发器组包括触发器链，所述触发器链包括一个或多个顺次连接的触发器，多个所述触发器组顺次连接形成寄存器链。如此，构建与相关技术中类似的寄存器链结构，与传统的寄存器链工艺兼容，节约了成本，提高可靠性，仅调控输入的时钟信号即可实现时钟翻转率的下降。
在一些实施例中，第n触发器组内的触发器数量小于或等于第n-1触发器组内的触发器数量。
在一些实施例中，每一所述触发器组内的触发器数量为1。如此，最大化的降低了时钟的翻转次数。
在一些实施例中，第n个触发器组内的触发器数量为第n-1个触发器组内的触发器数量的二分之一。如此，使得第n触发器组包括2N-n个触发器。
在一些实施例中，所述移位寄存器内触发器的总数量M和每一所述触发器组内的触发器数量K满足如下条件：
和/或，/>。
如此，通过合理控制时钟翻转的次数达到相关技术中移位寄存器的时钟翻转的次数的3/5至4/5，可以调节合适的门控结构数量和器件的功耗。
在一些实施例中，所述移位寄存器还包括时钟门控结构，所述时钟门控结构与所述触发器组一一对应，第n时钟门控结构的第一输入端用于输入第n使能信号，第n时钟门控结构的第二输入端用于输入初始时钟信号，第n时钟门控结构的输出端与第n触发器组的时钟输入端连接。
第n时钟门控结构的第一输入端用于输入第n使能信号，第n时钟门控结构的第二输入端用于输入第n-1时钟信号。如此，第n时钟门控结构的第二输入端与前一组触发器的门控结构的输出端距离较近，可以便于线路的布局，同时避免布局的单一性。
在一些实施例中，所述移位寄存器传输数据的位数小于或等于所述触发器的数量。
本发明还提供了一种存储器，包括上面所述的任意一种移位寄存器。
与现有技术相比，本发明的主要有益效果：
本发明提供的移位寄存器和存储器，通过将触发器分组，多个触发器组顺次连接，每一触发器组内的多个触发器共用时钟信号，不同触发器组的时钟信号的边沿数量不同，靠后的触发器组的时钟信号的边沿数量小于或等于靠前的触发器组的时钟信号的边沿数量，从而有效减少了时钟翻转的次数，降低了功耗，提高了寄存器性能。
附图说明
图1为相关技术中移位寄存器的结构示意图；
图2为本发明提供的一种移位寄存器的结构示意图；
图3为本发明提供的一种移位寄存器的时钟信号波形图；
图4为本发明提供的移位寄存器传输过程示意图；
图5为本发明提供的移位寄存器传输过程示意图；
图6为本发明提供的一种移位寄存器的结构示意图；
图7本发明提供的一种移位寄存器的结构示意图；
图8本发明提供的一种移位寄存器的结构示意图；
图9为本发明提供的一种存储器。
具体实施方式
下面将对本发明具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了便于理解本发明但不以任何方式限制本发明，对于相关技术中移位寄存器的结构进行示例，如图1所示，图1为相关技术中移位寄存器的结构示意图。移位寄存器10包括多个顺次连接的触发器20，前一级触发器的输出为后一级触发器的输入，所有的触发器共用同一个时钟信号。时钟信号每翻转一次，前一级触发器内存储的值就被移入后一级触发器内，从而实现了数据的传输。时钟信号每翻转一次，可实现存储信息整体移一位，从而多一比特信息存入移位寄存器中。在一般使用过程中，如果OTP可以存储m比特的数据，则需要m个触发器，时钟需要翻转m*m次才能把所有的信息加载到移位寄存器中。然而，随着芯片容量的增加，OTP的容量也不断增加，所需移位寄存器的数量也不断增加，时钟需要翻转的次数也不断增加。时钟的翻转需要功耗，从而降低了移位寄存器的性能。
基于此，参见附图2，本发明实施例提供了一种移位寄存器10，包括：触发器组30，每一触发器组30内的一个或多个触发器20共用时钟信号；N个触发器组30顺次连接，第n触发器组30的时钟输入端输入第n时钟信号，N为大于1的整数，n为小于或等于N的正整数；其中，第n时钟信号的边沿数量小于或等于第n-1时钟信号的边沿数量。
本发明实施例通过将触发器分组，多个触发器组顺次连接，每一触发器组内的多个触发器共用时钟信号，不同触发器组的时钟信号的边沿数量不同，靠后的触发器组的时钟信号的边沿数量小于或等于靠前的触发器组的时钟信号的边沿数量，从而有效减少了时钟翻转的次数，降低了功耗，提高了寄存器性能。
在一些实施例中，参见附图2，所述触发器组30包括触发器链40，所述触发器链40包括一个或多个顺次连接的触发器20，多个所述触发器组30顺次连接形成寄存器链。如此，构建与相关技术中类似的寄存器链结构，与传统的寄存器链工艺兼容，节约了成本，提高可靠性，仅调控输入的时钟信号即可实现时钟翻转率的下降。
在一些实施例中，参见附图2，所述移位寄存器还包括时钟门控结构，所述时钟门控结构与所述触发器组一一对应，第n时钟门控结构的第一输入端用于输入第n使能信号，第n时钟门控结构的第二输入端用于输入初始时钟信号，第n时钟门控结构的输出端与第n触发器组的时钟输入端连接。这里，所述第n使能信号用于减少初始时钟信号的翻转。时钟门控结构例如可以为与门逻辑运算。
具体的，若传输数据的位数为m比特，相关技术中的移位寄存器由m个触发器顺次连接。假设m为100，100个触发器分别为D1至D100，将100个触发器分为10个一组，则共有第一触发器组至第十触发器组计10个触发器组。假设各触发器均共用相关技术中的移位寄存器的初始时钟信号。相对于相关技术中的移位寄存器的初始时钟信号，第一触发器组（D1-D10）在初始时钟信号的第一个上升沿开始传输数据，第二触发器组（D11-D20）在初始时钟信号的第十一个上升沿开始传输数据，第十触发器组（D91-D100）在初始时钟信号的第九十一个上升沿开始传输数据。
为了减少时钟信号的边沿数量，可以令第一触发器组至第十触发器组分别输入第一时钟信号至第十时钟信号。第一时钟信号可以与初始时钟信号相同；可以令第二时钟信号的前十个周期为0，后面的周期正常波动；可以令第三时钟信号的前二十个周期为0，后面的周期正常波动；可以令第十时钟信号的前九十个周期为0，后面的周期正常波动。则总计时钟翻转的次数为5500次(具体为10*100+10*90+10*80+…+10*10)，而相关技术中时钟翻转的次数为10000次（具体为100*100）。
参见附图2和附图3，在触发器未开始传输数据时，使能信号的对应周期可以为逻辑“0”。同样以“100个触发器分别为D1至D100，将100个触发器分为10个一组”为例，第二使能信号对应初始时钟信号的前十个周期为0，从而生成第二时钟信号，第二时钟信号的前十个周期为0，后面的周期同初始时钟信号一样正常波动。第十使能信号对应初始时钟信号的前九十个周期为0，从而生成第十时钟信号，第十时钟信号的前九十个周期为0，后面的周期同初始时钟信号一样正常波动。
参见附图4和附图5，图4和图5为移位寄存器传输过程示意图，图4对应图3中的t1时刻，图5对应图3中的t2时刻。t1时刻对应初始时钟信号的第10个上升沿，传输数据中的前10位（DA1-DA10）会被存储到第一触发器组中，t2时刻对应初始时钟信号的第20个上升沿，传输数据中的第11至20位（DA11-DA20）会被存储到第一触发器组中，传输数据中的第1至10位（DA11-DA20）会被存储到第二触发器组中。可以理解的，在第一触发器组传输数据的过程中，其他触发器组的时钟信号并没有翻转，从而有效降低了功耗。
在实际操作中，第一时钟信号可以为初始时钟信号，即第一触发器组的时钟输入端直接连接初始时钟信号，从而减少了时钟门控结构。
在一些实施例中，参见图6，第n时钟门控结构的第一输入端用于输入第n使能信号，所述时钟门控结构的第二输入端用于输入第n-1时钟信号。如此，第n时钟门控结构的第二输入端与前一组触发器的门控结构的输出端距离较近，可以便于线路的布局，同时避免布局的单一性。
应当理解的，不同触发器组内的触发器数量可以不同。
在一些实施例中，所述移位寄存器10传输数据的位数小于或等于所述触发器20的数量。
在一些实施例中，第n个触发器组内的触发器数量等于第n-1个触发器组内的触发器数量。如此，将多个触发器平均分组，便于时钟门控结构的布局。这里，当每一触发器组内的触发器数量越多时，组数会变少，则功耗就越大，但需要的时钟门控结构越少。当每一触发器组内的触发器数量越少时，组数会变多，则功耗就越小，但需要的时钟门控结构越多。
在一些实施例中，所述移位寄存器内触发器的总数量M和每一所述触发器组内的触发器数量K满足如下条件：
和/或，/>。
这里，相关技术中移位寄存器的时钟翻转的次数为M*M次，而本发明提供的移位寄存器的时钟翻转的次数为M*(M+K)/2。如此，通过合理控制时钟翻转的次数达到相关技术中移位寄存器的时钟翻转的次数的3/5至4/5，可以调节合适的门控结构数量和器件的功耗。
在一些实施例中，参见附图7，每一所述触发器组内的触发器数量为1。如此，最大化减少翻转次数。具体的，传输数据的位数为100比特，移位寄存器由100个触发器顺次连接，将100个触发器分为100组。则总计时钟翻转的次数为5050次（具体为100+99+98+…+2+1），而相关技术中时钟翻转的次数为10000次（具体为100*100），从而最大化的降低了时钟的翻转次数。
在一些实施例中，第N个触发器组内的触发器数量小于或等于第N-1个触发器组内的触发器数量。具体的，移位寄存器由m个触发器顺次连接，将m个触发器均分为x组，若m不可被x整除，最后一个触发器组的触发器数量作为余数可以小于其他触发器组的数量。
在一些实施例中，参见附图8，第n个触发器组内的触发器数量为第n-1个触发器组内的触发器数量的二分之一。具体的，若传输数据的位数为15比特，假设第一触发器组至第四触发器组的数量可以依次为8、4、2、1。如此，使得第n触发器组包括2N-n个触发器。
本发明还提供了一种存储器1，参见附图9，包括上面所述的任意一种移位寄存器10。存储器可用于存储软件程序以及各种数据。存储器可主要包括存储程序或指令的第一存储区和存储数据的第二存储区，其中，第一存储区可存储操作系统、至少一个功能所需的应用程序或指令(比如声音播放功能、图像播放功能等)等。此外，存储器可以包括易失性存储器，或者，存储器可以包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(Read-Only Memory，ROM)、可编程只读存储器(Programmable ROM，PROM)、可擦除可编程只读存储器(Erasable PROM，EPROM)、电可擦除可编程只读存储器(ElectricallyEPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(Random Access Memory，RAM)，静态随机存取存储器(Static RAM，SRAM)、DRAM、同步动态随机存取存储器(Synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(Double Data RateSDRAM，DDRSDRAM)、增强型同步动态随机存取存储器(Enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(Synch link DRAM，SLDRAM)和直接内存总线随机存取存储器(DirectRambus RAM，DRRAM)。
综上，本发明实施例通过将触发器分组，多个触发器组顺次连接，每一触发器组内的多个触发器共用时钟信号，不同触发器组的时钟信号的边沿数量不同，靠后的触发器组的时钟信号的边沿数量小于或等于靠前的触发器组的时钟信号的边沿数量，从而有效减少了时钟翻转的次数，降低了功耗，提高了寄存器性能。
本发明为了便于叙述清楚而采用的一些常用的英文名词或字母只是用于示例性指代而非限定性解释或特定用法，不应以其可能的中文翻译或具体字母来限定本发明的保护范围。
还需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

Claims (7)

1.一种移位寄存器，其特征在于，包括：
触发器组，每一触发器组内的一个或多个触发器共用时钟信号；
N个触发器组顺次连接，第n触发器组的时钟输入端输入第n时钟信号，N为大于1的整数，n为小于或等于N的正整数；其中，
第n时钟信号的边沿数量小于或等于第n-1时钟信号的边沿数量，所述第n-1时钟信号的边沿数量波形包括第n时钟信号的边沿数量波形，第n时钟信号的有效部分与第n-1时钟信号的有效部分重合；
所述触发器组包括触发器链，所述触发器链包括一个或多个顺次连接的触发器，多个所述触发器组顺次连接形成寄存器链；
所述移位寄存器内触发器的总数量M和每一所述触发器组内的触发器数量K满足如下条件：
所述移位寄存器还包括时钟门控结构，所述时钟门控结构与所述触发器组一一对应，第n时钟门控结构的第一输入端用于输入第n使能信号，第n时钟门控结构的第二输入端用于输入第n-1时钟信号，第n时钟门控结构的输出端与第n触发器组的时钟输入端连接。
2.根据权利要求1所述的移位寄存器，其特征在于，
第n触发器组内的触发器数量小于或等于第n-1触发器组内的触发器数量。
3.根据权利要求1所述的移位寄存器，其特征在于，
每一所述触发器组内的触发器数量为1。
4.根据权利要求1所述的移位寄存器，其特征在于，
第n个触发器组内的触发器数量为第n-1个触发器组内的触发器数量的二分之一。
5.根据权利要求1所述的移位寄存器，其特征在于，
所述移位寄存器还包括时钟门控结构，所述时钟门控结构与所述触发器组一一对应，第n时钟门控结构的第一输入端用于输入第n使能信号，第n时钟门控结构的第二输入端用于输入初始时钟信号，第n时钟门控结构的输出端与第n触发器组的时钟输入端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，
所述移位寄存器传输数据的位数小于或等于所述触发器的数量。
7.一种存储器，其特征在于，包括如权利要求1-6任一项所述的移位寄存器。
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