CN102064836B

CN102064836B - 一种专用比较单元及ldpc码校验节点运算电路

Info

Publication number: CN102064836B
Application number: CN2010105612491A
Authority: CN
Inventors: 张岩; 陈金雷
Original assignee: Shenzhen Graduate School Harbin Institute of Technology
Current assignee: Shenzhen Graduate School Harbin Institute of Technology
Priority date: 2010-11-26
Filing date: 2010-11-26
Publication date: 2013-03-13
Anticipated expiration: 2030-11-26
Also published as: CN102064836A

Abstract

本发明涉及一种专用比较单元，所述专用比较单元包括选通器和减法器，所述选通器包括多个输入端，所述输入端接收数据及所述数据的地址信号，所述输入端接收的数据为有序数对时，各有序数对中的较小数之间在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端。本发明LDPC码校验节点运算电路采用通用比较电路并联输入预比较的数据及该数据的地址，然后采用专用比较单元级联输出预比较的数据的最小值及该最小值的地址以及次小值。本发明LDPC码校验节点运算电路在保证了计算的正确性前提下，优化了电路结构、减少了硬件资源的使用、提高了时钟频率。

Description

一种专用比较单元及LDPC码校验节点运算电路

技术领域

本发明涉及一种数据比较单元及LDPC码校验节点运算电路，尤其涉及一种对无序数据输入比较的通用比较单元及对有序数对或有序数对和一个无序数据输入比较的专用比较单元以及应用该通用比较单元和专用比较单元的LDPC码校验节点运算电路。

背景技术

随着人们对通信的更新、更高的要求，无线与移动通信应用的持续快速发展，研究和应用新技术以提高无线通信的频谱利用率，最大限度地利用各种资源，为未来需求提供大容量通信能力，是全球无线通信技术领域的研究热点。

LDPC（Low Density Parity Check Code，低密度奇偶校验码，简称“LDPC”）最早由R.Gallager在1962年提出。但此后长期被人们忽视，直到1996年被Mkay、Neal等人重新“发现”。LDPC码是一种基于稀疏奇偶校验矩阵的分组码，能提供约8dB或者更高的编码增益，用来大大降低无线设备的发送功率并减少天线尺寸。由于LDPC码具有接近香农极限的优异性能，以及具有译码复杂度低、译码吞吐率高的优点，十分便于硬件实现，这使其逐渐成为研究和应用领域的热点。

在Min-Sum算法中，发现对变量节点的处理是对所有来自校验节点的消息做一系列的加法运算，而对校验节点的处理是对所有来自变量节点的消息做一个最小值的比较运算，该运算的快慢，严重影响LDPC码的译码速度。

发明内容

本发明解决的技术问题是：本发明提出了一种LDPC码译码器并行校验节点运算电路，克服现有技术中检验节点运算速度慢的技术问题。

本发明的技术方案是：构建一种数据比较单元，所述数据比较单元包括选通器和减法器，所述选通器包括多个输入端，所述输入端接收数据及所述数据的地址信号，所述选通器包括控制端，所述控制端接收所述减法器输出结果的符号位，所述选通器在控制信号的作用下输出所述输入端信号中的最小值数据、所述最小值数据的地址及次小值数据。

本发明的技术方案是：构建一种通用比较单元，所述通用比较单元包括选通器和减法器，所述选通器包括多个输入端，所述输入端接收数据及所述数据的地址信号，所述选通器包括控制端，所述控制端接收所述减法器输出结果的符号位，所述减法器为所述选通器输入端的数据两两相减结果的符号位作为所述选通器的控制信号输出到所述选通器的控制端，所述选通器在控制信号的作用下输出所述输入端信号中的最小值数据、所述最小值数据的地址及次小值数据。

本发明的进一步技术方案是：所述通用比较单元包括输入端为四路数据信号输入、三路数据信号输入及两路数据信号输入。

本发明的技术方案是：构建一种专用比较单元，所述专用比较单元包括选通器和减法器，所述选通器包括多个输入端，所述输入端接收数据及所述数据的地址信号，所述输入端接收的数据为有序数对时，各有序数对中的较小数之间在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，各有序数对中的较大值分别与其余有序数对的较小值在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，所述选通器的输出端在控制信号的作用下输出所述输入端中最小值数据、所述最小值数据的地址及次小值数据；所述输入端接收的数据为有序数对和一个无序数据时，各有序数对中的较小数之间在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，各有序数对中的较大值分别与其余有序数对的较小值在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，同时，所述无序数据要分别与各有序数对中的较大值和较小值在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，所述选通器的输出端在控制信号的作用下输出所述输入端信号中的最小值数据、所述最小值数据的地址及次小值数据。

本发明的进一步技术方案是：所述专用比较单元包括输入端为四路数据信号输入和三路数据信号输入。

本发明的技术方案是：构建一种LDPC码校验节点运算电路，所述校验节点运算电路包括选通器、通用比较单元、专用比较单元，假设输入数据及所述数据的地址信号有d路信号，将d除以4的余数定为变量r，则：

当r=0、2、3时，所述d路输入数据及所述数据的地址信号并行输入到所述通用比较单元的输入端，所述通用比较单元的输出端输出接入到该通用比较单元的输入数据及所述数据的地址信号中的最小值、该最小值数据的地址信号及次小值，所述通用比较单元的输出端接所述专用比较单元的输入端，所述专用比较单元进行级联连接至输出一组最小值数据、所述最小值数据的地址及次小值数据；

当r=1时，将其中一路输入数据及所述数据的地址信号及相邻的通用比较单元输出端的输出信号并行输入到所述专用比较单元的输入端，其它各路输入数据及所述数据的地址信号并行输入到所述通用比较单元的输入端，所述通用比较单元的输出端输出接入到该通用比较单元的输入数据及所述数据的地址信号中的最小值、该最小值数据的地址信号及次小值，所述通用比较单元的输出端接所述专用比较单元的输入端，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

本发明的进一步技术方案是：当r=0时，所述通用比较单元采用输入端为四路数据信号输入的通用比较单元，所述专用比较单元采用输入端为四路数据信号输入的通用比较单元，所述两组通用比较单元的输出端输出到所述一组专用比较单元的输入端，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

本发明的进一步技术方案是：当r=1时，所述通用比较单元采用输入端为四路数据信号输入的通用比较单元，其中一组所述专用比较单元采用输入端为三路数据信号输入的专用比较单元，所述三路数据信号输入的专用比较单元接一组通用比较单元输出的一组最小值数据、所述最小值数据的地址及次小值数据，再接一路输入数据及所述数据的地址信号，其它专用比较单元采用四路数据信号输入的专用比较单元，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

本发明的进一步技术方案是：当r=2时，所述通用比较单元采用一组输入端为两路数据信号输入的通用比较单元，其它通用比较单元采用输入端为四路数据信号输入的通用比较单元；所述专用比较单元采用输入端为四路数据信号输入的专用比较单元，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

本发明的进一步技术方案是：当r=3时，所述通用比较单元采用一组输入端为三路数据信号输入的通用比较单元，其它通用比较单元采用输入端为四路数据信号输入的通用比较单元；所述专用比较单元采用输入端为四路数据信号输入的专用比较单元，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

本发明的技术效果是：本发明LDPC码校验节点运算电路采用通用比较单元并联输入预比较的数据及该数据的地址，然后采用专用比较单元级联输出预比较的数据的最小值及该最小值的地址以及次小值。本发明校验节点运算电路在保证了计算的正确性前提下，优化了电路结构、减少了硬件资源的使用、提高了时钟频率。

附图说明

图1为本发明数据比较单元结构示意图。

图2为本发明四输入二输出通用比较单元结构示意图。

图3为本发明三输入二输出通用比较单元结构示意图。

图4为本发明二输入二输出通用比较单元结构示意图。

图5为本发明三输入二输出专用比较单元结构示意图。

图6为本发明四输入二输出专用比较单元结构示意图。

图7为本发明校验节点运算电路第一种实施方式结构示意图。

图8为本发明校验节点运算电路第二种实施方式结构示意图。

图9为本发明校验节点运算电路第三种实施方式结构示意图。

图10为本发明校验节点运算电路第四种实施方式结构示意图。

具体实施方式

下面结合具体实施例，对本发明技术方案进一步说明。

如图1所示，本发明的具体实施方式是：构建一种数据比较单元，所述数据比较单元包括选通器1和减法器2，所述选通器1包括多个输入端11，所述输入端11接收数据及所述数据的地址信号，所述选通器1包括控制端13，所述控制端13接收所述减法器2输出的信号，所述选通器1在控制信号的作用下通过所述输出端12输出所述输入端11信号中的最小值数据、所述最小值数据的地址及次小值数据。

如图2所示，本发明的具体实施方式是：构建一种通用比较单元(Generic Compare Unit，通用比较单元，简称“GCU”)，所述通用比较单元包括选通器1和减法器2，所述选通器1包括多个输入端11，所述输入端11接收数据及所述数据的地址信号，所述选通器1包括控制端13，所述控制端13接收所述减法器2输出的信号，所述减法器2为所述选通器1输入端11的数据两两相减结果的符号位作为所述选通器1的控制信号输出到所述选通器1的控制端13，所述选通器1在控制信号的作用下通过所述输出端12输出所述输入端11信号中的最小值数据、所述最小值数据的地址及次小值数据。

本发明具体实施过程中，所述通用比较单元包括输入端为四路数据信号输入、三路数据信号输入及两路数据信号输入。图2中即为四路数据信号输入，二路信号输出，其中一路信号为所述输入端11信号中的最小值数据、所述最小值数据的地址，另一路信号为所述输入端11信号中的次小值数据。如图3所示为三路数据信号输入，图4所示为两路数据信号输入的通用比较单元，这两种通用比较单元的输出同样为二路信号，其中一路信号为所述输入端11信号中的最小值数据、所述最小值数据的地址，另一路信号为所述输入端11信号中的次小值数据。

如图5所示，本发明的具体实施方式：构建一种专用比较单元(Specific Compare Unit，专用比较单元，简称“SCU”)，所述专用比较单元包括选通器1和减法器2，所述选通器1包括多个输入端11，所述输入端11接收数据及所述数据的地址信号，所述输入端11接收的数据为有序数对时，各有序数对中的较小数之间在所述减法器2中做减法运算结果的符号位作为所述选通器1的控制信号输出到所述选通器1的控制端13，各有序数对中的较大值分别与其余有序数对的较小值在所述减法器2中做减法运算结果的符号位作为所述选通器1的控制信号输出到所述选通器1的控制端13，所述选通器1的输出端12在控制信号的作用下输出所述输入端11中最小值数据、所述最小值数据的地址及次小值数据，假设输入的数据为n个，那么减运算单元的个数为。所述端11接收的数据为有序数对和一个无序数据时，各有序数对中的较小数之间在所述减法器2中做减法运算结果的符号位作为所述选通器1的控制信号输出到所述选通器1的控制端13，各有序数对中的较大值分别与其余有序数对的较小值在所述减法器2中做减法运算结果的符号位作为所述选通器1的控制信号输出到所述选通器1的控制端13，同时，所述无序数据要分别与各有序数对中的较大值和较小值在所述减法器2中做减法运算结果的符号位作为所述选通器1的控制信号输出到所述选通器1的控制端13，所述选通器1的输出端12在控制信号的作用下输出所述输入端11信号中的最小值数据、所述最小值数据的地址及次小值数据，假设输入的数据为n个，减运算的个数为

。具体实施例中，所述专用比较单元包括输入端11为四路数据信号输入和三路数据信号输入。

具体来说，图5所示为输入端11为三路数据信号输入的专用比较单元，当输入数据为有序数对（small,addr；big）和一个无序数据（llr_d,addr）时，由于图中所示仅一对有序数对，因此，所述无序数据要分别与各有序数对中的较大值和较小值在所述减法器2中做减法运算结果的符号位作为所述选通器1的控制信号输出到所述选通器1的控制端13，所述选通器1的输出端12在控制信号的作用下输出所述输入端11信号中的最小值数据、所述最小值数据的地址及次小值数据。即，small- llr_d结果的符号位和big- llr_d的结果的符号位分别作为所述选通器1的控制信号输出到所述选通器1的控制端13。

图6所示输入数据为两对有序数对，即（small1,addr；big1）、（small2,addr；big2）, 各有序数对中的较小数之间在所述减法器2中做减法运算结果的符号位作为所述选通器1的控制信号输出到所述选通器1的控制端13，各有序数对中的较大值分别与其余有序数对的较小值在所述减法器2中做减法运算结果的符号位作为所述选通器1的控制信号输出到所述选通器1的控制端13，所述选通器1的输出端12在控制信号的作用下输出所述输入端11中最小值数据、所述最小值数据的地址及次小值数据。即，small1-big2结果的符号位、big1-small2结果的符号位及small1-small2结果的符号位分别作为所述选通器1的控制信号输出到所述选通器1的控制端13。

本发明的具体实施方式是：构建一种LDPC码校验节点运算电路，所述校验节点运算电路包括选通器MUX、通用比较单元GCU、专用比较单元SCU，假设输入数据及所述数据的地址信号有d路信号，将d除以4的余数定为变量r，则：

当r=0、2、3时，所述d路输入数据及所述数据的地址信号并行输入到所述通用比较单元GCU的输入端，所述通用比较单元GCU的输出端输出接入到该通用比较单元GCU的输入数据及所述数据的地址信号中的最小值、该最小值数据的地址信号及次小值，所述通用比较单元GCU的输出端接所述专用比较单元SCU的输入端，所述专用比较单元SCU进行级联连接至输出一组最小值数据、所述最小值数据的地址及次小值数据；

当r=1时，将其中一路输入数据及所述数据的地址信号及相邻的通用比较单元GCU输出端的输出信号并行输入到所述专用比较单元SCU的输入端，其它各路输入数据及所述数据的地址信号并行输入到所述通用比较单元GCU的输入端，所述通用比较单元GCU的输出端输出接入到该通用比较单元GCU的输入数据及所述数据的地址信号中的最小值、该最小值数据的地址信号及次小值，所述通用比较单元GCU的输出端接所述专用比较单元SCU的输入端，所述专用比较单元SCU进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

如图7所示，本发明的优选实施方式是：当r=0时，所述通用比较单元采用输入端为四路数据信号输入的通用比较单元，所述专用比较单元采用输入端为四路数据信号输入的专用比较单元，所述两组通用比较单元的输出端输出到所述一组专用比较单元的输入端，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

如图8所示，本发明的优选实施方式是：当r=1时，所述通用比较单元采用输入端为四路数据信号输入的通用比较单元，其中一组所述专用比较单元采用输入端为三路数据信号输入的专用比较单元，所述三路数据信号输入的专用比较单元接一组通用比较单元输出的一组最小值数据、所述最小值数据的地址及次小值数据，再接一路输入数据及所述数据的地址信号，其它专用比较单元采用四路数据信号输入的专用比较单元，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

如图9所示，本发明的优选实施方式是：当r=2时，所述通用比较单元采用一组输入端为两路数据信号输入的通用比较单元，其它通用比较单元采用输入端为四路数据信号输入的通用比较单元；所述专用比较单元采用输入端为四路数据信号输入的专用比较单元，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

如图10所示，本发明的优选实施方式是：当r=3时，所述通用比较单元采用一组输入端为三路数据信号输入的通用比较单元，其它通用比较单元采用输入端为四路数据信号输入的通用比较单元；所述专用比较单元采用输入端为四路数据信号输入的专用比较单元，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

具体举例如下：一种并行LDPC码校验节点运算单元的电路结构，其结构包括：二选一选通器MUX、通用比较单元GCU、专用比较单元SCU，其中，通用比较单元GCU包括四输入两输出的通用比较单元GCU、三输入两输出的通用比较单元GCU和两输入两输出的通用比较单元GCU，所述专用比较单元SCU包括四输入两输出的专用比较单元SCU和三输入两输出的专用比较单元SCU。第一级的通用比较单元GCU用于选择出无序输入的最小值数据及所述最小值数据的地址和不带地址的次小值数据；后续各级的专用比较单元SCU用于选择出两对有序数据中的最小值数据及所述最小值数据的地址和不带地址的次小值数据。

对于整体结构，根据LDPC码Min-sum算法，实现了可用于不同输入个数（即深度d）的检验节点运算单元，以d=20为例：

所有输入都将通过二选一选通器进入第一级GCU，输入为4个无序的数，在经过GCU后得出最小值数据及所述最小值数据的地址和不带地址的次小值数据，min(1~4)代表输入1~4中的带地址的最小值数据及所述最小值数据的地址，min_2nd(1~4)代表输入1~4中的不带地址的次小值数据，以此类推：min(1~4)、min_2nd(1~4)、min(5~8)、min_2nd(5~8)、min(9~12)、min_2nd(9~12) min(13~16)、min_2nd(13~16)、min(17~20)、min_2nd(17~20)。

GCU输出的有序数据对（1~4）、（5~8）、（9~12）、（13~16）作为第二级SCU的输入，通过SCU的运算可得到8个输入的最小值数据，所述最小值数据的地址及次小值数据：min(1~8)、min_2nd(1~8)、min(9~16)、min_2nd(9~16)；

第二级SCU的输出作为第三级SCU的输入，得到16个输入中的最小值数据，所述最小值数据的地址及次小值数据：min(1~16)、min_2nd(1~16)；

将第三级SCU的输出与第一级GSU的输出min(17~20)、min_2nd(17~20)作为第四级（最后一级）SCU的输入，从而求出了20个输入的最小值数据，所述最小值数据的地址及次小值数据。

此外，当d不为一个恒定的常数时，第一级前的二选一选通器将把大于d的输入置为最大值‘1’，这将不会影响到计算的正确性。所述的并行校验节点运算单元的电路结构不仅适用于规则码，还适用于非规则码。

并行结构的总级数

，少于其他两两比较结构的级数，并且所述结构的前后级之间不会产生关联性，即已作为下一级输入的输出不会再作为其它级的输入，这样有利于流水线结构的实现，寄存中间数据不会浪费很多的硬件资源。

对于4-2GSU的通用比较单元电路结构，四个输入llr1-4与一个四选二选通器相连，并将输入两两做减法，符号位作为选通器的控制端，从而选择出最小值数据，所述最小值数据的地址及次小值数据。GCU是对4个无序的输入值进行比较和选择，采用了6个减法器和1个6bit控制端的四选二选通器。

对于3-2GSU的通用比较单元电路结构，三个输入llr1-3与三选二选通器相连，并将输入两两做减法，符号位作为选通器的控制端，从而选择出最小值数据，所述最小值数据的地址及次小值数据。

对于2-2GSU的通用比较单元电路结构，两个输入llr1-2与二选二选通器相连，并将两输入做减法，符号位作为选通器的控制端，从而选择出最小值数据，所述最小值数据的地址及次小值数据。

对于3-2SCU的专用比较单元电路结构，一个输入llr与一对有序数据与三选二的选通器相连，并将llr分别于两个有序数据做减法，符号位作为选通器的控制端，从而选择出最小值数据，所述最小值数据的地址及次小值数据。

对于4-2SCU的专用比较单元电路结构，输入为一两组最小值-地址及次小值，其与四选二选通器相连，并将两最小值做减法，最小值与另一组的次小值分别做减法，符号位作为选通器的控制端，选择出最小值数据，所述最小值数据的地址及次小值数据。4-2SCSU是对4个有序的输入值进行比较和选择，4-2SCU简化了电路结构，只采用了3个减法器和1个3bit控制端的四选二选通器。

并且，在GCU和SCU的电路结构中，都采用了一级比较结构，有效的缩短了运算时间，这对增大整个校验节点运算单元的时钟频率是有效的。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims

1.一种专用比较单元，其特征在于，所述专用比较单元包括选通器和减法器，所述选通器包括多个输入端，所述输入端接收数据及所述数据的地址信号，所述输入端接收的数据为有序数对时，各有序数对中的较小数之间在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，各有序数对中的较大值分别与其余有序数对的较小值在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，所述选通器的输出端在控制信号的作用下输出所述输入端中最小值数据、所述最小值数据的地址及次小值数据；所述输入端接收的数据为有序数对和一个无序数据时，各有序数对中的较小数之间在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，各有序数对中的较大值分别与其余有序数对的较小值在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，同时，所述无序数据要分别与各有序数对中的较大值和较小值在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，所述选通器的输出端在控制信号的作用下输出所述输入端信号中的最小值数据、所述最小值数据的地址及次小值数据。

2.根据权利要求1所述的专用比较单元，其特征在于，所述专用比较单元包括输入端为四路数据信号输入和三路数据信号输入。

3.一种应用权利要求1的LDPC码校验节点运算电路，其特征在于，所述校验节点运算电路包括选通器、通用比较单元、专用比较单元，假设输入数据及所述数据的地址信号有d路信号，将d除以4的余数定为变量r，则：

4.根据权利要求3所述的LDPC码校验节点运算电路，其特征在于，当r=0时，所述通用比较单元采用输入端为四路数据输入的通用比较单元，所述专用比较单元采用输入端为四路数据输入的专用比较单元，两组所述通用比较单元的输出端输出到一组所述专用比较单元的输入端，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

5.根据权利要求3所述的LDPC码校验节点运算电路，其特征在于，当r=1时，所述通用比较单元采用输入端为四路数据信号输入的通用比较单元，其中一组所述专用比较单元采用输入端为三路数据信号输入的专用比较单元，所述三路数据信号输入的专用比较单元接一组通用比较单元输出的一组最小值数据、所述最小值数据的地址及次小值数据，再接一路输入数据及所述数据的地址信号，其它专用比较单元采用四路数据信号输入的专用比较单元，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

6.根据权利要求3所述的LDPC码校验节点运算电路，其特征在于，当r=2时，所述通用比较单元采用一组输入端为两路数据信号输入的通用比较单元，其它通用比较单元采用输入端为四路数据信号输入的通用比较单元；所述专用比较单元采用输入端为四路数据信号输入的专用比较单元，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。

7.根据权利要求3所述的LDPC码校验节点运算电路，其特征在于，当r=3时，所述通用比较单元采用一组输入端为三路数据信号输入的通用比较单元，其它通用比较单元采用输入端为四路数据信号输入的通用比较单元；所述专用比较单元采用输入端为四路数据信号输入的专用比较单元，所述专用比较单元进行级联连接至所述校验节点运算电路输出一组最小值数据、所述最小值数据的地址及次小值数据。