CN105262493B - 低密度奇偶校验码的译码方法 - Google Patents
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Abstract
本发明公开了一种低密度奇偶校验码的译码方法，所述方法包括：对低密度奇偶校验码进行类型分析得到所述低密度奇偶校验码的特征信息；根据所述特征信息存储所述低密度奇偶校验码的校验信息和变量信息；通过所述校验信息确定对应所述校验信息的校验子矩阵；通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校验码的译码。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种低密度奇偶校验码的译码方法。
背景技术
信息化战争中，战术数据链是作战部队获取战场信息优势、提高作战平台快速反应能力和协同作战能力、实现指挥自动化的关键要素之一。随着现代武器装备和作战体制的不断改进，尤其是大容量战术信息和多武器平台协同作战的需要，对战术数据链战术性能提出了更高要求。一方面，大量雷达、通信和电子干扰设备装备在舰船、飞机等武器上，战场电磁环境变得越来越复杂，这要求战术数据链具有更强的传输效率和可靠性；另一方面，战场信息的多样化，要求战术数据链具有对海量数据信息(包括语音、图像等)实时传输的能力。基于强大纠错能力的信道编码是提高功率利用率、改进信道传输效率、提高可靠性及实现大容量传输的有效手段。就信道编码而言，低密度奇偶校验(Low Density ParityCheck，LDPC)码作为目前性能最好的码之一，无疑是一种很好的选择。
高速数据传输技术在无人机侦察、卫星侦察、卫星测控、宽带军事卫星通信、以及相关的民用通信系统中都有广泛的应用前景。现有的采用现场可编程门阵列(Field－Programmable Gate Array，FPGA)实现LDPC码的译码方法中，数据的输入输出控制采用寄存器的循环移位实现，这种方法需要借助一种可配置循环移位交换网络来进行数据的动态排序，可配置循环移位交换网络需要占用额外的逻辑资源，而且信道初始消息在送入译码器之前需要进行交织，译码输出比特要经过反交织才能还原为原始发送比特序列，交织器的引入不仅需要消耗额外的逻辑资源，而且还会增加译码时延，同时这种方式对于实现非规则LDPC码而言是一个挑战。同时，现有的部分并行译码方法中，LDPC码译码算法的并行度是译码器结构中准循环奇偶校验矩阵的每一行块对应一个校验节点处理模块，每一列块对应一个变量节点处理模块，译码并行度相对固定。
发明内容
有鉴于此，本发明实施例期望提供低密度奇偶校验码的译码方法，已解决背景技术中存在的技术问题。
本发明实施例的技术方案是这样实现的：
本发明实施例提供了一种低密度奇偶校验码的译码方法，所述方法包括：
对低密度奇偶校验码进行类型分析得到所述低密度奇偶校验码的特征信息；
根据所述特征信息存储所述低密度奇偶校验码的校验信息和变量信息；
通过所述校验信息确定对应所述校验信息的校验子矩阵；
通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校验码的译码。
上述方案中，所述根据所述特征信息存储所述低密度奇偶校验码的校验信息和变量信息包括：
若所述低密度奇偶校验码对应的校验矩阵为规则码时，则将校验信息和变量信息保存至同一存储器；否则，将校验信息和变量信息分别保存至不同的存储器。
上述方案中，所述通过所述校验信息确定对应所述校验信息的校验子矩阵包括：
对所述校验信息对应的校验矩阵进行行分析和列分析得到位置特征信息，根据设定条件和所述位置特征信息将所述校验矩阵分解为设定数量的校验子矩阵。
上述方案中，所述对所述校验信息对应的校验矩阵进行行分析和列分析得到位置特征信息包括：
对所述校验矩阵进行行分析和列分析，得到所述校验矩阵中元素的位置信息；
从所述位置信息中提取出非零元素的位置特征信息，所述位置特征信息用于表征所述校验矩阵中循环子矩阵被分割的能力。
上述方案中，所述位置特征信息保存在块随机存储器的第一存储区。
上述方案中，所述通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校验码的译码包括：
将所述校验子矩阵的更新运算过程中的第一中间数据和变量矩阵的更新运算过程中的第二中间数据保存至块随机存储器的第二存储区；所述第一中间数据包括校验子矩阵的更新运算过程中的过程数据；第二中间数据包括变量矩阵的更新运算过程中的过程数据。
上述方案中，所述通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校验码的译码还包括：
分别对所述校验子矩阵中的元素和变量矩阵中的元素进行扩位处理得到第一扩位元素和第二扩位元素；
对通过所述第一扩位元素和第二扩位元素计算得到的计算结果进行截断。
上述方案中，在所述分别对所述校验子矩阵中的元素和变量矩阵中的元素进行扩位处理得到第一扩位元素和第二扩位元素之前还包括：
将所述校验子矩阵中的元素和变量矩阵中的元素转换为设定数据格式。
上述方案中，所述设定数据格式包括二进制补码。
本发明所提供的低密度奇偶校验码的译码方法根据低密度奇偶校验码的特征信息存储低密度奇偶校验码的校验信息和变量信息，简化了低密度奇偶校验码的译码过程；通过所述校验信息确定对应所述校验信息的校验子矩阵，提供了译码过程的并行处理能力，缩短了译码时间。
附图说明
图1为实施例1的LDPC码的译码方法的流程图；
图2为实施例3的LDPC码译码方法流程图；
图3为实施例3的高并行度部分并行译码器整体架构；
图4为实施例3的高并行度迭代译码模块结构图。
为了能明确实现本发明的实施例的结构，在图中标注了特定的尺寸、结构和器件，但这仅为示意需要，并非意图将本发明限定在该特定尺寸、结构、器件和环境中，根据具体需要，本领域的普通技术人员可以将这些器件和环境进行调整或者修改，所进行的调整或者修改仍然包括在后附的权利要求的范围中。
具体实施方式
在以下的描述中，将描述本发明的多个不同的方面，然而，对于本领域内的普通技术人员而言，可以仅仅利用本发明的一些或者全部结构或者流程来实施本发明。为了解释的明确性而言，阐述了特定的数目、配置和顺序，但是很明显，在没有这些特定细节的情况下也可以实施本发明。在其他情况下，为了不混淆本发明，对于一些众所周知的特征将不再进行详细阐述。
实施例1
本实施例提供了一种LDPC码的译码方法，如图1所示，本实施例方法包括：
步骤S101、对LDPC码进行类型分析得到所述LDPC码的特征信息；
LDPC码是一种具有稀疏校验矩阵的分组纠错码。几乎适用于所有的信道，因此成为编码界近年来的研究热点。它的性能逼近香农限，且描述和实现简单，易于进行理论分析和研究，译码简单且可实行并行操作，适合硬件实现。通常，按数据格式可以将LDPC码分为规则LDPC码和非规则LDPC码。规则LDPC码和非规则LDPC码在译码过程中的复杂度不同。因此，可以先对规则LDPC码和非规则LDPC码进行分类，降低LDPC码的译码复杂度，提高译码效率。
步骤S102、根据所述特征信息存储所述LDPC码的校验信息和变量信息；
根据规则LDPC码和非规则LDPC码针对性地对校验信息和变量信息，能够降低译码复杂度，提高译码精度。
步骤S103、通过所述校验信息确定对应所述校验信息的校验子矩阵；
校验信息对应校验矩阵，通过校验信息确定对应所述校验信息的校验子矩阵，即将校验矩阵分解得到校验子矩阵，提高了译码过程中的数据并行处理能力。
步骤S104、通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述LDPC码的译码。
本发明所提供的低密度奇偶校验码的译码方法根据低密度奇偶校验码的特征信息存储低密度奇偶校验码的校验信息和变量信息，简化了低密度奇偶校验码的译码过程；通过所述校验信息确定对应所述校验信息的校验子矩阵，提供了译码过程的并行处理能力，缩短了译码时间。
具体的，步骤S102包括：若所述LDPC码对应的校验矩阵为规则码时，则将校验信息和变量信息保存至同一存储器；否则，将校验信息和变量信息分别保存至不同的存储器。
具体的，步骤S103包括：对所述校验信息对应的校验矩阵进行行分析和列分析得到位置特征信息，根据设定条件和所述位置特征信息将所述校验矩阵分解为设定数量的校验子矩阵。其中，设定条件为译码过程中的根据实际情况进行设定的条件。将设定条件和位置特征信息结合起来对校验矩阵进行分解，能根据实际情况最大化提高译码的并行处理能力。
其中，所述对所述校验信息对应的校验矩阵进行行分析和列分析得到位置特征信息包括：对所述校验矩阵进行行分析和列分析，得到所述校验矩阵中元素的位置信息；从所述位置信息中提取出非零元素的位置特征信息，所述位置特征信息用于表征所述校验矩阵中循环子矩阵被分割的能力。实际中，可以将所述位置特征信息保存在FPGA的块随机存储器的第一存储区。
在译码过程中，矩阵之间需要反复迭代计算，矩阵本身也需要进行更新计算，在迭代计算和更新计算过程中会产生大量的中间数据，通过对中间数据的有效存储，能够降低译码复杂性和译码准确率。因此，步骤S104可以包括：将所述校验子矩阵的更新运算过程中的第一中间数据和变量矩阵的更新运算过程中的第二中间数据保存至块随机存储器的第二存储区；所述第一中间数据包括校验子矩阵的更新运算过程中的过程数据；第二中间数据包括变量矩阵的更新运算过程中的过程数据。
译码过程中，可以根据LDPC码或译码硬件的具体情况，将校验矩阵和变量矩阵中的元素进行扩位，并对扩位后计算得到的结果进行截断，能够降低译码过程中的精度损失，因此，步骤S104可以包括：分别对所述校验子矩阵中的元素和变量矩阵中的元素进行扩位处理得到第一扩位元素和第二扩位元素；对通过所述第一扩位元素和第二扩位元素计算得到的计算结果进行截断。在FPGA实现过程中，数据的表示是采用数字方法，用二进制来表示，数据在各模块之间传输时采用的是固定长度为16位，即在两个数做运算之前先扩展位数，做完运算在输出到下一模块时，对多于16位的最后几位去掉，即为截断。
针对不同的LDPC码和译码硬件，还可以直接将LDPC码的校验子矩阵和变量矩阵中的元素进行格式转换，以适应译码硬件的需要，提高译码效率。因此，在所述分别对所述校验子矩阵中的元素和变量矩阵中的元素进行扩位处理得到第一扩位元素和第二扩位元素之前还包括：将所述校验子矩阵中的元素和变量矩阵中的元素转换为设定数据格式。设定数据格式可以是多种，本实施例的所述设定数据格式包括二进制补码。
实施例2
为了克服现有的设计方法中，存在硬件资源消耗大，并行度设计不灵活，难以满足高速、有效、可靠的数据通信需求。本发明所采用的设计方案中，可利用FPGA内部固有的块随机存储器(BlockRAM)资源，一部分BlockRAM作为地址产生与控制模块，另一部分用于存储迭代运算产生的过程数据，实现了有序控制大量数据的读写，不需要设计数据移位交换网络，降低了实现复杂度，同时节约资源；采取有效的数字信号处理方法，先进行运算，对结果数据按需求进行截断，减少了中间处理过程的精度损耗；分析LDPC码校验矩阵的特征，迭代译码过程中将校验矩阵进行分块处理，根据实际需求和矩阵非‘0’元素分布情况增加译码并行度，以大幅提高系统吞吐量。具体的分块过程需依据实际的LDPC码校验矩阵而定，在本例中的校验矩阵由3×7块准循环矩阵组成，如果需增加译码并行度，则再将各小块矩阵进行分解。
本发明解决其技术问题所采用的技术方案包括数字信号处理技术、有序控制和存储中间数据技术、有效增加译码并行度设计技术。具体实现方案如下：
(1)有序读写中间处理数据设计
LDPC码译码器在迭代运算过程中，CNP(校验节点处理模块)计算的中间结果需要存储以供VNP(变量节点处理模块，其中，在M×N阶的校验矩阵H中，N表示校验矩阵的列，称为变量节点，M表示校验矩阵的行，称为校验节点)运算时使用，VNP模块计算的中间结果同样需要存储以供CNP模块运算时使用。大量的置信度消息在迭代运算过程中需不断进行读写操作，中间数据的读写操作关键在于避免大量数据读写时的地址冲突。在存储器设计中，当校验矩阵(当采用C×HT＝0来描述(l,k)的LDPC码时，其中，C为输出的码字；l为码长；k为信息序列长度)为规则循环矩阵时，同一位置对应的校验信息和变量信息可以采用同一个存储器存储，对于非规则LDPC码，校验信息和变量信息需用两组寄存器分别存储。
设计中充分利用FPGA内部固有的IP(Intellectual Property Core，知识产权核，指某一方提供的、形式为逻辑单元、芯片设计的可重用模块)核资源—BlockRAM。一部分作为地址产生与控制模块，预先存储校验矩阵特征信息，用于控制迭代过程中产生数据的读写操作(以校验矩阵中每个非零元素在校验矩阵中的位置作为数据存储在ROM中，作为中间存储器RAM的地址控制数据的输入/输出)，不需要采用移位交换网络的架构，简便了实现复杂度；另一部分作为数据存储模块，用于存储迭代运算产生的过程数据。
(2)增加译码并行度设计
部分并行译码器结构中采用一个CNP负责处理校验矩阵中的一个行块，而一个VNP负责处理校验矩阵的一个列块。译码过程是一个并串结合的过程，即各行块间的校验节点更新运算与各列块间的变量节点更新运算是并行执行的，而各行块内的校验节点更新运算与各列块内的变量节点更新运算则是串行执行的。
在高速数据传输应用中，对数据的吞吐量要求较高，因此需根据需求适当增加译码并行度来提高系统吞吐量。本发明中采用的设计思路是对校验矩阵中非‘0’位置的特征进行分析，根据需求(主要是应用中对于数据吞吐量的需求，数据传输的及时性等需求)将校验矩阵H中各循环子矩阵进一步分割，分成维数更小的若干子矩阵，再对这些更小的子矩阵进行并行处理，从而大幅增加CNP及VNP的处理并行度，从而提高系统吞吐量。
(3)量化
在实际工程应用中，数据运算必须定点实现，定点实现必然导致算法性能损失，定点实现的量化比特数越多性能损失就越小，但需要的存储空间和计算量也越大，因此需综合考虑性能与实现复杂度选取量化方案。
本方案应用中，初始信道似然比信息值(初始信道似然比信息即最初的信道特征值。因为该LDPC译码算法是根据给定的信道特征和接收到的信息估计出噪声信息后验概率，从而得出满足一定条件的噪声信息的估计值)大小均在600-1500之间，在迭代运算过程中有累加操作，因此设定数据最终的截断精度为16位比特，在实现中采用先扩位处理，最后对结果数据进行截断，数据格式采用二进制补码，减少了中间处理过程的精度损耗。
本实施例将FPGA内部BlockRAM的一部分配置成ROM，预先存储校验矩阵特征信息，用来控制中间数据存储模块的地址，从而不需要采用移位交换网络的架构，简便了实现复杂度，BlockRAM的另一部分用于存储校验节点处理模块(变量节点处理模块)每次处理后的中间数据，节约了寄存器资源；根据实际应用中数据吞吐量的需求，分析校验矩阵行列中非‘0’元素的位置特征(即统计每一行和列的非“0”元素的个数，以及非“0”元素在校验矩阵中的位置，即行列号)，将子矩阵根据需求分割，进而增加译码并行度，最终提高数据吞吐量；数据处理过程(对中间数据进行运算的过程，在FPGA实现LDPC码算法的设计中，主要指加法运算)中，采用先扩位进行运算，再进行数据截断的方式，减少中间处理过程带来的精度损耗。
实施例3
下面结合附图对本发明方法做进一步详细的说明。
附图2为本方法所采用的LDPC码译码算法流程图。
本发明采用的译码算法是带偏移量的最小和算法，具体译码算法步骤如下：
1)初始化。对特定的信道预设信息比特的先验概率。
其中，LLRn为对数似然比；yn为最初的信道特征值；Zmn为校验矩阵的行向量的信道对数似然比值；m为校验矩阵的列数；n为校验矩阵的行数；
2)横向更新。由信息节点(即指校验节点和变量节点)的信息概率(即接收到的信息值)按置信传播算法得出各校验节点的后验概率。对(其中，N(m)表示所有的行自然数)计算：
其中，Lmn为校验节点的后验概率值；β为校正系数，β不大于1；sign为符号函数；Z'为校验矩阵的行向量的信道对数似然比；n'为表示除本身行号
mn以外的校验矩阵中的行。
3)纵向更新。由校验节点的后验概率推算出信息节点的后验概率。对计算：
其中，L'为m'列时的校验节点的后验概率值；m'为表示除本身列号以外
mn的所有列。
4)累加处理。当所有的非零节点全部计算完成后，对所有的行数进行累加运算：
其中，Zn为累加运算的结果值。
5)判决输出。
量化判决其中，为行向量，为的第n个分量，n∈(1,N)；如果Zn≥0,则否则若或者达到最大迭代次数后，停止迭代，且将作为译码器输出值；否则返回迭代过程。
图3为高并行度部分并行译码器整体架构。
译码器由信道似然比信息存储器、迭代译码模块(包括CNP处理模块、中间信息存储器、VNP处理模块)、校验模块、输出缓冲模块组成。接收信号进入信道似然比信息存储器后，按帧进行存储，当一帧存储满后输入到迭代译码模块，同时开始接收第二帧数据；迭代模块接收数据后，不断交替进行CNP处理和VNP处理，译码结束后，判决信息输入到校验模块进行译码判决，校验正确后将信息输入到输出缓冲模块，等待下一帧数据进行译码。上述过程反复执行就得到了连续不断的译码数据流。
图4为高并行度迭代译码模块结构图。图中，VNPG为变量节点组；CNPG为校验节点组。
本发明采用FPGA实现了CCSDS(The Consultative Committee for Space DataSystems，太空数据系统咨询委员会)标准的(1536,1024)LDPC码的译码器。其校验矩阵H由3×7块大小为256×256的准循环矩阵阵列构成，各行行重和各列列重不完全相同，为不规则矩阵。LDPC译码器满足高速需求的关键在于迭代译码模块的设计，在于如何增加并行度以及如何有序读写中间数据存储器。
一般的部分并行译码器结构设计中，每一行块对应一个CNP，每一列块对应一个VNP。但在有些高速应用场合，这样的并行度仍无法满足高速译码需求，因此，本发明中，根据校验矩阵的特征，采用以下的方法，可以依据通信系统实际需求任意增加译码并行度。在此是将CNP(校验节点处理)单元的运算并行度增加一倍进行设计。
矩阵A(768,10)表示矩阵H中为‘1’的行位置信息，矩阵B(1792,6)表示矩阵H中为‘1’的列位置信息。由于矩阵A和B矩阵维数较大，此处没有给出具体计算过程，现给出计算结果如下：由矩阵A可知，校验矩阵H的行重分布分别为：第1～256行行重为3，第257～512行行重为10，第513～768行行重为10，由矩阵B可知，校验矩阵H的列重分布分别为：第1～256列列重为4，第257～512列列重为4，第513～768列列重为2，769～1024列列重为3，1025～1280列列重为1，1281～1536列列重为3，1537～1792列列重为6。需要说明的是，以上的数值是根据实际设计中的校验矩阵H得到的行重和列重值，即每行和每列的非“0”元素的个数。
由于在译码过程中只有在H中为‘1’的位置上的数据才起作用，因此，只需存储子循环矩阵中‘1’的位置，结合H矩阵的结构，将矩阵A分成三部分，第一部分为第1至256行，行重为3，第二部分为第257至512行，行重为10，第三部分为513至768行，行重为10，一个CNP每一部分中的每一列。当需要增加CNP处理并行度时，将每一部分的每一列进行n(n＝1,2,…)等分，就可将CNP并行度任意增加；同理，对应矩阵B，结合H矩阵的结构，当需要增加VNP处理并行度时，将每一部分的每一列进行k(k＝1,2,…)等分，就可将VNP并行度任意增加。因此，采用这种设计结构，很简单地可以任意增加部分并行译码器的并行度，从而使译码器处理速度满足高速需求。本设计中将CNP处理并行度定为46路并行，VNP处理并行度定为23路并行。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本发明各实施例中的各功能单元可以全部集成在一个处理模块中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (5)
1.一种低密度奇偶校验码的译码方法，其特征在于，所述方法包括：
对低密度奇偶校验码进行类型分析得到所述低密度奇偶校验码的特征信息；
根据所述特征信息存储所述低密度奇偶校验码的校验信息和变量信息；
通过所述校验信息确定对应所述校验信息的校验子矩阵；
通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校验码的译码；
其中，所述根据所述特征信息存储所述低密度奇偶校验码的校验信息和变量信息包括：若所述低密度奇偶校验码对应的校验矩阵为规则码时，则将所述低密度奇偶校验码对应的校验信息和变量信息保存至同一存储器；否则，将校验信息和变量信息分别保存至不同的存储器；
所述通过所述校验信息确定对应所述校验信息的校验子矩阵包括：
对所述校验信息对应的校验矩阵进行行分析和列分析得到位置特征信息，所述位置特征信息保存在块随机存储器的第一存储区；根据设定条件和所述位置特征信息将所述校验矩阵分解为设定数量的校验子矩阵；
所述通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校验码的译码包括：
将所述校验子矩阵的更新运算过程中的第一中间数据和变量矩阵的更新运算过程中的第二中间数据保存至块随机存储器的第二存储区；所述第一中间数据包括校验子矩阵的更新运算过程中的过程数据；第二中间数据包括变量矩阵的更新运算过程中的过程数据。
2.根据权利要求1所述的方法，其特征在于，所述对所述校验信息对应的校验矩阵进行行分析和列分析得到位置特征信息包括：
对所述校验矩阵进行行分析和列分析，得到所述校验矩阵中元素的位置信息；
从所述位置信息中提取出非零元素的位置特征信息，所述位置特征信息用于表征所述校验矩阵中循环子矩阵被分割的能力。
3.根据权利要求2所述的方法，其特征在于，通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校验码的译码还包括：
分别对所述校验子矩阵中的元素和变量矩阵中的元素进行扩位处理得到第一扩位元素和第二扩位元素；
对通过所述第一扩位元素和第二扩位元素计算得到的计算结果进行截断。
4.根据权利要求3所述的方法，其特征在于，在所述分别对所述校验子矩阵中的元素和变量矩阵中的元素进行扩位处理得到第一扩位元素和第二扩位元素之前还包括：
将所述校验子矩阵中的元素和变量矩阵中的元素转换为设定数据格式。
5.根据权利要求4所述的方法，其特征在于，所述设定数据格式包括二进制补码。
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