CN101499804A - 准循环低密度校验码的多码率译码器 - Google Patents

Abstract

本发明公开了一种数字通信领域的准循环低密度校验码的多码率译码器，其中：校验节点处理模块并行地接收存储单元池传输的信息，串行处理后，并行地更新到信息存储单元池；变量节点处理模块并行地接收并处理存储单元池信息，然后更新到相应的存储单元池；信息存储单元池用于存储校验节点和变量节点处理模块处理后的信息；逻辑控制单元用于控制多码率译码和译码过程中校验节点处理模块和变量节点处理模块的迭代操作进行控制，并对迭代过程进行自适应控制并将译码码字适时输出。本发明复杂度低、结构灵活，既降低了单个码字译码器复杂度，又能在一个码字译码器的资源基础上消耗增长很小的情况下处理不同码率的QC－LDPC码的目的。

Description

准循环低密度校验码的多码率译码器

技术领域

本发明涉及一种数字通信技术领域的译码器，具体地说，涉及的是一种准循环低密度校验码(简称QC-LDPC码)的多码率译码器。

背景技术

QC-LDPC码是当今数字通信领域研究的热点之一。QC-LDPC码是一种低密度校验码(简称LDPC码)。LDPC码是一种线性分组码，是由一个稀疏校验矩阵定义的。在GF(2)中，LDPC码的特点就是稀疏矩阵中“1”的个数远小于矩阵中“0”的个数。根据对应的校验矩阵行和列中“1”的个数是否分别相同，LDPC码可以分为规则码和非规则码——各行(或列)中“1”的个数相等则为规则码，否则称为非规则码。非规则码要比规则码的性能要好，但在硬件实现上较为复杂一些。同时，LDPC码还能用二分图来表示。在二分图中，变量节点和校验节点来分别表示校验矩阵中的行和列，然后对应于行列中“1”的位置把变量节点和校验节点连接起来，这种连接线称为二分图的边。

LDPC码的构造主要分为两类：伪随机的方法和结构化的方法。通过伪随机的方法构造出来的LDPC码，其校验矩阵中的“1”是杂乱无章的；而通过结构化的方法构造出来的LDPC码，其校验矩阵中的“1”呈现分块分布的特点。QC-LDPC码是一种通过结构化方法构造出来的LDPC码，其可以由基矩阵填充得到。QC-LDPC码与伪随机的方法构造出来的LDPC码相比，具有同等的性能，有的甚至还更加好；同时，QC-LDPC码得益于其结构化的特点，其编码方式也较为简单，使得硬件实现更为简单。所以，目前很多通信系统(802.16e，802.11n和DTMB)都提议使用QC-LDPC码作为其信道编码方案。

QC-LDPC码在译码时具有同LDPC码译码时相同的并行性，但由于译码的复杂度的限制导致硬件上的不可实现性，译码器的设计只能在吞吐量和硬件资源之间取一个折衷。这样，如何降低译码器的复杂度是QC-LDPC码译码器设计中所需要研究的。同时，当今通信系统中分级传输的要求对信道编码方案也提出了多码率的需求，即系统能自适应的采用同一码长不同码率的QC-LDPC码。由于单一码率的LDPC码的译码器所消耗的硬件资源已经很大，如何复用同一硬件资源来对不同码率的QC-LDPC码进行译码也是在译码器设计过程中需要考虑的。

在LDPC译码器的实现过程中一般采样一种修正的最小和算法，即ModifiedMin-Sum Algorithm(MMSA)，来代替标准的和积算法。这种译码算法能简化译码器实现复杂度，同时其性能损失也较小。

经对现有技术检索发现，Lei Yang等在《IEEE Trans.Circuits andSystems-I：Regular Papers》April 2006，pages：892-904中的“Codeconstruction and FPGA implementation of a low-error-floor multi-ratelow-density parity-checkcode decoder”(一种低误码平层的多码率LDPC码的码字构造及其译码器实现，Lei Yang等，IEEE电路与系统杂志：期刊I，2006年四月892-904页)提出了一种多码率LDPC码译码器的实现方法。这种方法通过结合码字构造来设计多码率的译码器，从而实现了三个不同LDPC码字的译码。这种方法不仅能有效保障译码器的译码性能。但这种方法由于需要结合码字构造，多码率译码器的结构和码字有很大关系，因此缺乏通用性。同时，由于译码器的设计过程中还是基于传统的半并行结构，在每次迭代过程中，数据的交换需要通过一个很大的交织器来实现，不仅消耗很多硬件资源，而且其逻辑关系还较为复杂，不易于数据同步等操作。

发明内容

本发明的目的在于针对现有技术的不足，提供一种准循环低密度校验码的多码率译码器，解决当前QC-LDPC码的译码器复杂度较高，结构不灵活的缺点，该译码器能降低译码器的复杂度，提高硬件资源的利用率，并能用同一译码器解码相同结构不同码率的QC-LDPC码。

本发明是通过以下技术方案来实现的，本发明包括校验节点处理模块(CPNU)、变量节点处理模块(VPNU)、信息存储单元池和逻辑控制模块，其中：

校验节点处理模块并行地接收存储单元池传输的信息，串行处理后，并行地更新到信息存储单元池；

变量节点处理模块并行地接收并处理存储单元池信息，然后更新到相应的存储单元池；

信息存储单元池用于存储校验节点和变量节点处理模块处理后的信息；

逻辑控制单元用于控制多码率译码和译码过程中校验节点处理模块和变量节点处理模块的迭代操作进行控制，并对迭代过程进行自适应控制并将译码码字适时输出。

本发明译码器采取两种终止迭代的准则：最大迭代次数和奇偶校验准则。也就是说当译码向量能够通过奇偶校验的话，那么不论是否达到最大迭代次数，就输出迭代向量。

所述信息存储单元池由多个存储单元构成，每个存储单元对应于校验矩阵基矩阵中的非零位。存储单元分别连接着对应的变量节点处理模块和校验节点处理模块。在多码率译码器中，同一个存储单元对应的校验节点处理模块或变量节点处理模块都可能不同，那么存储单元与处理单元中间通过数据选择器相连，从而达到存储单元与处理模块复用的目的。每个存储单元对应于一个循环块的信息存储。信息的存储按照循环块中非零位所在的行或列的顺序进行存储。每个非零位需要存储3个元素，即本地地址C、符号位sign和信息的幅度值V。

所述信息存储单元池，其存储单元的数量是由准循环低密度校验码对应的基矩阵中非零位个数决定的；存储单元中数据的存储顺序是根据准循环低密度校验码对应的基矩阵中非零位的位置和非零位对应的循环块的偏移量决定的。

所述校验节点处理模块主要包括串并转换单元、校验节点处理单元和数据更新器三个部分。串并转换单元用于把校验节点上的信息做并串处理；校验节点处理单元比较校验节点上面信息的幅度大小并记录其位置；数据更新器是用于对信息节点上的信息进行同步更新。在每次迭代循环中，从信息存储单元池中读出变量节点传输到各个校验节点的外信息，然后并行地输入到对应的校验节点处理模块。这些并行的外信息经过并串转换后依次串行地进入到校验节点处理单元。校验节点处理单元计算出校验节点上所有输入外信息幅度的最小值、次小值和所有外信息符号的异或操作结果。在校验节点处理单元工作的同时，每个串行处理的外信息的符号经过时延，和校验节点处理单元处理后得到的数据同步进入数据更新器。数据更新器根据校验节点处理单元输出的外信息幅度最小值、次小值和符号异或结果并行地更新校验节点各个输出外信息的值并存入对应的信息单元池。

所述校验节点处理模块处理多个校验节点的信息更新操作，校验节点处理模块在每个时钟都会得到目前所处理信息的符号位的与操作结果、信息幅度的最小值及其该信息的位置；校验节点上所有的信息更新是同步进行的，更新过程是通过比较原信息的地址是否就是校验节点处理单元所输出的最小幅度地址，如果是，那么更新值为次小值，负责为最小值。

所述变量节点处理模块由一组并行的模2加法器和截位器构成。模2加法器主要完成变量节点信息更新的操作。截位器的作用是把输入的数据进行低位截位，得到系统有限精度表示所需位宽的数据。在每次迭代循环中，从信息存储单元池中读出校验节点传输到各个变量节点的外信息以及变量节点上接收到的先验信息，然后并行输入到对应的变量节点处理模块。这些外信息首先在模2加法器完成校验节点的信息更新，然后经过截位操作后输入到逻辑控制模块，由这些逻辑控制根据得到的信息判断是进入下一步的循环还是输出译码码字。

本发明提供了一种适合多码率QC-LDPC码译码器的结构，和相同译码器方案相比，具有复杂度低、结构灵活的特点。通过以循环块为基础的存储单元池，串行处理并行变量节点的信息的校验节点处理模块以及并行处理的变量节点处理模块，达到既降低了单个码字译码器复杂度，又能在一个码字译码器的资源基础上消耗增长很小的情况下处理不同码率的QC-LDPC码的目的。

附图说明

图1：本发明数据处理流程图。

图2：本发明译码器结构框图。

图3：本发明译码器信息存储单元池示意图；

其中(a)为非零循环单元，(b)为(a)对应的存储单元。

图4：本发明译码器校验节点处理模块结构图。

图5：本发明译码器变量节点处理模块结构图。

具体实施方式

下面结合附图对本发明的实施例作详细说明：本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图1所示，本实施例包括校验节点处理模块、变量节点处理模块、信息存储单元池和逻辑控制模块。101是由校验节点处理模块、信息存储单元池2和变量节点处理模块构成；102是逻辑控制模块。其中：校验节点处理模块并行地接收存储单元池传输的信息，串行处理后，并行地更新到信息存储单元池；变量节点处理模块并行地接收并处理存储单元池信息，然后更新到相应的存储单元池；信息存储单元池用于存储校验节点和变量节点处理模块处理后的信息；逻辑控制单元用于控制多码率译码和译码过程中校验节点处理模块和变量节点处理模块的迭代操作进行控制，并对迭代过程进行自适应控制并将译码码字适时输出。

译码器中数据处理顺序如下：

(1).首先，从信道接收到的信道数据向量经过初始化模块处理后，得到初始信息并存入初始信息存储模块。

(2).然后，从变量节点传输的信息被送入校验节点处理模块进行处理，校验节点信息依次被更新，其中，第一次循环中，变量节点的外信息值为零，所以变量节点所传输的信息就是变量节点上的初始信息。同时，奇偶校验模块还对上次迭代过程中判决的

(3).变量节点处理模块接收从校验节点传输过来的信息，经过变量节点处理模块处理后，变量节点信息依次被更新；

(4).步骤(2)和(3)构成一次迭代。每次迭代后，都对校验节点处理模块所得到的符号信息进行硬判。当奇偶校验模块输出使能信号或者迭代次数达到最大迭代次数时，输出硬判的译码向量，并通知译码器开始处理下一个块的数据向量。

如图2所示，在具体的多码率译码器的设计过程中，有两个因素需要统筹考虑：信息存储单元的数量及校验节点处理模块的数量(见图2)。信息存储单元的数量应该不小于各码率的校验矩阵所对应的基矩阵中非零的个数的最大值。校验节点处理模块的数量则根据译码器的设计的吞吐量来选择。在选择的时候应该以各码率的校验矩阵所对应的基矩阵的行数的公约数来决定，这个公约数通常是不小于各基矩阵中最小行数的一个值。如三个码率的基矩阵行数分别为12、25和38，那么校验节点处理模块个数可定为13、26或者39。

信息存储单元与校验节点处理模块的连接需要根据处理模块的数量决定。当校验节点处理模块数量大于各码率所有对应基矩阵中行数时，可以用同一个处理模块计算一个校验节点的信息更新；当校验节点处理模块数量小于各码率所有对应基矩阵中行数时，可以用同一个处理模块计算多个校验节点的信息更新。

每个信息存储单元对应于低密度校验矩阵中的一个非零循环块。图3是非零循环块及对应存储单元的示意图(分别如(a)和(b)所示)。其中图3(a)为一个偏移量为s的大小为m的非零循环单元，图3(b)为对应的按列存储的存储单元，每个单元包括m个信息，每个信息由3个元素构成，即本地地址C、符号位sign和信息的幅度值V。

校验节点处理模块(见图4)是本译码器的重要模块，下面对其原理及实现作详细说明：

在LDPC译码器的实现过程中一般采样一种修正的最小和算法(MMSA)，改进的最小和算法简述如下：

[1].初始化。信道接收到的信号y_i，通过公式(1)得到初始的信息值Q_v。

$Q_v\stackrel{\mathrm{\Δ}}{=}\mathrm{LLR}\left(y_i\right)=\log \frac{P(x_i=1|y_i)}{P(x_i=0|y_i)}---\left(1\right)$

[2].校验节点的信息更新。R_cv表示校验节点更新的外信息，其方向是沿LDPC码的校验矩阵所对应二分图的边从校验节点到相邻的变量节点。L_v′c表示校验节点上除对应的边以外的边上传递的外信息，其方向是从变量节点到校验节点。更新的校验节点外信息R_cv可以通过公式(2)得到：

$R_{\mathrm{cv}}=\left(\underset{v\′\∈R_{c\backslash v}}{\mathrm{\Π}}\mathrm{sign}\left(L_{v\′c}\right)\right)\×\underset{i\′\∈R_{c\backslash v}}{\min }\left|L_{v\′c}\right|---\left(2\right)$

[3].变量节点的信息更新。L_vc表示变量节点更新的外信息，其方向是沿LDPC码的校验矩阵所对应二分图的边从变量节点到相邻的校验节点。R_c′v表示变量节点上除对应的边以外的边上传递的外信息，其方向是从校验节点到变量节点。更新的变量节点外信息L_vc可以通过公式(3)得到：

$L_{\mathrm{vc}}=(Q_v+\underset{c\′\∈C_{v\backslash c}}{\mathrm{\Σ}}{R}_{c\′v})\×\mathrm{\ω},$ 其中：ω＝0.75       (3)

[4].符号的信息值更新。校验节点和信息节点经过一轮更新后，符号的信息值L_v可通过公式(4)得到：

$L_v=Q_v+\underset{c\∈C_v}{\mathrm{\Σ}}{R}_{\mathrm{cv}}---\left(4\right)$

然后，对L_v按照公式(5)进行硬判，然后得到译码向量

。

$C_i=\left\{\begin{array}{cc}1& \mathrm{if}{L}_v>0\\ 0& \mathrm{else}\end{array}\right.---\left(5\right)$

从算法中的校验节点信息更新操作可以知道，信息更新包括两部分的操作，即幅度的最小值和符号位的模2操作。幅度的最小值的求解可以对节点上所有信息进行比较，得到一个最小值和一个次小值，这样当最小值等于需要更新的边上信息的幅度时，用次小值进行节点信息的更新；否则，用最小值来更新节点的信息。符号位的操作可以先对节点上所有信息的符号位进行模2操作，然后再与自身的符号进行模2操作，这样就可以得到所需符号位。

在校验节点处理模块中，通过如下操作实现上述原理的：

(1)首先，并行输入到CNPU中的信息Lvc^(i-1)(其中(i-1)表示第i-1次迭代)，由符号位和幅度两部分组成。其经过串并转换后，串行的进入校验节点处理单元；

(2)然后，在校验节点处理单元中，新输入的信息其符号位与现有的数据进行模2运算，把结果更新到符号位。新输入的信息幅度同现有数据的幅度进行比较，当新输入信息的幅度更小时，校验节点处理单元中的信息幅度更新为新输入信息幅度。每次操作后，校验节点处理单元中的计数器自动加“1”。当信息幅度更新时，用一个寄存器记录当前计数器值，即幅度最小值的地址。

(3)当计数器达到设定值的时候，数据更新器得到更新使能信号，并得到四个值：符号位Sign、幅度最小值Min、幅度次小值Sub_min及幅度最小值的地址Num。同时，计数器被重新置零。

(4)在数据更新器中，各更新位上的符号位Sign_D同输入的符号位Sign进行模2操作，并将结果更新到符号位；同时，输入的地址也与本地地址addr进行比较，当两者相同时，更新的信息幅度取输入幅度次小值，否则取最小值。

变量节点处理模块主要是对校验节点传输过来的外验信息进行累加、截位操作。图5是本发明译码器变量节点处理模块结构图，该处理模块一个度为3的变量节点。在该模块中，信道信息Qv和校验节点传输过来的外验信息Rcv⁽ⁱ⁾先进行累加操作。其中信道信息Qv和所有的外验信息Rcv⁽ⁱ⁾累加后输出作为硬判的输入；信道信息Qv和所有除输出以外的外验信息Rcv⁽ⁱ⁾累加后经过系数相乘后输入截位器模块，截位后得到Lvc⁽ⁱ⁾进入下一个循环。

其中：(i)表示第i次迭代；截位器可以有移位累加器构成，具体来说X×0.75＝X>>1+X>>2(>>表示向右移位操作)。

下面以国家数字电视地面传输标准中的多码率LDPC码为例，介绍本发明的具体实施效果。

表一：国标中的三个LDPC码的特点

 

LDPC码	列重	行重	非零数量
				(7493，3048)	[3，4，11]＝(31，18，10)	[7，8]＝(5，30)	275
(7493，4572)	[3，4，7，16]＝(27，18，9，5)	[12，13]＝(3，20)	296
				(7493，6096)	[3，4，11]＝(12，37，10)	[26，27]＝(3，8)	294

根据以上译码器结构设计得到译码器的参数设置如下：

表一：处理模块

在Xilinx公司的Virtex-II系列XC2VP70芯片平台下，译码三个不同码率的码字其资源消耗如下：

表二：资源消耗

 

硬件资源	数量	使用率
			Slices	17，466	53％
Slices Flip Flops	25，340	38％
			4-Input LUTs	33，784	51％
Block RAMs	234	71％
			Bonded IOBs	59	6％
GCLKs	3	18％

实验证明：由于采用本实施例的译码器结构，本译码器译码三个码字所消耗的存储单元跟译码一个码字所需要的存储单元几乎相同。当然，由于译码三个码字时所需要的控制也更加复杂了，其所消耗的控制逻辑是译码一个码字的逻辑控制的2倍左右。但总的而言，所有资源消耗比原来合并三个码字的硬件结构所消耗资源要降低30％左右。因此，本发明所提出的准循环LDPC码多码率译码器结构有效地降低了译码器的实现复杂度。

Claims (6)

1、一种准循环低密度校验码的多码率译码器，其特征在于包括校验节点处理模块、变量节点处理模块、信息存储单元池和逻辑控制模块，其中：

校验节点处理模块并行地接收存储单元池传输的信息，串行处理后，并行地更新到信息存储单元池；

变量节点处理模块并行地接收并处理存储单元池信息，然后更新到相应的存储单元池；

信息存储单元池用于存储校验节点和变量节点处理模块处理后的信息；

逻辑控制单元用于控制多码率译码和译码过程中校验节点处理模块和变量节点处理模块的迭代操作进行控制，对迭代过程进行自适应控制并将译码码字适时输出。

2、根据权利要求1所述的准循环低密度校验码的多码率译码器，其特征是，所述信息存储单元池由多个存储单元构成，每个存储单元对应于校验矩阵基矩阵中的非零位，其中存储单元分别连接着对应的变量节点处理模块和校验节点处理模块，在多码率译码器中，同一个存储单元对应的校验节点处理模块或变量节点处理模块都可能不同，那么存储单元与处理单元中间通过数据选择器相连，从而达到存储单元与处理模块复用，每个存储单元对应于一个循环块的信息存储，信息的存储按照循环块中非零位所在的行或列的顺序进行存储，每个非零位需要存储3个元素，即本地地址C、符号位sign和信息的幅度值V。

3、根据权利要求2所述的准循环低密度校验码的多码率译码器，其特征是，所述信息存储单元池，其存储单元的数量是由准循环低密度校验码对应的基矩阵中非零位个数决定的；存储单元中数据的存储顺序是根据准循环低密度校验码对应的基矩阵中非零位的位置和非零位对应的循环块的偏移量决定的。

4、根据权利要求1所述的准循环低密度校验码的多码率译码器，其特征是，所述校验节点处理模块包括串并转换单元、校验节点处理单元和数据更新器三个部分，其中：串并转换单元用于把校验节点上的信息做并串处理；校验节点处理单元比较校验节点上面信息的幅度大小并记录其位置；数据更新器是用于对信息节点上的信息进行同步更新，在每次迭代循环中，从信息存储单元池中读出变量节点传输到各个校验节点的外信息，然后并行地输入到对应的校验节点处理模块，这些并行的外信息经过并串转换后依次串行地进入到校验节点处理单元，校验节点处理单元计算出校验节点上所有输入外信息幅度的最小值、次小值和所有外信息符号的异或操作结果，在校验节点处理单元工作的同时，每个串行处理的外信息的符号经过时延，和校验节点处理单元处理后得到的数据同步进入数据更新器，数据更新器根据校验节点处理单元输出的外信息幅度最小值、次小值和符号异或结果并行地更新校验节点各个输出外信息的值并存入对应的信息单元池。

5、根据权利要求1所述的准循环低密度校验码的多码率译码器，其特征是，所述校验节点处理模块处理多个校验节点的信息更新操作，校验节点处理模块在每个时钟都会得到目前所处理信息的符号位的与操作结果、信息幅度的最小值及其该信息的位置；校验节点上所有的信息更新是同步进行的，更新过程是通过比较原信息的地址是否就是校验节点处理单元所输出的最小幅度地址，如果是，那么更新值为次小值，负责为最小值。

6、根据权利要求1所述的准循环低密度校验码的多码率译码器，其特征是，所述变量节点处理模块由一组并行的模2加法器和截位器构成，模2加法器完成变量节点信息更新的操作，截位器把输入的数据进行低位截位，得到系统有限精度表示所需位宽的数据，在每次迭代循环中，从信息存储单元池中读出校验节点传输到各个变量节点的外信息以及变量节点上接收到的先验信息，然后并行输入到对应的变量节点处理模块，这些外信息首先在模2加法器完成校验节点的信息更新，然后经过截位操作后输入到逻辑控制模块，由这些逻辑控制根据得到的信息判断是进入下一步的循环还是输出译码码字。

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