CN101079639B - 基于节点存储器的低密度奇偶校验解码装置和方法 - Google Patents

Abstract

提供了一种用于在通信系统中解码低密度奇偶校验(LDPC)码的装置。在该LDPC解码装置中，边存储器，用于存储通过边在变量节点和校验节点之间传递的消息。校验节点存储器，用于存储节点值。节点处理器，用于利用存储在节点存储器和边存储器的至少一个中的信息来执行节点处理操作，在节点存储器中存储通过执行所述节点处理操作产生的校验节点值，以及在边存储器中存储通过执行所述节点处理操作而产生的消息。切换器，用于通过置换操作切换节点存储器与节点处理器的输出。奇偶校验验证器，用于对来自节点存储器的输出进行奇偶校验。控制器，用于提供用于控制节点处理器的控制信号。

Description

基于节点存储器的低密度奇偶校验解码装置和方法

技术领域

本发明一般涉及低密度奇偶校验(Low-Density Parity Check，LDPC)解码器，并且具体涉及基于节点(node)存储器结构的高效LDPC解码装置和方法。

背景技术

首先由Gallager提出并由Mackay再研究的LDPC码最近已经作为下述码而引起人们注意，所述码通过基于和-积(sum-product)算法的置信传播解码能够展示逼近香农(Shannon)容量极限(capacity limit)的优越性能。

此后，Richardson等提出了这样一种密度演化技术(density evolutiontechnique)，该密度演化技术对组成了LDPC码的因子图(factor graph)中的在解码处理期间所产生和更新的消息的概率分布的变化进行追踪。此外，对于在无环(cycle-free)因子图中的无限迭代，Richardson等提出了在因子图中变量(variable)和校验节点的度数分布，其可以使能够使错误概率收敛到0的信道参数(例如，阈值)最大化。更进一步地，Richardson等已经在理论上展示了甚至可以应用这样的情况到有环的有限长度的LDPC码。Richardson等亦已经展示了利用密度演化技术不规则LDPC码的理论信道容量能够逼近香农容量极限高达0.0045dB。

LDPC码可能会增加编码/解码处理的复杂度，因为它的性能随着包大小的增加而增加。最近，Flarion公司已经提出了一种即使对于大型包大小的也能够以低硬件复杂度实现的多边(multi-edge)型矢量LDPC码。例如块LDPC(BLDPC)码这样的矢量LDPC码是下面这样的码，即使用例如校验矩阵这样的小型基H矩阵，也能够通过矢量化结构的并行实现来实现用于这种码的高效编码器/解码器。正在讨论由于BLDPC码的并行因子所造成的并行实现作为数据速率大幅提高的下一代移动通信系统中的基础码的可能替换方案，因为与例如turbo码和卷积码之类的其他码相比，BLDPC码能够实现更高吞吐量的解码器。

LDPC码是通用线性块码的一种特殊情况，并且其被定义为奇偶校验矩阵。

图1是描述通用LDPC码的Tanner图以及奇偶校验矩阵的图解。在图1中，示出了用于2个信息位以及3个奇偶校验位的Tanner图以及奇偶校验矩阵H。

参考图1，在Tanner图中，变量节点表示码字的位，并且校验节点表示一个校验等式。因此，变量节点的数量N表示码字的长度，即H矩阵的列大小，并且校验节点的数量R表示奇偶校验位的数量，即H矩阵的行大小。因此，在图1中示出的是速率＝2/5的LDPC码的示例。由H矩阵中的‘1’来表示在Tanner图中用于连接节点的边(edge)。

图2是图示了通用消息传递解码器的操作的图解。

参考图2，可以利用二分图(bipartite graph)中的消息传递概念来描述用于通用LDPC码的解码器，并且解码器通过交换在如图2所示的变量节点与校验节点之间的消息即外界消息，从而以迭代计算方法进行操作。

如在图2中所示，m_j，i ^VC表示从第j个变量节点到第i个校验节点传递的消息，并且m_j，i ^VC通过变量节点处理器的操作产生。此外，m_i，j ^VC表示从第i个校验节点到第j变量节点传递的消息，并且m_i，j ^VC通过校验节点处理器的操作产生。

在公知的和-积(sum-product)算法中，可以将每个消息的产生表示为如在等式(1)和等式(2)中列出的那样：

$m_{j,i}^{\mathrm{VC}}=y_j+\left(\underset{\underset{k\≠j}{k\∈C\left(j\right)}}{\mathrm{\Σ}}{m}_{k,j}^{\mathrm{VC}}\right),$ ……………(1)

$p_{i,j}^{\mathrm{CV}}=\underset{k\∈V\left(i\right),k\≠i}{\mathrm{\Π}}F\left(p_{k,i}^{\mathrm{VC}}\right)$

$q_{i,j}^{\mathrm{CV}}=F^{-1}\left(\underset{k\∈V\left(i\right),k\≠i}{\mathrm{\Σ}}F\left(q_{k,i}^{\mathrm{VC}}\right)\right),$ …………………·(2)

等式(1)表示用于变量节点处理器的消息产生的表达式，而等式(2)表示用于校验节点处理器的消息产生的表达式。

如在等式(1)中所示的那样，y_j表示对应于第j个变量节点的对数似然比(log-likelihood ratio，LLR)，即所接收的第j个位，C(j)表示连接至第j个变量节点的校验节点的索引集(index set)，以及V(i)表示连接至第i个校验节点的变量节点的索引集。

如在等式(2)中所示的那样，p表示消息m的符号，例如，+1或-1，并且q表示消息m的幅度，对于x＞＝0，F(x)＝-log(tanh(x/2))，而对于x＜0，F(x)＝+log(tanh(-x/2))。

利用消息传递算法进行操作的通用LDPC解码器通过迭代计算处理来解码信息位。

通过基H矩阵的展开，可以找到块LDPC码，并且下面将会参考图3对其进行说明。

图3是图示通用块LDPC码的图和奇偶校验矩阵的图解。

参考图3，示出了通过由并行因子的数量Z＝2对图1中使用的H矩阵进行扩展所获得的H矩阵的图和奇偶校验矩阵。对于Z＝2，在图3中，码字的长度被扩展两倍。在这种情况下，可以将所扩展的H矩阵表示为其中现有基H矩阵中的每个元素是Z×Z矩阵的矩阵。

如在图3左侧中所示的那样，当简单地扩展在图1中所示的H矩阵时，单位矩阵(I)位于“1”的位置。然而，在这种情况下，因为在图中的层(layers)之间没有信息交换，因此不可能获取与码字长度的增加相对应的编码增益(gain)。因此，如在图3右侧中所示的那样，通过边置换(edge permutation)在层之间任意做出边的连接。这等同于在与基H矩阵中的位置“1”相对应的地方利用置换矩阵而不是单位矩阵。如上所述，在块LDPC中，解码器可以增大吞吐量，因为它可以以Z为单位执行并行处理，从而有助于减少控制开销。

同时，当交换节点消息时，解码器产生边的V2C消息，即，变量节点的传出消息(outgoing message)，并且产生C2V消息，即，校验节点的传出消息。

通用消息传递解码器可以不考虑边消息的更新顺序而操作。确定边消息的更新顺序的方案被称为调度方案，并且这影响基于解码器的迭代的收敛速率。

将通常使用的调度方案分类为洪流调度(flooding scheduling)和串行调度方案。洪流调度方案在更新所有V2C消息后更新所有C2V消息，而串行调度方案执行基于节点的操作。

此外，可以划分串行调度方案为基于变量节点的串行调度方案和基于校验节点的串行调度方案。基于校验节点的串行调度方案首先对更新与一个校验节点相连的传出消息(即，C2V消息)所需的传入消息(incoming message)(即，V2C消息)进行更新。在更新了连接至一个校验节点的所有传出消息后，基于校验节点的串行调度方案移至下一个校验节点，然后执行更新，重复这个操作。基于变量节点的串行调度方案还能够执行类似的操作。

图4是图示传统解码器结构的图解。

参考图4，示出了用一个矢量节点处理器(VNP)和一个矢量边消息存储器(VMM)实现的传统解码器。

VNP包括至少一个节点处理器单元，并且每个节点处理器单元执行Z个计算。此外，VNP能够根据控制信号执行变量节点或校验节点计算。解码器应该能够用一个VMM来存储V2C和C2V消息这两者。因此，对这个结构仅能够应用洪流调度方案。

举例来说，当VNP作为变量节点处理器第一次启动操作时，已经在VMM中存储了C2V消息。因此，为了更新第一个变量节点的传出消息(即，V2C消息)，VNP读取存储在VMM中的C2V消息，计算传出消息，并且之后在对其执行读操作的存储器地址中存储V2C消息。

在对所有变量节点执行了计算后，将VMM中的所有消息更新为V2C消息。此后，VNP根据控制信号执行校验节点处理器的操作。也就是说，为了每个边用一个存储器来存储和处理V2C与C2V消息这两者，只有洪流调度技术是可行的。

除此之外，存在于VNP和VMM之间的切换(switching)设备执行例如如在图3中描述的层之间的边置换。

在这种情况下，因为传统解码器用一个VNP顺序地执行计算，因此它具有很小的存储器大小和简单的硬件，但是它具有低解码器吞吐量。之后将会参考图6A和6B给出它的详细说明。

图5是图示传统解码器的另一个结构的图解。特别地，图5示出了具备2个VNP的解码器的结构。

如在图5中所示的那样，每个VNP仅担任变量节点处理器和校验节点处理器其中之一，并且传统解码器能够提高解码吞吐量，因为两个处理器同时操作。类似地，存在于VNP和VMM之间的切换设备执行例如在图3中描述的层之间的边置换。然而，具备如在图5中所示结构的解码器需要用于存储C2V消息和V2C消息的分离存储器。因此，与在图4中所示结构的存储器相比，存储器增加一倍，即硬件增加一倍，这导致物理大小的增加。

因此，需要一种能够用较低复杂度获得较高吞吐量的解码器，及其设计和实现方法。

发明内容

本发明的一个方面是为了解决至少上述问题和/或缺陷，并且提供至少以下描述的优点。从而，本发明的一个方面是提供一种能够以较低解码器复杂度获得较高吞吐量的解码装置和方法。

本发明的另一个方面是提供了这样一种LDPC解码装置和方法，该LDPC解码装置和方法与单独利用消息存储器相比能够减少存储器的使用并且在使用矢量节点处理器的同时能够实现较高吞吐量。

根据本发明的一个方面，提供了一种用于在通信系统中解码低密度奇偶校验(LDPC)码的装置，该LDPC解码装置包括：边存储器，用于存储通过边在变量节点和校验节点之间传递的消息；节点存储器，用于存储校验节点值；节点处理器，用于利用存储在节点存储器和边存储器的至少一个中的信息来执行节点处理操作，在节点存储器中存储通过执行所述节点处理操作产生的校验节点值，以及在边存储器中存储通过执行所述节点处理操作而产生的消息；切换器，用于通过置换操作切换节点存储器与节点处理器的输出；奇偶校验验证器，用于对来自节点存储器的输出进行奇偶校验；以及控制器，用于提供用于控制节点处理器的控制信号。

根据本发明的另一个方面，提供了一种用于在通信系统中解码低密度奇偶校验(LDPC)码的装置，该LDPC解码装置包括：节点存储器，用于存储校验节点值；节点处理器，用于执行节点处理操作，并且根据节点处理操作产生存储在节点存储器中的校验节点值；以及切换器，其位于节点存储器和节点处理器之间，用于通过置换操作来切换节点存储器和节点处理器的输出。

根据本发明的另一个更进一步的方面，提供一种用于在通信系统中解码低密度奇偶校验(LDPC)码的方法，该LDPC解码方法包括：初始化变量节点、校验节点和边；用先前更新的边和节点消息值来更新节点和边的消息当中的至少一个消息；以及存储更新的边消息或更新的节点消息。

附图说明

从以下结合附图的详细的说明中，本发明的以上和其他目标、特征以及优点将会变得更显而易见，其中：

图1是图示通用LDPC码的Tanner图和奇偶校验矩阵的图解；

图2是图示通用消息传递解码器的操作的图解；

图3是图示通用块LDPC码的图和奇偶校验矩阵的图解；

图4是图示传统解码器的结构的图解；

图5是图示传统解码器的另一个优选结构的图解；

图6A和6B是图示在通用解码器中使用的洪流调度方案的图解；

图7A至7F是图示在根据本发明的解码器中使用的基于节点存储器的串行调度方案的图解；

图8是图示根据本发明的解码器的结构的图解；以及

图9是图示根据本发明的节点处理器的内部结构的图解。

具体实施方式

参考附图，现在将会详细描述本发明的优选实施例。在接下来的说明中，为了清楚和简明起见已经省略了这里所合并的公知功能与配置的详细说明。

本发明提供了一种方案和装置，该方案和装置用于实现用基于变量节点的串行调度方案来执行消息传递的解码器。具体来说，本发明是一种使用一个V2C消息存储器而不使用分离的C2V边消息存储器的方案，并且该方案使用与C2V消息存储器不同的校验节点存储器。

根据本发明的校验节点存储器为每个校验节点存储预定的典型值(representative value)，并且存储元素的数量等于校验节点的数量。

因此，与如在图5中所描述那样的分别使用V2C和C2V边消息存储器相比，本发明能够减少存储器的使用。此外，根据本发明，为了更新V2C消息，变量节点处理器根据需要产生相关的C2V消息。以这样的方式，与图4中的解码器相比，新的解码器能够仅以一个矢量节点处理器(VNP)就可实现高吞吐量。

如上所述，本发明提供了一种方案和装置，该方案和装置用于实现一种利用基于变量节点的串行调度方案来执行消息传递解码的解码器，并且现在将会参考附图说明所提供的解码器的优选操作。

在提供本发明的说明之前，将会参考图6A和6B描述现有解码器的操作。

图6A和6B是描述在通用解码器中使用的洪流调度方案的图解。

参考图6A和6B，在传统的洪流调度方案中，变量节点处理器(即，用于V2C消息产生)和校验节点处理器(即，用于C2V消息产生)顺序地操作。也就是说，解码器首先全部更新如图6A中所示的所有边的V2C消息，并且之后更新如图6B中所示的所有C2V消息。

当交换变量节点值和校验节点值时，这个结构没有使用其他节点的值。举例来说，当产生V2C消息时，变量节点处理器使用C2V消息，并且随后使用的C2V消息是由先前的迭代的校验节点处理器更新的消息。也就是说，传统技术不能利用在更新V2C消息的处理中首先更新的V2C消息来更新C2V消息。

图7A至7F是描述在根据本发明的解码器中使用的基于节点存储器的串行调度方案的图解。

参考图7A至7F，根据本发明的LDPC解码方法利用已更新的消息首先更新相关消息，从而提高解码器的性能，即收敛速率(convergence rate)。也就是说，当图7A所示更新第一变量节点的V2C消息时，LDPC解码方法应先前获取连接至第一变量节点的边(即，边‘a’和‘b’)的C2V消息。

为了获取与所述第一变量节点相关的C2V消息，如在图7B中所示的那样，LDPC解码方法通过第一和第二校验节点处理器的操作产生消息，以更新连接至变量节点的边‘a’和‘b’(即，由虚线表示的)的C2V消息。

此后，如在图7C中所示的那样，LDPC解码方法获取边‘a’和‘b’的C2V消息并且通过所获取的节点‘a’和‘b’的C2V消息产生连接至边‘a’和‘b’的V2C消息。接下来，如在图7D中所示的那样，为了产生连接至第二个变量节点的边(即，边‘d’，‘e’和‘f’)的V2C消息，LDPC解码方法获取边的C2V消息。获取C2V消息的操作与图7A中的操作类似，并且LDPC解码方法先前获取连接至第二变量节点的边‘d’，‘e’和‘f’的C2V消息。

图7E示出了相关校验节点处理器为了更新连接至第二变量节点的边‘d’，‘e’和‘f’的C2V消息的操作。在此，利用来自第一变量节点的已更新V2C消息来产生边‘d’和‘e’的C2V消息。

其结果是，如在图7F中所示的那样，LDPC解码方法获取边‘d’，‘e’和‘f’的所有有关的C2V消息并且通过已更新的C2V消息生成边‘d’，‘e’和‘f’的V2C消息。

在本发明中，如果在图7A至7F所示的方法中全部更新与所有变量节点相关的V2C消息，那么亦自动更新C2V消息。在本发明的LDPC解码方法中，根据需要产生C2V消息以产生变量节点的V2C消息。也就是说，因为使用在先前消息传递处理中立即更新的V2C消息以根据需要产生C2V消息，所以消息的收敛速率增加了。可以如在等式(3)和等式(4)中列出的那样表述这个过程。

$m_{v,c}^{\mathrm{VC}}\←y_v,$ 对于所有v和c∈C(v)，

$q_c\←\underset{v\∈V\left(c\right)}{\mathrm{\Σ}}F\left(\right|m_{v,c}^{\mathrm{VC}}\left|\right),$ 对于所有c    ………(3)

$p_c\←\underset{v\∈V\left(c\right)}{\mathrm{\Π}}\mathrm{sgn}\left(m_{v,c}^{\mathrm{VC}}\right),$ 对于所有c

for all v，

$L\←y_v+\underset{c\∈C\left(v\right)}{\mathrm{\Σ}}{F}^{-1}(m_c-F\left(m_{v,c}^{\mathrm{VC}}\right))$

for all c∈C(v)

$q_{\mathrm{tmp}}\←q_c-F\left(\right|m_{v,c}^{\mathrm{VC}}\left|\right)$

$p_{\mathrm{tmp}}\←p_c\·\mathrm{sgn}\left(\right|m_{v,c}^{\mathrm{VC}}\left|\right)................\left(4\right)$

$m_{v,c}^{\mathrm{VC}}\←L-F^{-1}\left(q_{\mathrm{tmp}}{p}_{\mathrm{tmp}}\right)$

$q_c\←q_{\mathrm{tmp}}+F\left(\right|m_{v,c}^{\mathrm{VC}}\left|\right)$

$p_c\←p_{\mathrm{tmp}}\·\mathrm{sgn}\left(m_{v,c}^{\mathrm{VC}}\right)$

end

end

等式(3)和等式(4)分别表示根据本发明的LDPC解码方法中的初始化阶段和迭代阶段。

如在等式(3)和等式(4)中所示的那样，v和c分别表示变量节点和校验节点，q_c表示节点存储器值m_c的幅度，p_c表示节点存储器值m_c的符号，V(c)表示与第c校验节点相邻的变量节点的索引集，以及，C(v)表示与第v变量节点相邻的校验节点的索引集，对于x＜0，sgn(x)＝-1，并且对于x≥0sgn(x)＝+1。

在等式(3)所示的初始化阶段中，初始化m_vc为y_v，其中y_v是输入对数似然比(LLR)。在此，m_v，c ^VC表示从第v变量节点至第c校验节点所传递的消息，其中v和c是下标。在m_vc的初始化之后，如在等式(3)中所示那样独立地初始化q_c和p_c。

接下来，在等式(4)所示的迭代阶段中，L表示对变量节点v的所有传入的消息求和的处理，并且变量节点v的传入消息由y_v和C2V消息组成，其中y_v为输入LLR。

之后，F^-1(q_c-F(|m_v，c ^VC|))表示从第c校验节点到第v变量节点所传递的C2V消息。

参考等式(3)和等式(4)，将阐述本发明的节点更新方法。也就是说，本发明的调度方案是串行调度方案，其不同于现有的洪流调度方案，并且串行调度方案每次都更新m_vc。也就是说，在这里将会阐述这样一种方法，该方法通过根据变量节点来更新校验节点的方案即串行调度方案来更新连接至每个变量节点的所有校验节点。

为了更新m_vc，从L去除传入的边值。因此，需要用于去除相应边的量值和符号值的部分，并且可如等式(5)所列出的那样表达此过程。

$m_{v,c}^{\mathrm{VC}}\←L-F^{-1}\left(q_{\mathrm{tmp}}{p}_{\mathrm{tmp}}\right)$ ………………··(5)

在更新了m_vc之后，本发明的节点更新方法反映了与相应边相连的校验节点存储器值的幅度值和符号值。在此，节点更新方法单独存储V2C消息。然而，对于C2V消息，节点更新方法仅存储与每个校验节点相对应的典型值q_c和p_c，而不是单独地存储C2V消息。

从之前的说明可以认识到，根据本发明的节点处理器按照需要根据校验节点存储器值p_c和/或q_c来计算C2V消息，以便产生并存储用于特定变量节点的传出消息，即V2C消息。这是一类统一节点处理方案，在该方案中在一个节点处理过程中同时产生并更新C2V和V2C消息。

图8是图示根据本发明的解码器的优选结构的图解。图8示出了具有Z＝4并行因子的优选LDPC解码器。假设LDPC接收来自信道的传入信号以作为具有K位精度的LLR并且V2C边存储器值亦具备K位精度。

参考图8，LDPC解码器包括：矢量节点处理器801；输入LLR单元803，用于将输入信号提供给矢量节点处理器801；V2C边存储器805，用于存储矢量节点处理器801的输出消息当中的V2C消息；校验节点存储器807，用于存储表示节点存储器值的幅度的p_c或者表示节点存储器值的符号的q_c；控制器809，用于提供用于控制矢量节点处理器801的控制信号；奇偶校验验证器(verifier)811，用于对校验节点存储器807的输出进行奇偶校验；第一切换器813，用于将从矢量节点处理器801输出的消息切换到校验节点存储器807；以及第二切换器815，用于将从校验节点存储器807输出的消息切换到矢量节点处理器801。

矢量节点处理器801执行如在图7A至7F中所示的节点处理过程。校验节点存储器807和V2C边存储器805存储消息以便有效地利用由变量节点和校验节点交换的值。因此，LDPC解码器分别从校验节点存储器807和V2C边存储器805读取校验节点存储器值和V2C消息值，通过矢量节点处理器801新产生V2C消息和校验节点值p_c和/或q_c，然后分别将它们存储在V2C边存储器805和校验节点存储器807中。

通常，在块LDPC中，能够以Z为单位同时执行存储器读/写操作以及消息产生操作。在此，节点存储器值可以具备与V2C消息的精度或来自LLR单元803的输入LLR值的精度不同的K′-位精度。

为了在迭代过程中停止解码，传统LDPC解码器在每次迭代时利用到目前为止所解码的临时码字对校验子(syndrome)进行校验，或者执行解码直至最大迭代。然而，在LDPC解码器中，将校验节点存储器值的符号p_c(1位)和幅度q_c((K′-1)位)存储在校验节点存储器807中，并且如果在每次迭代时所有p_c值均为+1，那么LDPC解码器能够终止它的解码操作，因为它意味着满足所有校验等式。

当传统解码器需要单独的奇偶校验验证器811时，LDPC解码器通过仅校验节点存储器值的符号值可简单地执行这个功能，从而便利简单的硬件实现。因此，在图8中所示的本发明能够使奇偶校验验证器811的硬件实现简单化。

V2C边存储器805是一种用于存储L×ZK-位值的设备，其中L表示在Tanner图中的边的总数。在矢量节点处理器801中，并行处理Z个变量节点，并且在对来自V2C边存储器805的相关边消息值进行读/写操作中，可以一个集接一个集(每个集包括Z个边消息值)地顺序处理边消息值，或者可以同时处理几个集的边消息值。

对于对几个集的边消息值同时执行读/写操作的情况是高效的结构处理与连接到一个变量节点的边的数量d_v(变量节点度数)一样多的边消息值。在此，用于存储V2C消息或校验节点值的结构是由d_v个存储体组成的。

对于不规则的LDPC码，上述结构由与最大变量节点度数(node degree)一样多的存储体组成。在这种情况下，因为在一个环中可以读取或写入与连接至一个变量节点的边消息相关的校验节点值，所以每个环利用流水线结构可对一个集的变量节点进行处理。以这种方式，可以显著地提高解码器的吞吐量。

控制器809指定由矢量节点处理器801所处理的节点的顺序，或者确定迭代解码器的终止。由于LDPC解码器使用基于变量节点的串行调度方案，因而它可以利用控制器809来指定经处理的变量节点的顺序。

举例来说，LDPC解码器首先更新与信息位相对应的节点，然后更新与奇偶校验位相对应的节点。反之，对于不规则LDPC码，LDPC解码器也可以根据节点度数来确定更新顺序。可替换地，LDPC解码器可以根据边的连接配置确定节点的更新顺序。

在图8中，用于块LDPC置换的至少一个切换器，即第一和第二切换器813和815，位于矢量节点处理器801和校验节点存储器807之间。也就是说，对于本领域技术人员来说，很显然参考图4和5所描述的装置在结构上与本发明的装置不同，因为它们具有位于矢量节点处理器和边存储器之间的切换设备。

在图8中的LDPC解码器产生对数先验概率(Log-A-priori Probability)(LAPP)817以作为它的输出，并且LAPP是连接至每个变量节点的边的所有传入消息之和。因为这个值的符号表示经解码的输出位并且这个值的幅度表示解码可靠度，因此该值可用于其它的接收模块，例如：均衡器、多输入多输出(MIMO)检测器等等。

图9是图示根据本发明的节点处理器的内部结构的图解。具体来说，图9图示了根据本发明的具有存储体结构的节点处理器的结构。在这里假设连接至每个变量节点的边的数目d_v为6(d_v＝6)。

参考图9，节点处理器从V2C边存储体910和校验节点存储体930读取与连接至当前已处理的变量节点的边相对应的边消息以及连接至边的校验节点的值，然后对其执行之前的操作。

随后，立即再次存储新计算的V2C边消息和校验节点值，例如，6乘(by)6，其表示连接至每个变量节点的边的数量。在用于增加解码吞吐量的流水线结构中，因为在核心操作过程中插入定时锁存器，所以在存储体中同时执行读和写操作。

因为节点处理器利用双端口存储器同时执行读和写操作，所以它控制节点的处理顺序以便不会发生存储器访问冲突。在图9中，利用查找表或例如最小和算法、线性近似算法等等这样的一些近似算法能够实现F函数。

从之前的描述中可以明白，LDPC解码装置和方法与现有的洪流调度方案相比可以显著地增加它的迭代收敛速率，并且能够实现高速率传输，这对于下一代移动通信系统是必需的。此外，LDPC解码装置和方法能够提高吞吐量同时可减少存储器的使用。

虽然已经参考本发明的一些优选实施例示出并描述了本发明，但是本领域技术人员应该明白的是，在不脱离由随后权利要求所定义的本发明的精神和范围的情况下，可对其形式和细节作出改变。

Claims (23)

1.一种用于在通信系统中解码低密度奇偶校验LDPC码的装置，该装置包括：

边存储器，用于存储通过边在变量节点和校验节点之间传递的消息；

节点存储器，用于存储校验节点值，其包含节点存储器值的幅度和符号；

节点处理器，用于利用存储在节点存储器和边存储器的至少一个中的信息来执行节点处理操作，通过执行所述节点处理操作产生连接至预定变量节点的边的校验节点传出C2V消息和校验节点值，利用所产生的C2V消息产生连接至变量节点的边的V2C消息，在节点存储器中存储所产生的校验节点值，在边存储器中存储所产生的V2C消息，并通过顺序地重复为每个单独的变量节点产生V2C消息来执行解码操作；

切换器，用于通过置换操作切换节点存储器与节点处理器的输出；

奇偶校验验证器，用于对来自节点存储器的输出进行奇偶校验；以及

控制器，用于提供用于控制节点处理器的控制信号，

其中节点处理器根据存储在节点存储器中的校验节点值的符号来终止解码操作。

2.如权利要求1中所述的装置，其中将幅度q_c和符号p_c表示成

$m_{v,c}^{\mathrm{VC}}\←y_v,$ 对于所有v和c∈C(v)，

$q_c\←\underset{v\∈V\left(c\right)}{\mathrm{\Σ}}F\left(\right|m_{v,c}^{\mathrm{VC}}\left|\right),$ 对于所有c

$p_c\←\underset{v\∈V\left(c\right)}{\mathrm{\Π}}\mathrm{sgn}\left(m_{v,c}^{\mathrm{VC}}\right),$ 对于所有c

其中v和c分别表示变量节点和校验节点，V(c)表示与第c校验节点相邻的变量节点的索引集，C(v)表示与第v变量节点相邻的校验节点的索引集，对于x＜0，sgn(x)＝-1，对于x≥0，sgn(x)＝+1，并且m_v，c ^VC表示从第v变量节点到第c校验节点所传递的消息。

3.如权利要求1所述的装置，其中切换器包括：

第一切换器，用于将来自节点处理器的校验节点的输出切换至节点存储器；以及

第二切换器，用于将来自节点存储器的输出切换至节点处理器。

4.如权利要求1所述的装置，其中该切换器位于所述节点存储器和所述节点处理器之间。

5.如权利要求1所述的装置，其中根据基于节点的串行调度方案来更新存储在节点存储器中的校验节点值和存储在边存储器中的V2C消息。

6.如权利要求1所述的装置，其中当全部校验节点值的符号为+1时，终止解码操作。

7.如权利要求1所述的装置，其中存储在节点存储器中的校验节点值在位精度方面不同于V2C消息和输入对数似然比LLR值。

8.如权利要求1所述的装置，其中奇偶校验验证器通过校验节点存储器值的符号来验证节点存储器的输出。

9.如权利要求1所述的装置，其中节点存储器和边存储器中的至少一个是由存储体形成的。

10.如权利要求9所述的装置，其中存储体的数目是最大变量节点度数。

11.如权利要求1所述的装置，其中节点存储器和边存储器以流水线结构相连，而且存储在节点存储器中的校验节点值和存储在边存储器中的V2C消息在每个环更新一个集。

12.如权利要求1所述的装置，其中控制信号包括用于指定变量节点的顺序的指定信号和解码操作的终止信号中的至少一个。

13.如权利要求11所述的装置，其中指定信号包括用于根据变量节点的度数来确定更新顺序的信号以及用于根据边的连接配置来确定变量节点的更新顺序的信号中的至少一个。

14.一种用于在通信系统中解码低密度奇偶校验LDPC码的方法，该方法包括：

获取连接至第一变量节点的边的第一校验节点传出C2V消息；

通过第一C2V消息产生连接至所述边的第一V2C消息和第一校验节点值；

在边存储器中存储第一V2C消息，并在节点存储器中存储第一校验节点值；

利用第一V2C消息和第一校验节点值获取连接至第二变量节点的边的第二C2V消息；

利用第二C2V消息更新连接至第二变量节点的边的第二V2C消息和第二校验节点值；以及

依赖于存储在节点存储器中的第一和第二校验节点值的符号的解码操作，

其中第一和第二校验节点值包含节点存储器的值的幅度和符号。

15.如权利要求14所述的方法，其中所述更新包括根据基于节点的串行调度方案来确定第二V2C消息的更新方案。

16.如权利要求14所述的方法，其中所存储的第一校验节点值在位精度方面不同于第一V2C消息和输入对数似然比LLR值。

17.如权利要求16所述的方法，其中节点存储器和边存储器中的至少一个是由存储体形成的。

18.如权利要求17所述的方法，其中存储体的数目是最大变量节点度数。

19.如权利要求14所述的方法，其中节点存储器和边存储器中的至少一个以流水线结构相连，而且存储在节点存储器中的校验节点值和存储在边存储器中的V2C消息在每个环更新一个集。

20.如权利要求14所述的方法，其中当全部校验节点值的符号为+1时，终止解码操作。

21.如权利要求14所述的方法，还包括：

产生用于根据符号值来控制第一或第二变量节点的更新顺序、以及第一或第二校验节点值的控制信号。

22.如权利要求21所述的方法，其中控制信号包括用于指定变量节点的顺序的指定信号和解码操作的终止信号中的至少一个。

23.如权利要求22所述的方法，其中指定信号包括用于根据第一或第二变量节点的度数来确定更新顺序的信号以及用于根据边的连接配置来确定第一或第二变量节点的更新顺序的信号中的至少一个。

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