KR102588969B1 - 오류 정정 디코더 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명은 오류 정정 디코더에 관한 것으로, 본 발명의 일 실시 예에 따라 반복 복호 기법(iterative decoding scheme)을 이용하여 오류 정정 디코더 성능을 향상시키는 오류 정정 디코더는, 변수 노드의 경판정 값(hard decision value)을 저장하는 메모리; i 번째 반복(iteration)에서, 상기 변수 노드에 대응하는 UCN(unsatisfied check node)의 개수에 기반하여 제 1 값을 생성하고, 상기 제 1 값과 오프셋 값의 차이 또는 설정 값에 따라 반전 함수 값을 생성하는 반전 함수 값 생성부, 상기 i는 음수가 아닌 정수임; 및 상기 i 번째 반복에서, 상기 반전 함수 값을 반전 임계 값과 비교하는 것에 기반하여 상기 변수 노드의 상기 경판정 값을 반전할지 여부를 지시하는 제 1 신호를 상기 메모리에 출력하는 비교기를 포함할 수 있다.

Description

오류 정정 디코더 및 이를 포함하는 메모리 시스템{Error correction decoder and memory system having the error correction decoder}
본 발명은, 오류 정정 디코더 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 하드웨어 복잡도가 개선된 오류 정정 디코더 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은, 일시적으로(temporarily) 또는 영구적으로(persistently) 데이터를 저장하는 저장 매체(storage media)를 포함할 수 있다. 메모리 시스템에서는, 인접 메모리 셀들 간의 간섭(interference)이나 기록(writing), 판독(reading), 전송(transmission) 또는 프로세싱(processing) 동안에 발생하는 데이터 손상(data corruption)으로 인하여 오류가 발생할 수 있다.
데이터의 신뢰성(reliability)을 보장(ensure)하기 위하여, 메모리 시스템에는 오류 정정 인코딩(error correction encoding) 및 오류 정정 디코딩(error correction decoding)과 같은 오류 정정 기법(error correction technic)이 적용될 수 있다. 오류 정정 기법은, 하드웨어 또는 소프트웨어의 형태로 구현될 수 있다.
본 발명의 실시 예들은, 하드웨어 복잡도가 개선된 오류 정정 디코더 및 이를 포함하는 메모리 시스템을 제공할 수 있다.
본 발명의 실시 예들은, 전력 소모량이 감소된 오류 정정 디코더 및 이를 포함하는 메모리 시스템을 제공할 수 있다.
본 발명의 일 실시 예에 따라 반복 복호 기법(iterative decoding scheme)을 이용하여 오류 정정 디코더 성능을 향상시키는 오류 정정 디코더는, 변수 노드의 경판정 값(hard decision value)을 저장하는 메모리; i 번째 반복(iteration)에서, 상기 변수 노드에 대응하는 UCN(unsatisfied check node)의 개수에 기반하여 제 1 값을 생성하고, 상기 제 1 값과 오프셋 값의 차이 또는 설정 값에 따라 반전 함수 값을 생성하는 반전 함수 값 생성부, 상기 i는 음수가 아닌 정수임; 및 상기 i 번째 반복에서, 상기 반전 함수 값을 반전 임계 값과 비교하는 것에 기반하여 상기 변수 노드의 상기 경판정 값을 반전할지 여부를 지시하는 제 1 신호를 상기 메모리에 출력하는 비교기를 포함할 수 있다.
일 실시 예에서, 상기 반전 함수 값 생성부는 상기 UCN의 개수를 상기 제 1 값으로서 생성하고, 상기 오프셋 값은 차수(degree)가 2(q-1)-1 초과 2q-1 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여 최대 2(q-p)-1 (p는 q 미만의 자연수)의 값을 갖는 상기 반전 함수 값이 생성될 수 있도록 설정될 수 있다.
삭제
일 실시 예에서, 상기 반전 함수 값 생성부는 상기 변수 노드에 대응하는 채널 값과 상기 제 1 저장부에 저장되어 있는 상기 변수 노드의 경판정 값을 모듈로-2(modulo-2) 연산하여 제 2 값을 생성하는 모듈로 연산부; 및 상기 UCN의 개수에 상기 제 2 값을 더하여 상기 제 1 값을 생성하는 산술 연산부를 포함하고, 상기 오프셋 값은 차수(degree)가 2(q-1)-2 초과 2q-2 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여 최대 2(q-p)-1 (p는 q 미만의 자연수)의 값을 갖는 상기 반전 함수 값이 생성될 수 있도록 설정될 수 있다.
본 발명의 일 실시 예에 따라 반복 복호 기법(iterative decoding scheme)을 이용하여 오류 정정 디코딩의 성능을 향상시키는 오류 정정 디코더는, 변수 노드의 경판정 값(hard decision value)을 저장하는 메모리; i 번째 반복(iteration)에서, 상기 변수 노드에 대응하는 UCN(unsatisfied check node)의 개수와 상기 변수 노드에 대응하는 SCN(satisfied check node)의 개수의 차이에 기반하여 제 1 값을 생성하고, 상기 제1 값과 기준 값의 비교에 기반하여 상기 제 1 값을 선택적으로 업데이트하여 반전 함수 값을 생성하는 반전 함수 값 생성부; 및 상기 i 번째 반복에서, 상기 반전 함수 값과 상기 반전 임계 값의 비교에 기반하여 상기 변수 노드의 경판정 값을 반전할지 여부를 지시하는 제1 신호를 상기 메모리에 출력하는 비교기를 포함할 수 있다.
일 실시 예에서, 상기 반전 함수 값 생성부는 상기 UCN의 개수에서 상기 SCN의 개수를 뺀 값을 상기 제 1 값으로서 생성하고, 상기 반전 함수 값은 차수(degree)가 2(q-1)-1 초과 2q-1 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여 상기 기준 값 이상 2q-1 이하의 값을 갖도록 생성될 수 있다.
일 실시 예에서, 상기 반전 함수 값 생성부는 상기 변수 노드에 대응하는 채널 값과 상기 제 1 저장부에 저장되어 있는 상기 변수 노드의 경판정 값을 모듈로-2(modulo-2) 연산하여 제 2 값을 생성하는 모듈로 연산부; 및 상기 제 2 값이 1 인 경우 상기 UCN의 개수에서 상기 SCN의 개수를 뺀 값에 1을 더하여 상기 제 1 값을 생성하고, 상기 제 2 값이 0 인 경우 상기 UCN의 개수에서 상기 SCN의 개수를 뺀 값에 -1을 더하여 상기 제 1 값을 생성하는 산술 연산부를 포함하고, 상기 반전 함수 값은 차수(degree)가 2(q-1)-2 초과 2q-2 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여 상기 기준 값 이상 2q-1 이하의 값을 갖도록 생성될 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 메모리 장치; 및 상기 메모리 장치로부터 판독 값들(read values)을 수신하고, 상기 수신된 판독 값들을 기반으로 반복 복호 기법(iterative decoding scheme)에 따라 오류 정정 디코딩을 수행하는 프로세서를 포함하는 메모리 컨트롤러를 포함하되, 상기 프로세서는, 변수 노드의 경판정 값(hard decision value)을 저장하는 메모리; i 번째 반복(iteration)에서, 상기 변수 노드에 대응하는 UCN(unsatisfied check node)의 개수와 상기 변수 노드에 대응하는 SCN(satisfied check node)의 개수의 차이에 기반하여 제 1 값을 생성하고, 상기 제 1 값과 상기 기준 값의 비교에 기반하여 상기 제 1 값을 선택적으로 업데이트하여 반전 함수 값을 생성하는 반전 함수 값 생성부; 및 상기 i 번째 반복에서, 상기 반전 함수 값과 반전 임계 값의 비교에 기반하여 상기 변수 노드의 경판정 값을 반전할지 여부를 지시하는 신호를 상기 메모리에 출력하는 비교기를 포함할 수 있다.
본 기술에 따르면, 오류 정정 디코더 및 이를 포함하는 메모리 시스템의 하드웨어 복잡도를 개선할 수 있다.
본 기술에 따르면, 오류 정정 디코더 및 이를 포함하는 메모리 시스템의 전력 소모량을 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 2는 패리티 체크 행렬을 설명하기 위한 예시도이다.
도 3은 도 2에 도시된 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
도 4는 도 2에 도시된 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
도 5는 판독 값을 설명하기 위한 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 변수 노드를 설명하기 위한 예시도이다.
도 7은 본 발명의 제 1 실시 예에 따른 반전 함수 값을 설명하기 위한 예시도이다.
도 8은 본 발명의 제 2 실시 예에 따른 반전 함수 값을 설명하기 위한 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 변수 노드를 설명하기 위한 예시도이다.
도 10은 본 발명의 제 3 실시 예에 따른 반전 함수 값과 오프셋 값을 설명하기 위한 예시도이다.
도 11은 본 발명의 제 4 실시 예에 따른 반전 함수 값과 기준 값을 설명하기 위한 예시도이다.
도 12는 본 발명의 일 실시 예에 따른 변수 노드를 설명하기 위한 예시도이다.
도 13은 본 발명의 제 5 실시 예에 따른 반전 함수 값을 설명하기 위한 예시도이다.
도 14는 본 발명의 제 6 실시 예에 따른 반전 함수 값을 설명하기 위한 예시도이다.
도 15는 본 발명의 일 실시 예에 따른 변수 노드를 설명하기 위한 예시도이다.
도 16은 본 발명의 제 7 실시 예에 따른 반전 함수 값과 오프셋 값을 설명하기 위한 예시도이다.
도 17은 본 발명의 제 8 실시 예에 따른 반전 함수 값과 기준 값을 설명하기 위한 예시도이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 20은 메모리 블록을 설명하기 위한 예시도이다.
도 21 및 도 22는 도 18에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 오류 정정 회로(error correction circuit; 10)는, 오류 정정 인코더(error correction encoder; 100) 및 오류 정정 디코더(error correction decoder; 200)를 포함할 수 있다.
오류 정정 인코더(100)는, 오류 정정 인코딩의 대상이 되는 원본 메시지(original message)를 수신하고, 수신된 원본 메시지와 오류 정정 코드(Error Correction Code; ECC)의 생성 행렬(generator matrix)을 이용하여 오류 정정 인코딩(error correction encoding)을 수행할 수 있다. 실시 예에 따라, 오류 정정 인코더(100)는, 수신된 원본 메시지와 오류 정정 코드의 패리티 체크 행렬(parity check matrix)을 이용하여 오류 정정 인코딩을 수행할 수도 있다.
오류 정정 인코더(100)는, 오류 정정 인코딩의 수행 결과로서 생성된 코드워드(codeword)를 채널(channel)로 출력할 수 있다. 채널은, 예를 들어, 정보가 전달되는 유선 또는 무선 매체(wired or wireless medium)를 의미하거나 또는 정보가 저장되는 저장 매체(storage medium)를 의미할 수 있다. 예를 들어, 오류 정정 회로(10)가 메모리 시스템에 적용되는 경우, 채널은, 오류 정정 회로(10)와 메모리 장치 사이에서 데이터를 송수신하는 인터페이스(interface)를 의미하거나, 메모리 장치 그 자체를 의미할 수 있다. 코드워드는, 메모리 장치에 포함된 복수의 메모리 셀들(예를 들어, 하나의 페이지를 구성하는 메모리 셀들)에 저장될 수 있다. 오류 정정 인코더(100)는, 오류 정정 코드로서 LDPC(Low Density Parity Check) 코드를 이용할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 디코더(200)는, 반복 복호 기법(iterative decoding scheme)을 채택하는 다양한 알고리즘을 이용하여 오류 정정 디코딩(error correction decoding)을 수행할 수 있다. 예를 들어, 오류 정정 디코더(200)는, 신뢰 전파 알고리즘(Belief Propagation Algorithm; BPA)으로도 일컬어지는 메시지 전달 알고리즘(Message Passing Algorithm; MPA)을 이용하여 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 디코더(200)는, 합-곱 알고리즘(sum-product algorithm), 최소-합 알고리즘(min-sum algorithm) 또는 비트 반전 알고리즘(bit flipping algorithm)을 이용하여 오류 정정 디코딩을 수행할 수 있다. 이하에서, 본 발명의 실시 예들을 설명함에 있어, 오류 정정 디코더(200)는, 메시지 전달 알고리즘 중의 하나인 비트 반전 알고리즘을 이용하는 것으로 가정한다.
오류 정정 디코더(200)는, 비트 반전 알고리즘에서 규정하는 최대 반복 횟수(maximum iteration number; I) 내에서 반복(iteration)을 수행하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코더(200)는, 최대 반복 횟수(I) 내에서 오류 정정 코드의 패리티 체크 행렬의 제약들(constraints)을 만족하는 유효한 코드워드(valid codeword)가 생성되는 경우, 생성된 유효한 코드워드를 디코딩된 코드워드(decoded codeword)로서 출력할 수 있다. 오류 정정 디코더(200)는, 최대 반복 횟수(I) 내에서 오류 정정 코드의 패리티 체크 행렬의 제약들을 만족하는 유효한 코드워드가 생성되지 않는 경우, 오류 정정 디코딩이 페일(fail)되었음을 나타내는 페일 신호(fail signal)를 출력할 수 있다. 오류 정정 디코더(200)는, 오류 정정 코드로서 LDPC 코드를 이용할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 디코더(200)는, 맵퍼(mapper; 210), 노드 프로세서(node processor; 220), 신드롬 체크부(syndrome checker; 230) 및 디코딩 제어부(decoding controller; 240)를 포함할 수 있다.
맵퍼(210)는, 채널로부터 판독 값들(read values)을 수신할 수 있다. 판독 값들은, 하나의 코드워드에 대응할 수 있다. 예를 들어, 코드워드가 저장된 하나의 페이지에 대하여 수행된 판독 동작(read operation)의 결과로서, 하나의 코드워드에 대응하는 판독 값들이 수신될 수 있다. 판독 값들을 구성하는 각각의 판독 값은, '0' 또는 '1'일 수 있다.
맵퍼(210)는, 채널로부터 수신되는 판독 값들을 제 1 버퍼(first buffer; 212)에 저장하고, 제 1 버퍼(212)에 저장된 판독 값들을 노드 프로세서(220)에게 제공할 수 있다. 이하, 제 1 버퍼(212)에 저장된 판독 값들을, 채널 값들이라 한다.
맵퍼(210)는, 초기화 단계(initialization step) 및 각각의 반복마다, 제 1 버퍼(212)에 저장된 채널 값들을 노드 프로세서(220)에게 제공할 수 있다. 채널 값들을 구성하는 각각의 채널 값은, '0' 또는 '1'일 수 있다.
노드 프로세서(220)는, 맵퍼(210)로부터 수신된 채널 값들을 기반으로 비트 반전 알고리즘에서 규정하는 최대 반복 횟수(I) 내에서 오류 정정 디코딩을 수행할 수 있다. 전술한 바와 같이, 비트 반전 알고리즘은, 메시지 전달 알고리즘의 하나이다.
메시지 전달 알고리즘에 의할 때, 변수 노드(variable node)들과 체크 노드(check node)들 간에 이루어지는 메시지(message)의 교환을 통하여 코드워드에 수렴하는 결과가 생성될 수 있다. 메시지는, 변수 노드에서 체크 노드로 전송되는 변수-투-체크(Variable to Check; V2C) 메시지 및 체크 노드에서 변수 노드로 전송되는 체크-투-변수(Check to Variable; C2V) 메시지를 포함할 수 있다. 변수 노드들로부터 체크 노드들로 V2C 메시지들이 전송되는 과정과, 체크 노드들로부터 변수 노드들로 C2V 메시지들이 전송되는 과정과, 그에 따라 각각의 노드들의 값이 업데이트 되는 과정을 모두 포함하여 1 회의 반복(iteration)이라 할 수 있다. 메시지 전달 알고리즘으로서 비트 반전 알고리즘이 이용될 때, 메시지들 각각은 '1' 또는 '0'의 값을 나타낼 수 있다.
노드 프로세서(220)는, 변수 노드 업데이트 모듈(variable node update module; 222) 및 체크 노드 업데이트 모듈(check node update module; 224)을 포함할 수 있다.
변수 노드 업데이트 모듈(222)은, 초기화 단계(initialization step)에서, 즉 첫 번째 반복이 수행되기 이전 단계에서, 맵퍼(210)로부터 수신되는 채널 값들을 이용하여 변수 노드들을 초기화할 수 있다. 즉, 초기화 단계에서, 변수 노드 업데이트 모듈(222)은, 채널 값들을 변수 노드들 각각에 하나씩 할당할 수 있다.
변수 노드 업데이트 모듈(222)은, 첫 번째 반복에서, 변수 노드들에게 할당된 채널 값들이 변수 노드들에 연결된 체크 노드들로 전달될 수 있도록 V2C 메시지들을 생성하여 체크 노드 업데이트 모듈(224)로 전송할 수 있다.
변수 노드 업데이트 모듈(222)은, 첫 번째 반복을 제외한 각각의 반복에서, 체크 노드 업데이트 모듈(224)로부터 수신되는 C2V 메시지들을 기반으로 V2C 메시지들을 생성하고, 생성된 V2C 메시지들을 체크 노드 업데이트 모듈(224)로 전송할 수 있다.
변수 노드 업데이트 모듈(222)은, 각각의 반복에서 체크 노드 업데이트 모듈(224)로부터 수신되는 C2V 메시지들에 따라 변수 노드들 각각의 경판정 값(hard decision value)을 업데이트할 수 있다.
체크 노드 업데이트 모듈(224)은, 각각의 반복에서, 변수 노드 업데이트 모듈(222)로부터 수신되는 V2C 메시지들에 따라 체크 노드들의 값을 업데이트할 수 있다.
체크 노드 업데이트 모듈(224)은, 각각의 반복에서, 변수 노드 업데이트 모듈(222)로부터 수신되는 V2C 메시지들을 기반으로 C2V 메시지들을 생성하고, 생성된 C2V 메시지들을 변수 노드 업데이트 모듈(222)로 전송할 수 있다.
C2V 메시지들 각각은, 각각에 대응하는 체크 노드가 패리티 체크 행렬의 제약들을 만족하였는지 여부를 나타낼 수 있다. 예를 들어, C2V 메시지들은 '0' 또는 '1'의 값을 나타낼 수 있다. C2V 메시지가 '0'의 값을 나타내는 경우, 이는 대응하는 체크 노드가 패리티 체크 행렬의 제약들을 만족하였음을 의미한다. C2V 메시지가 '1'의 값을 나타내는 경우, 이는 대응하는 체크 노드가 패리티 체크 행렬의 제약들을 만족하지 않았음을 의미한다. '1'의 값을 나타내는 C2V 메시지를 전송한 체크 노드는 UCN(Unsatisfied Check Node)이라 언급될 수 있으며, '0'의 값을 나타내는 C2V 메시지를 전송한 체크 노드는 SCN(Satisfied Check Node)이라 언급될 수 있다.
노드 프로세서(220)는, 최대 반복 횟수(I) 내에서 반복을 수행할 수 있으며, i 번째 반복에 대응하는 변수 노드들의 경판정 값들(이하, 경판정 벡터(hard decision vector) Ci 라 함)을 신드롬 체크부(230)에 제공할 수 있다. 여기서, I 는 자연수이고, i 는 I 이하의 자연수이다. 경판정 벡터는, 행 벡터(row vector) 또는 열 벡터(column vector)일 수 있다. 이하에서, 경판정 벡터는, 행 벡터인 것으로 가정한다.
신드롬 체크부(230)는, 최대 반복 횟수(I) 내에서 오류 정정 코드의 패리티 체크 행렬의 제약들을 만족하는 유효한 코드워드가 생성되는 경우, 생성된 유효한 코드워드를 디코딩된 코드워드로서 출력할 수 있다. 예를 들어, 신드롬 체크부(230)는, i 번째 반복에 대응하여 노드 프로세서(220)로부터 수신되는 경판정 벡터(Ci)를 제 2 버퍼(232)에 저장하고, 수신된 경판정 벡터(Ci)에 대한 신드롬 체크를 수행할 수 있다. 일 예로, 신드롬 체크는, <수학식 1>에 의해 계산되는 신드롬 벡터(Si)의 모든 심볼들이 '0'인지 여부를 확인함으로써 이루어질 수 있다.
여기서, Si 는 i 번째 반복에 대응하는 신드롬 벡터, H 는 오류 정정 코드의 패리티 체크 행렬, Ci T 는 i 번째 반복에 대응하는 경판정 벡터(Ci)의 전치(transpose)를 나타낸다.
신드롬 벡터(Si)의 모든 심볼들이 '0'인 경우 신드롬 체크가 패스(pass)되었음을 의미한다. 이는 i 번째 반복에서 오류 정정 디코딩이 성공적으로 이루어졌음을 의미하며, 따라서 신드롬 체크부(230)는 제 2 버퍼(232)에 저장된 경판정 벡터(Ci)를 디코딩된 코드워드로서 출력할 수 있다.
한편, 신드롬 벡터(Si)의 심볼들 중 '1'인 심볼이 있는 경우 신드롬 체크가 페일되었음을 의미한다. 이는 i 번째 반복에서 오류 정정 디코딩이 페일되었음을 의미하며, 따라서 최대 반복 횟수(I) 이내라면 노드 프로세서(220)는 i+1 번째 반복을 수행할 수 있다.
신드롬 벡터(Si)의 심볼들 중 '1'인 심볼에 대응하는 체크 노드는 UCN(Unsatisfied Check Node)이라 언급될 수 있으며, 신드롬 벡터(Si)의 심볼들 중 '0'인 심볼에 대응하는 체크 노드는 SCN(Satisfied Check Node)이라 언급될 수 있다.
디코딩 제어부(240)는, 오류 정정 디코딩이 수행될 수 있도록 맵퍼(210) 및 노드 프로세서(220) 중 적어도 하나를 제어할 수 있다. 예를 들어, i 번째 반복에 대응하는 신드롬 체크가 페일되었음을 신드롬 체크부(230)로부터 통지받는 경우, 디코딩 제어부(240)는, 제 1 버퍼(212)에 저장된 채널 값들을 노드 프로세서(220)에게 제공하도록 맵퍼(210)를 제어하고, i+1 번째 반복을 수행하도록 노드 프로세서(220)를 제어할 수 있다.
한편, 도면에 도시하지는 않았으나, 오류 정정 회로(10)는, 오류 정정 디코더(200)가 유효한 코드워드를 생성할 수 있도록 오류 정정 디코더(200)를 지원(support)하는 포스트 프로세서(post processor)를 더 포함할 수 있다. 포스트 프로세서는, 오류 정정 디코딩에 이용되는 각종 파라미터(parameter)를 수정하고, 수정된 파라미터를 이용하여 오류 정정 디코딩이 수행될 수 있도록 오류 정정 디코더(200)를 지원할 수 있다.
도 2는 패리티 체크 행렬을 설명하기 위한 예시도이다.
(n, k) 코드는, (n-k)×n 의 크기를 갖는 패리티 체크 행렬로 정의될 수 있다. 여기서, k 는 원본 메시지의 길이를 나타내며, n-k 는 패리티(parity)의 개수를 나타낸다. 패리티 체크 행렬의 각각의 엔트리(entry)는, 제로(zero) 엔트리 또는 논-제로(non-zero) 엔트리일 수 있다. 패리티 체크 행렬에 포함된 논-제로 엔트리의 개수가 제로 엔트리의 개수에 비하여 상대적으로 매우 적은 경우, (n, k) 코드는 (n, k) LDPC 코드로 언급될 수 있다. 여기서, n 및 k 는 자연수일 수 있다. 도 2에는, 일 예로서, (7, 4) 코드를 정의하는 패리티 체크 행렬(H)을 도시하였다.
각각의 엔트리가 서브 행렬(sub-matrix)로 이루어지는 행렬은, 기본 행렬(base matrix)로 언급될 수 있다. 기본 행렬의 각각의 엔트리는, z×z 크기의 서브 행렬(sub matrix)일 수 있다. 여기서, z는 2 이상의 정수일 수 있다. 예를 들어, 이진(binary) LDPC 코드의 기본 행렬에서 '0'은 해당 엔트리가 영 행렬(zero matrix)임을 나타내고, '1'은 해당 엔트리가 영 행렬이 아님을 나타낼 수 있다. 예를 들어, 이진 QC(Quasi Cyclic)-LDPC 코드의 기본 행렬에서, '1'은 해당 엔트리가 순환 행렬(circulant matrix)임을 나타낼 수 있다. 순환 행렬은 항등 행렬(identity matrix)을 소정의 시프트 값만큼 순환 시프트(cyclic shift) 시킨 행렬일 수 있으며, 어느 하나의 순환 행렬은 다른 하나의 순환 행렬과 다른 시프트 값을 가질 수 있다.
도 3은 도 2에 도시된 패리티 체크 행렬을 태너 그래프로 나타낸 도면이다.
(n, k) 코드는, 등가의 이분 그래프(bipartite graph) 표현인 태너(Tanner) 그래프로 표현될 수 있다. 태너 그래프는, n-k 개의 체크 노드(check node)들, n 개의 변수 노드(variable node)들 및 에지(edge)들로 표현될 수 있다. 체크 노드들은 패리티 체크 행렬의 행(row)들에 대응하고, 변수 노드들은 패리티 체크 행렬의 열(column)들에 대응한다. 각각의 에지는, 하나의 체크 노드와 하나의 변수 노드를 연결하며, 패리티 체크 행렬에 포함된 논-제로 엔트리를 나타낸다.
도 2에 도시된 (7, 4) 코드의 패리티 체크 행렬은, 도 3에 도시된 바와 같이 3개의 체크 노드들(CN1 ~ CN3) 및 7개의 변수 노드들(VN1 ~ VN7)을 포함하는 태너 그래프로 표현될 수 있다. 체크 노드들(CN1 ~ CN3) 및 변수 노드들(VN1 ~ VN7)을 연결하는 실선은 에지를 나타낸다.
반복 복호는, 도 3에 도시된 바와 같은 태너 그래프 상에서 메시지 전달 알고리즘에 따라 체크 노드들(CN1 ~ CN3)과 변수 노드들(VN1 ~ VN7) 사이에서 이루어지는 메시지들의 교환을 통하여 이루어질 수 있다. 즉, 각각의 반복마다 체크 노드들(CN1 ~ CN3)과 변수 노드들(VN1 ~ VN7) 사이에서 메시지들이 전달되면서 반복 복호가 수행될 수 있다.
변수 노드들은, 자신과 연결된 체크 노드들로부터 수신되는 C2V 메시지들을 이용하여 오류 정정을 수행할 수 있다. 변수 노드들은, 자신과 연결된 체크 노드들에게 전송할 V2C 메시지들을 생성하고, 생성된 V2C 메시지들 각각을 대응하는 체크 노드에게 전송할 수 있다.
체크 노드들은, 자신과 연결된 변수 노드들로부터 수신되는 V2C 메시지들을 이용하여 패리티 체크를 수행할 수 있다. 체크 노드들은, 자신과 연결된 변수 노드들에게 전송할 C2V 메시지들을 생성하고, 생성된 C2V 메시지들 각각을 대응하는 변수 노드에게 전송할 수 있다.
도 4는 도 2에 도시된 패리티 체크 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
전술한 바와 같이, 패리티 체크 행렬(H)과 i 번째 반복에 대응하는 경판정 벡터(Ci)의 전치(Ci T)를 기반으로 신드롬 벡터(Si)가 생성될 수 있다. 경판정 벡터(Ci)에 포함된 심볼들(Ci1, Ci2, Ci3, ..., Ci7) 각각은, i 번째 반복에 대응하는 변수 노드의 경판정 값을 나타낸다. 신드롬 벡터(Si)의 각 심볼들(Si1, Si2, Si3)은, 도 3에 도시된 태너 그래프 상의 각 체크 노드들(CN1 ~ CN3)에 대응한다.
신드롬 벡터(Si)의 모든 심볼들(Si1, Si2, Si3)이 '0'을 나타내는 경우, 이는 신드롬 체크가 패스하였음을 의미한다. 이는 해당 반복에서 오류 정정 디코딩이 성공적으로 이루어졌음을 의미한다. 따라서, 해당 코드워드에 대한 반복 복호는 종료되고, i 번째 반복에 대응하는 경판정 벡터(Ci)가 디코딩된 코드워드로서 출력될 수 있다.
만약, 신드롬 벡터(Si)의 모든 심볼들(Si1, Si2, Si3) 중 적어도 하나의 심볼이 '1'인 경우, 이는 신드롬 체크가 페일되었음을 의미한다. 이는 해당 반복에서 오류 정정 디코딩이 성공되지 않았음을 의미하며, 따라서 최대 반복 횟수(I)에 도달하지 않은 경우라면 다음 반복이 수행될 수 있다.
도 5는 판독 값을 설명하기 위한 예시도이다.
도 5에는, 각각이 제 1 상태(S1) 및 제 2 상태(S2) 중 어느 하나의 상태를 갖는 메모리 셀들의 문턱 전압 분포(Vth)를 도시하였다.
하나의 코드워드에 대응하는 판독 값들을 획득하기 위하여, 하나의 판독 전압(Vr)이 하나의 코드워드를 저장하는 복수의 메모리 셀들(예를 들어, 하나의 페이지를 구성하는 메모리 셀들)에 인가될 수 있다. 이에 따라, 하나의 메모리 셀당 하나의 판독 값이 획득될 수 있다.
예를 들어, 판독 전압(Vr)이 복수의 메모리 셀들에 인가되었을 때, 판독 전압(Vr)보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 판독 전압(Vr)보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다.
도 6은 본 발명의 일 실시 예에 따른 변수 노드를 설명하기 위한 예시도이다.
설명의 편의를 위하여, 도 6에는 도 1에 도시된 변수 노드 업데이트 모듈(222)에 포함된 복수의 변수 노드들 중 어느 하나의 변수 노드(variable node; 600)를 도시하였다. 변수 노드 업데이트 모듈(222)에 포함된 모든 변수 노드들은, 도 6에 도시된 변수 노드(600)와 동일한 구성을 가질 수 있으며, 동일한 동작을 수행할 수 있다.
도 6을 참조하면, 변수 노드(600)는, 제 1 저장부(first storage; 610), 반전 함수 값 생성부(flipping function value generator; 620), 비교기(comparator; 630) 및 제 2 저장부(second storage; 640)를 포함할 수 있다. 실시 예에 따라, 도 6에 도시된 구성 요소들 중 적어도 하나는 생략될 수 있다.
제 1 저장부(610)는, 초기화 단계(initialization step)에서 맵퍼(210)로부터 수신되는 채널 값을 변수 노드(600)의 경판정 값(hard decision value)으로서 저장할 수 있다. 제 1 저장부(610)는, 각각의 반복마다 비교기(630)로부터 수신되는 신호에 따라, 저장하고 있는 경판정 값을 그대로 유지하거나, 저장하고 있는 경판정 값을 반전하여 저장할 수 있다. 각각의 반복마다, 제 1 저장부(610)에 저장되어 있는 경판정 값은 변수 노드(600)에 연결된 체크 노드들(check nodes) 및 신드롬 체크부(230) 중 적어도 하나에게 제공될 수 있다.
반전 함수 값 생성부(620)는, 각각의 반복마다 반전 함수 값(flipping function value; FFV)을 생성하고, 생성된 반전 함수 값(FFV)을 비교기(630)에게 제공할 수 있다. 예를 들어, 반전 함수 값 생성부(620)는, 변수 노드(600)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들을 기반으로 반전 함수 값(FFV)을 생성할 수 있다.
비교기(630)는, 각각의 반복마다, 반전 함수 값 생성부(620)로부터 수신되는 반전 함수 값(FFV)과 제 2 저장부(640)로부터 수신되는 반전 임계 값(flipping threshold value; Fth)을 기반으로, 제 1 저장부(610)에 저장되어 있는 경판정 값을 반전할지 여부를 결정할 수 있다. 예를 들어, 비교기(630)는, 반전 함수 값(FFV)이 반전 임계 값(Fth) 이상인 경우 제 1 저장부(610)에 저장되어 있는 경판정 값을 반전할 것으로 결정할 수 있다. 이러한 경우, 비교기(630)는, 경판정 값을 반전할 것을 지시하는 신호를 생성하여 제 1 저장부(610)에게 출력할 수 있다. 예를 들어, 비교기(630)는 반전 함수 값(FFV)이 반전 임계 값(Fth) 미만인 경우 제 1 저장부(610)에 저장되어 있는 경판정 값을 반전하지 않을 것으로 결정할 수 있다. 이러한 경우, 비교기(630)는, 경판정 값을 반전하지 않을 것을 지시하는 신호를 생성하여 제 1 저장부(610)에게 출력할 수 있다.
< 제 1 실시 예 >
제 1 실시 예에서, 변수 노드(600)의 차수(D)는 2(q-1)-1 < D ≤ 2q-1 인 것으로 가정한다. q는 2 이상의 정수일 수 있다.
반전 함수 값 생성부(620)는, 변수 노드(600)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들이 나타내는 값을 모두 더하여 반전 함수 값(FFV)을 생성할 수 있다. C2V 메시지들의 개수(numbers of C2Vs; C)는 변수 노드(600)의 차수(degree; D)와 동일하고, C2V 메시지들 각각은 '0' 또는 '1'의 값을 나타낼 것이다. 따라서, 반전 함수 값(FFV)은, [0, D]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 여기서, 반전 함수 값(FFV)은, 변수 노드(600)에 연결된 UCN의 개수(#UCN)를 나타낼 것이다.
변수 노드(600)의 차수(D)가 2(q-1)-1 < D ≤ 2q-1 인 경우, 반전 함수 값(FFV)은 [0, 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q 비트가 필요함을 의미한다. 따라서, 반전 함수 값(FFV)이 반전 함수 값 생성부(620)로부터 비교기(630)에게 출력되기 위하여 q 개의 출력 라인이 필요할 것이다.
반전 임계 값(Fth)은 반전 함수 값(FFV)이 가질 수 있는 범위 내에서 선택될 수 있다. 따라서, 반전 임계 값(Fth)은 [0, 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 임계 값(Fth)을 표현하기 위하여 최대 q 비트가 필요함을 의미한다. 따라서, 반전 임계 값(Fth)이 제 2 저장부(640)로부터 비교기(630)에게 출력되기 위하여 최대 q 개의 출력 라인이 필요할 것이다.
제 1 실시 예에서, 비교기(630)는, 반전 함수 값(FFV)을 수신하기 위한 q 개의 입력 포트와 반전 임계 값(Fth)을 수신하기 위한 최대 q 개의 입력 포트를 필요로 할 것이다.
< 제 2 실시 예 >
제 2 실시 예에서, 변수 노드(600)의 차수(D)는 2(q-1)-1 < D ≤ 2q-1 인 것으로 가정한다. q는 2 이상의 정수일 수 있다.
반전 함수 값 생성부(620)는, 변수 노드(600)에 연결된 UCN의 개수(#UCN)와 SCN의 개수(#SCN)의 차이 값을 반전 함수 값(FFV)으로서 생성할 수 있다. 예를 들어, 반전 함수 값 생성부(620)는, <수학식 2>에 따라 반전 함수 값(FFV)을 생성할 수 있다.
다르게 표현할 때, 반전 함수 값 생성부(620)는, C2V 메시지들이 나타내는 값들 중 '0'의 값들을 모두 '-1'로 변환한 후, C2V 메시지들이 나타내는 값들에 대한 덧셈을 수행하여 반전 함수 값(FFV)을 생성할 수 있다. UCN의 개수(#UCN)가 D 개일 때 SCN의 개수(#SCN)는 0 개이고, UCN의 개수(#UCN)가 0 개일 때 SCN의 개수(#SCN)는 D 개이므로, 반전 함수 값(FFV)은 [-D, D] 에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
변수 노드(600)의 차수(D)가 2(q-1)-1 < D ≤ 2q-1 인 경우, 반전 함수 값(FFV)은 [-(2q-1), 2q-1]에 속하는 정수 값들 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q+1 비트가 필요함을 의미한다. 따라서, 반전 함수 값(FFV)이 반전 함수 값 생성부(620)로부터 비교기(630)에게 출력되기 위하여 q+1 개의 출력 라인이 필요할 것이다.
반전 임계 값(Fth)은 반전 함수 값(FFV)이 가질 수 있는 범위 내에서 선택될 수 있다. 따라서, 반전 임계 값(Fth)은 [-(2q-1), 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 임계 값(Fth)을 표현하기 위하여 최대 q+1 비트가 필요함을 의미한다. 따라서, 반전 임계 값(Fth)이 제 2 저장부(640)로부터 비교기(630)에게 출력되기 위하여 최대 q+1 개의 출력 라인이 필요할 것이다.
제 2 실시 예에서, 비교기(630)는, 반전 함수 값(FFV)을 수신하기 위한 q+1 개의 입력 포트와 반전 임계 값(Fth)을 수신하기 위한 최대 q+1 개의 입력 포트를 필요로 할 것이다.
도 7은 본 발명의 제 1 실시 예에 따른 반전 함수 값을 설명하기 위한 예시도이다.
제 1 실시 예에서, 변수 노드(600)의 차수가 D 인 경우, 반전 함수 값(FFV)은 [0, D]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 예를 들어, 변수 노드(600)의 차수(D)가 7인 경우 반전 함수 값(FFV)은 [0, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있고, 변수 노드(600)의 차수(D)가 4인 경우 반전 함수 값(FFV)은 [0, 4]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
변수 노드(600)의 차수(D)가 2(q-1)-1 < D ≤ 2q-1 인 경우, 반전 함수 값(FFV)은 [0, 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q 비트가 필요함을 의미한다. 예를 들어, q가 3인 경우, 반전 함수 값(FFV)은 [0, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 따라서, q가 3인 경우, 반전 함수 값(FFV)을 표현하기 위하여 3 비트가 필요할 것이다.
도 8은 본 발명의 제 2 실시 예에 따른 반전 함수 값을 설명하기 위한 예시도이다.
제 2 실시 예에서, 변수 노드(600)의 차수가 D 인 경우, 반전 함수 값(FFV)은, [-D, D]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 예를 들어, 변수 노드(600)의 차수(D)가 7인 경우 반전 함수 값(FFV)은 [-7, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있고, 변수 노드(600)의 차수(D)가 4인 경우 반전 함수 값(FFV)은 [-4, 4]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
변수 노드(600)의 차수(D)가 2(q-1)-1 < D ≤ 2q-1 인 경우, 반전 함수 값(FFV)은 [-(2q-1), 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q+1 비트가 필요함을 의미한다. 예를 들어, q가 3인 경우, 반전 함수 값(FFV)은 [-7, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 따라서, q가 3인 경우, 반전 함수 값(FFV)을 표현하기 위하여 4 비트가 필요할 것이다.
도 9는 본 발명의 일 실시 예에 따른 변수 노드를 설명하기 위한 예시도이다.
설명의 편의를 위하여, 도 9에는 도 1에 도시된 변수 노드 업데이트 모듈(222)에 포함된 복수의 변수 노드들 중 어느 하나의 변수 노드(variable node; 900)를 도시하였다. 변수 노드 업데이트 모듈(222)에 포함된 모든 변수 노드들은, 도 9에 도시된 변수 노드(900)와 동일한 구성을 가질 수 있으며, 동일한 동작을 수행할 수 있다.
도 9를 참조하면, 변수 노드(900)는, 제 1 저장부(first storage; 910), 반전 함수 값 생성부(flipping function value generator; 920), 비교기(comparator; 930) 및 제 2 저장부(second storage; 940)를 포함할 수 있다. 실시 예에 따라, 도 9에 도시된 구성 요소들 중 적어도 하나는 생략될 수 있다.
제 1 저장부(910)는, 초기화 단계(initialization step)에서 맵퍼(210)로부터 수신되는 채널 값을 변수 노드(900)의 경판정 값(hard decision value)으로서 저장할 수 있다.
제 1 저장부(910)는, 각각의 반복마다 비교기(930)로부터 수신되는 신호에 따라, 저장하고 있는 경판정 값을 갱신할 수 있다. 경판정 값을 갱신한다는 것은, 저장하고 있는 경판정 값을 그대로 유지하거나, 저장하고 있는 경판정 값을 반전하여 저장하는 것을 의미할 수 있다. 경판정 값을 반전한다는 것은, '0'의 값을 '1'로 변환(change)하거나, '1'의 값을 '0'으로 변환하는 것을 의미할 수 있다. 예를 들어, 제 1 저장부(910)는, 비교기(930)로부터 경판정 값을 반전할 것을 지시하는 신호가 수신되는 경우, 저장하고 있는 경판정 값을 반전하여 저장할 수 있다. 예를 들어, 제 1 저장부(910)는, 비교기(930)로부터 경판정 값을 반전하지 않을 것을 지시하는 신호가 수신되는 경우, 저장하고 있는 경판정 값을 그대로 유지할 수 있다. 갱신된 경판정 값은, 신드롬 체크를 위하여 신드롬 체크부(230)에게 제공될 수 있다.
변수 노드(900)는, 각각의 반복마다 V2C 메시지들을 생성하고, 생성된 V2C 메시지들을 변수 노드(900)에 연결된 체크 노드들(check nodes)에게 전송할 수 있다. 이는, 각각의 반복마다 제 1 저장부(910)에 저장되어 있는 경판정 값이, 변수 노드(900)에 연결된 체크 노드들에게 전송됨을 의미할 수 있다. 예를 들어, 제 1 저장부(910)에 변수 노드(900)의 경판정 값으로서 '1'의 값이 저장되어 있는 경우, 변수 노드(900)에 연결된 모든 체크 노드들에게 '1'의 값이 전송될 수 있다. 예를 들어, 제 1 저장부(910)에 변수 노드(900)의 경판정 값으로서 '0'의 값이 저장되어 있는 경우, 변수 노드(900)에 연결된 모든 체크 노드들에게 '0'의 값이 전송될 수 있다.
제 1 저장부(910)는, 휘발성(volatile) 메모리로 구현될 수 있다. 예를 들어, 제 1 저장부(910)는, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory)으로 구현될 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
반전 함수 값 생성부(920)는, 각각의 반복마다 반전 함수 값(flipping function value; FFV)을 생성하고, 생성된 반전 함수 값(FFV)을 비교기(930)에게 제공할 수 있다. 반전 함수 값 생성부(920)는, 산술 연산부(arithmetic calculator; 924) 및 제 3 저장부(third storage; 926)를 포함할 수 있다. 산술 연산부(924)는, 조합 논리 회로(combinational logic circuit)로 구현될 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
후술하는 제 3 실시 예에서, 반전 함수 값 생성부(920)는, 변수 노드(900)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들과 제 3 저장부(926)에 저장된 오프셋 값(offset value)을 기반으로 반전 함수 값(FFV)을 생성할 수 있다.
후술하는 제 4 실시 예에서, 반전 함수 값 생성부(920)는, 변수 노드(900)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들과 제 3 저장부(926)에 저장된 기준 값(reference value)을 기반으로 반전 함수 값(FFV)을 생성할 수 있다.
비교기(930)는, 각각의 반복마다 반전 함수 값 생성부(920)로부터 수신되는 반전 함수 값(FFV)과 반전 임계 값(Fth)을 기반으로, 제 1 저장부(910)에 저장되어 있는 경판정 값을 반전할지 여부를 결정할 수 있다. 예를 들어, 비교기(930)는, 반전 함수 값(FFV)이 반전 임계 값(Fth) 이상인 경우 제 1 저장부(910)에 저장되어 있는 경판정 값을 반전할 것으로 결정할 수 있다. 이러한 경우, 비교기(930)는, 경판정 값을 반전할 것을 지시하는 신호를 생성하여 제 1 저장부(910)에게 출력할 수 있다. 예를 들어, 비교기(930)는 반전 함수 값(FFV)이 반전 임계 값(Fth) 미만인 경우 제 1 저장부(910)에 저장되어 있는 경판정 값을 반전하지 않을 것으로 결정할 수 있다. 이러한 경우, 비교기(930)는, 경판정 값을 반전하지 않을 것을 지시하는 신호를 생성하여 제 1 저장부(910)에게 출력할 수 있다.
실시 예에 따라, 비교기(930)는, 반전 함수 값(FFV)이 설정 값(예를 들어, '0'의 값 또는 기준 값)을 나타내는 경우, 반전 임계 값(Fth)과의 비교를 스킵(skip)할 수 있다. 따라서, 제 1 및 제 2 실시 예와 비교할 때, 비교기(930)의 연산량 및 전력 소모량이 감소될 수 있다. 이러한 경우, 비교기(930)는, 경판정 값을 반전하지 않을 것을 지시하는 신호를 생성하여 제 1 저장부(910)에게 출력할 수 있다. 설정 값은, 고정된 값으로서 비교기(930) 내에 저장되어 있을 수 있다.
제 2 저장부(940)는, 반전 임계 값(Fth)을 저장할 수 있다. 제 2 저장부(940)는, 각각의 반복마다 반전 임계 값(Fth)을 비교기(930)에게 제공할 수 있다. 제 2 저장부(940)는, 레지스터(register)로 구현될 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
< 제 3 실시 예 >
산술 연산부(924)는, 변수 노드(900)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들이 나타내는 값을 모두 더하여 제 1 값을 생성할 수 있다. 수신되는 C2V 메시지들의 개수는 변수 노드(900)의 차수(D)와 동일하고, C2V 메시지들 각각은 '0' 또는 '1'의 값을 나타낼 것이다. 따라서, 제 1 값은, [0, D]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 여기서, 제 1 값은, 변수 노드(900)에 연결된 UCN의 개수(#UCN)를 나타낼 것이다.
산술 연산부(924)는, 변수 노드(900)에 연결된 UCN의 개수(#UCN)에 오프셋 값(offset value)을 적용하여 반전 함수 값(FFV)을 생성할 수 있다. 예를 들어, 산술 연산부(924)는, <수학식 3>에 따라 반전 함수 값(FFV)을 생성할 수 있다.
<수학식 3>은 UCN의 개수(#UCN)가 오프셋 값 이상인 경우에는 UCN의 개수(#UCN)에서 오프셋 값을 뺀 값을 반전 함수 값(FFV)으로 결정하고, UCN의 개수(#UCN)가 오프셋 값 미만인 경우에는 '0'을 반전 함수 값(FFV)으로 결정함을 나타낸다.
오프셋 값은, 변수 노드(900)의 차수(D)에 따라 미리 설정된 값일 수 있다.
일 실시 예에서, 변수 노드(900)의 차수(D)가 2(q-1)-1 < D ≤ 2q-1 일 때, 반전 함수 값(FFV)이 q 미만의 비트로 표현될 수 있도록, 오프셋 값이 미리 설정될 수 있다. 예를 들어, 반전 함수 값(FFV)이 가질 수 있는 값들 중 가장 큰 값이 2(q-p)-1 이하가 되도록, 오프셋 값이 미리 설정될 수 있다. 이는, 반전 함수 값(FFV)이, [0, 2(q-p)-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있음을 의미한다. 이는, 또한, 반전 함수 값(FFV)이 q-p 비트로 표현될 수 있도록, 오프셋 값이 미리 설정될 수 있음을 의미한다.
여기서, q는 2 이상의 정수일 수 있으며, 변수 노드 업데이트 모듈(222)에 포함된 복수의 변수 노드들 중 적어도 하나의 변수 노드에 적용되는 q의 값은 나머지 변수 노드들에 적용되는 q의 값과 다를 수 있다. 이는 후술하는 제 4, 7, 8 실시 예에서도 마찬가지이다.
여기서, p는 미리 설정된 q 미만의 자연수일 수 있다. 예를 들어, p가 1인 경우 반전 함수 값(FFV)이 q-1 비트로 표현될 수 있도록 오프셋 값이 미리 설정될 수 있고, p가 2인 경우 반전 함수 값(FFV)이 q-2 비트로 표현될 수 있도록 오프셋 값이 미리 설정될 수 있다. 예를 들어, 오프셋 값은, <수학식 4>를 만족하는 D 미만의 자연수 중 어느 하나로 설정될 수 있다.
반전 함수 값(FFV)이 [0, 2(q-p)-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있을 때, 반전 함수 값(FFV)을 표현하기 위하여 q-p 비트가 필요할 것이다. 따라서, 반전 함수 값(FFV)이 반전 함수 값 생성부(920)로부터 비교기(930)에게 출력되기 위하여 q-p 개의 출력 라인이 필요할 것이다.
즉, 제 3 실시 예에 따르면, 제 1 실시 예에 비하여 반전 함수 값(FFV)을 출력하기 위한 출력 라인이 p 개 감소될 수 있다.
반전 임계 값(Fth)은 반전 함수 값(FFV)이 가질 수 있는 범위 내에서 선택될 수 있다. 따라서, 반전 임계 값(Fth)은 [0, 2(q-p)-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 임계 값(Fth)을 표현하기 위하여 최대 q-p 비트가 필요함을 의미한다. 따라서, 반전 임계 값(Fth)이 제 2 저장부(940)로부터 비교기(930)에게 출력되기 위하여 최대 q-p 개의 출력 라인이 필요할 것이다.
즉, 제 3 실시 예에 따르면, 제 1 실시 예에 비하여 반전 임계 값(Fth)을 출력하기 위한 출력 라인이 적어도 p 개 감소될 수 있다.
제 3 실시 예서, 비교기(930)는, 반전 함수 값(FFV)을 수신하기 위한 q-p 개의 입력 포트와 반전 임계 값(Fth)을 수신하기 위한 최대 q-p 개의 입력 포트를 필요로 할 것이다. 따라서, 제 1 실시 예와 비교할 때, 비교기(930)의 사이즈, 하드웨어 복잡도 및 연산량이 감소될 수 있다.
< 제 4 실시 예 >
산술 연산부(924)는, 변수 노드(900)에 연결된 UCN의 개수(#UCN)와 SCN의 개수(#SCN)의 차이 값을 제 2 값으로서 생성할 수 있다. 예를 들어, 산술 연산부(924)는, <수학식 5>에 따라 제 2 값(second value)을 생성할 수 있다.
다르게 표현할 때, 산술 연산부(924)는, C2V 메시지들이 나타내는 값들 중 '0'의 값들을 모두 '-1'로 변환한 후, C2V 메시지들이 나타내는 값들에 대한 덧셈을 수행하여 제 2 값을 생성할 수 있다. UCN의 개수(#UCN)가 D 개일 때 SCN의 개수(#SCN)는 0 개이고, UCN의 개수(#UCN)가 0 개일 때 SCN의 개수(#SCN)는 D 개이므로, 제 2 값은 [-D, D] 에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
산술 연산부(924)는, 제 2 값과 기준 값(reference value)을 기반으로 반전 함수 값을 생성할 수 있다. 예를 들어, 산술 연산부(924)는, <수학식 6>에 따라 반전 함수 값(FFV)을 생성할 수 있다.
<수학식 6>은 제 2 값이 기준 값 이상인 경우에는 제 2 값을 반전 함수 값(FFV)으로 결정하고, 제 2 값이 기준 값 미만인 경우에는 기준 값을 반전 함수 값(FFV)으로 결정함을 나타낸다.
기준 값은, [-D, D]에 속하는 정수 값들 중에서 선택될 수 있으며, 예를 들어 '0'일 수 있다. 이하에서, 기준 값은 '0'인 것으로 가정하여 설명한다.
일 실시 예에서, 변수 노드(900)의 차수(D)가 2(q-1)-1 < D ≤ 2q-1 일 때, 반전 함수 값(FFV)은 [0, 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q 비트가 필요함을 의미한다. 따라서, 반전 함수 값(FFV)이 반전 함수 값 생성부(920)로부터 비교기(930)에게 출력되기 위하여 q 개의 출력 라인이 필요할 것이다.
즉, 제 4 실시 예에 따르면, 제 2 실시 예에 비하여 반전 함수 값(FFV)을 출력하기 위한 출력 라인이 1 개 감소될 수 있다.
반전 임계 값(Fth)은 반전 함수 값(FFV)이 가질 수 있는 범위 내에서 선택될 수 있다. 따라서, 반전 임계 값(Fth)은 [0, 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 임계 값(Fth)을 표현하기 위하여 최대 q 비트가 필요함을 의미한다. 따라서, 반전 임계 값(Fth)이 제 2 저장부(940)로부터 비교기(930)에게 출력되기 위하여 최대 q 개의 출력 라인이 필요할 것이다.
즉, 제 4 실시 예에 따르면, 제 2 실시 예에 비하여 반전 임계 값(Fth)을 출력하기 위한 출력 라인이 적어도 1 개 감소될 수 있다.
제 4 실시 예서, 비교기(930)는, 반전 함수 값(FFV)을 수신하기 위한 q 개의 입력 포트와 반전 임계 값(Fth)을 수신하기 위한 최대 q 개의 입력 포트만을 필요로 할 수 있다. 따라서, 제 2 실시 예와 비교할 때, 비교기(930)의 사이즈, 하드웨어 복잡도 및 연산량이 감소될 수 있다.
도 10은 본 발명의 제 3 실시 예에 따른 반전 함수 값과 오프셋 값을 설명하기 위한 예시도이다.
제 3 실시 예에서, 오프셋 값은, 변수 노드(900)의 차수(D)에 따라 설정될 수 있다. 예를 들어, 변수 노드(900)의 차수(D)가 2(q-1)-1 < D ≤ 2q-1 인 경우, 오프셋 값은 변수 노드(900)의 차수(D)가 더 높을수록 더 크게 설정되고, 변수 노드(900)의 차수가 더 낮을수록 더 작게 설정될 수 있다. 도 10을 참조하면, q가 4, 3 또는 2일 때, 변수 노드의 차수(D)가 더 높을수록 오프셋 값이 더 크게 설정되었음을 알 수 있다.
변수 노드(900)의 차수가 2(q-1)-1 < D ≤ 2q-1 일 때, 오프셋 값은 반전 함수 값(FFV)이 가질 수 있는 값들 중 가장 큰 값이 값이 2(q-p)-1 이하가 되도록 설정될 수 있다. 이는, 반전 함수 값(FFV)이 q-p 비트로 표현될 수 있도록, 오프셋 값이 설정될 수 있음을 의미한다. 여기서, p는 q 미만의 자연수일 수 있다.
변수 노드(900)의 차수가 2(q-1)-1 < D ≤ 2q-1 인 경우, 반전 함수 값(FFV)은, [0, 2(q-p)-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)를 표현하기 위하여 q-p 비트가 필요함을 의미한다. 예를 들어, p가 1 이고 q가 3 인 경우, 반전 함수 값(FFV)은 [0, 3]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이러한 경우, 반전 함수 값(FFV)를 표현하기 위하여 2 비트가 필요할 것이다. 만약, p가 2이고 q가 3이라면, 반전 함수 값(FFV)은 [0, 1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이러한 경우, 반전 함수 값(FFV)를 표현하기 위하여 1 비트가 필요할 것이다.
제 3 실시 예에 따르면, 도 7을 참조하여 설명한 제 1 실시 예와 비교할 때, 반전 함수 값(FFV)을 표현하기 위한 비트 수가 p 비트만큼 감소될 수 있다.
도 11은 본 발명의 제 4 실시 예에 따른 반전 함수 값과 기준 값을 설명하기 위한 예시도이다.
제 4 실시 예에서, 기준 값은, 변수 노드의 차수가 D일 때, [-D, D]에 속하는 정수 값들 중에서 선택될 수 있으며, 도 11에는 일 예로서, 기준 값이 '0'인 경우를 도시하였다.
변수 노드(900)의 차수가 D 인 경우, 반전 함수 값(FFV)은, [0, D]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 예를 들어, 변수 노드(900)의 차수(D)가 7인 경우 반전 함수 값(FFV)은, [0, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있고, 변수 노드(900)의 차수(D)가 4인 경우 반전 함수 값(FFV)은, [0, 4]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
변수 노드(900)의 차수가 2(q-1)-1 < D ≤ 2q-1 인 경우, 반전 함수 값(FFV)은 [0, 2(q-1)]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q 비트가 필요함을 의미한다. 예를 들어, q가 3인 경우, 반전 함수 값(FFV)은 [0, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 따라서, q가 3인 경우, 반전 함수 값(FFV)를 표현하기 위하여 3 비트가 필요할 것이다.
제 4 실시 예에 따르면, 도 8을 참조하여 설명한 제 2 실시 예와 비교할 때, 반전 함수 값(FFV)을 표현하기 위한 비트 수가 1 비트만큼 감소될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 변수 노드를 설명하기 위한 예시도이다.
설명의 편의를 위하여, 도 12에는 도 1에 도시된 변수 노드 업데이트 모듈(222)에 포함된 복수의 변수 노드들 중 어느 하나의 변수 노드(variable node; 1200)를 도시하였다. 변수 노드 업데이트 모듈(222)에 포함된 모든 변수 노드들은, 도 12에 도시된 변수 노드(1200)와 동일한 구성을 가질 수 있으며, 동일한 동작을 수행할 수 있다.
도 12를 참조하면, 변수 노드(1200)는, 제 1 저장부(first storage; 1210), 반전 함수 값 생성부(flipping function value generator; 1220), 비교기(comparator; 1230) 및 제 2 저장부(second storage; 1240)를 포함할 수 있다. 실시 예에 따라, 도 12에 도시된 구성 요소들 중 적어도 하나는 생략될 수 있다.
제 1 저장부(1210)는, 초기화 단계(initialization step)에서 맵퍼(210)로부터 수신되는 채널 값을 변수 노드(1200)의 경판정 값(hard decision value)으로서 저장할 수 있다. 제 1 저장부(1210)는, 각각의 반복마다 비교기(1230)로부터 수신되는 신호에 따라, 저장하고 있는 경판정 값을 그대로 유지하거나, 저장하고 있는 경판정 값을 반전하여 저장할 수 있다. 각각의 반복마다, 제 1 저장부(1210)에 저장되어 있는 경판정 값은 변수 노드(1200)에 연결된 체크 노드들(check nodes) 및 신드롬 체크부(230) 중 적어도 하나에게 제공될 수 있다.
반전 함수 값 생성부(1220)는, 각각의 반복마다 반전 함수 값(flipping function value; FFV)을 생성하고, 생성된 반전 함수 값(FFV)을 비교기(1230)에게 제공할 수 있다. 반전 함수 값 생성부(1220)는, 모듈로 연산부(modulo calculator; 1222) 및 산술 연산부(arithmetic calculator; 1224)를 포함할 수 있다.
모듈로 연산부(1222)는, 맵퍼(210)로부터 수신되는 채널 값과 제 1 저장부(1210)로부터 수신되는 경판정 값을 기반으로 모듈로-2(modulo-2) 연산을 수행하고, 모듈로-2 연산 결과 값을 산술 연산부(1224)에게 제공할 수 있다.
산술 연산부(1224), 변수 노드(1200)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들 및 모듈로 연산부(1222)로부터 수신되는 모듈로-2 연산 결과 값을 기반으로 반전 함수 값(FFV)을 생성할 수 있다.
비교기(1230)는, 각각의 반복마다, 반전 함수 값 생성부(1220)로부터 수신되는 반전 함수 값(FFV)과 제 2 저장부(1240)로부터 수신되는 반전 임계 값(flipping threshold value; Fth)을 기반으로, 제 1 저장부(1210)에 저장되어 있는 경판정 값을 반전할지 여부를 결정할 수 있다. 예를 들어, 비교기(1230)는, 반전 함수 값(FFV)이 반전 임계 값(Fth) 이상인 경우 제 1 저장부(1210)에 저장되어 있는 경판정 값을 반전할 것으로 결정할 수 있다. 이러한 경우, 비교기(1230)는, 경판정 값을 반전할 것을 지시하는 신호를 생성하여 제 1 저장부(1210)에게 출력할 수 있다. 예를 들어, 비교기(1230)는 반전 함수 값(FFV)이 반전 임계 값(Fth) 미만인 경우 제 1 저장부(1210)에 저장되어 있는 경판정 값을 반전하지 않을 것으로 결정할 수 있다. 이러한 경우, 비교기(1230)는, 경판정 값을 반전하지 않을 것을 지시하는 신호를 생성하여 제 1 저장부(1210)에게 출력할 수 있다.
< 제 5 실시 예 >
제 5 실시 예에서, 변수 노드(1200)의 차수(D)는 2(q-1)-2 < D ≤ 2q-2 인 것으로 가정한다. q는 2 이상의 정수일 수 있다.
산술 연산부(1224)는, 각각의 반복마다, 모듈로 연산부(1222)로부터 수신되는 모듈로-2 연산 결과 값과 변수 노드(1200)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들이 나타내는 값들을 모두 더하여 반전 함수 값(FFV)을 생성할 수 있다. C2V 메시지들의 개수는 변수 노드(1200)의 차수(D)와 동일하고, C2V 메시지들 및 모듈로-2 연산 결과 값 각각은 '0' 또는 '1'의 값을 나타낼 것이다. 따라서, 반전 함수 값(FFV)은, [0, D+1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
변수 노드(1200)의 차수(D)가 2(q-1)-2 < D ≤ 2q-2 인 경우, 반전 함수 값(FFV)은 [0, 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q 비트가 필요함을 의미한다. 따라서, 반전 함수 값(FFV)이 반전 함수 값 생성부(1220)로부터 비교기(1230)에게 출력되기 위하여 q 개의 출력 라인이 필요할 것이다.
반전 임계 값(Fth)은 반전 함수 값(FFV)이 가질 수 있는 범위 내에서 선택될 수 있다. 따라서, 반전 임계 값(Fth)은 [0, 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 임계 값(Fth)을 표현하기 위하여 최대 q 비트가 필요함을 의미한다. 따라서, 반전 임계 값(Fth)이 제 2 저장부(1240)로부터 비교기(1230)에게 출력되기 위하여 최대 q 개의 출력 라인이 필요할 것이다.
제 5 실시 예에서, 비교기(1230)는, 반전 함수 값(FFV)을 수신하기 위한 q 개의 입력 포트와 반전 임계 값(Fth)을 수신하기 위한 최대 q 개의 입력 포트를 필요로 할 것이다.
< 제 6 실시 예 >
제 6 실시 예에서, 변수 노드(1200)의 차수(D)는 2(q-1)-2 < D ≤ 2q-2 인 것으로 가정한다. q는 2 이상의 정수일 수 있다.
산술 연산부(1224)는, 변수 노드(1200)에 연결된 UCN의 개수(#UCN)와 SCN의 개수(#SCN)의 차이 값을 제 3 값으로서 생성할 수 있다. 예를 들어, 산술 연산부(1224)는, <수학식 7>에 따라 제 3 값(third value)을 생성할 수 있다.
다르게 표현할 때, 산술 연산부(1224)는, C2V 메시지들이 나타내는 값들 중 '0'의 값들을 모두 '-1'로 변환한 후, C2V 메시지들이 나타내는 값들에 대한 덧셈을 수행하여 제 3 값을 생성할 수 있다. UCN의 개수(#UCN)가 D개일 때 SCN의 개수(#SCN)는 0개이고, UCN의 개수(#UCN)가 0개일 때 SCN의 개수(#SCN)는 D개이므로, 제 3 값은 [-D, D] 에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
산술 연산부(1224)는, 제 3 값에 모듈로 연산부(1222)로부터 수신되는 모듈로-2 연산 결과 값(MOD2result)을 적용하여 반전 함수 값(FFV)을 생성할 수 있다. 예를 들어, 산술 연산부(1224)는, <수학식 8>에 따라 반전 함수 값(FFV)을 생성할 수 있다.
<수학식 8>은 모듈로-2 연산 결과 값이 '1'인 경우에는 제 3 값에 '1'을 더한 값을 반전 함수 값(FFV)으로 결정하고, 모듈로-2 연산 결과 값이 '0'인 경우에는 제 3 값에서 '1'을 뺀 값을 반전 함수 값(FFV)으로 결정함을 나타낸다. 따라서, 반전 함수 값은, [-(D+1), D+1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
변수 노드(1200)의 차수(D)가 2(q-1)-2 < D ≤ 2q-2 인 경우, 반전 함수 값(FFV)은 [-(2q-1), 2q-1]에 속하는 정수 값들 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q+1 비트가 필요함을 의미한다. 따라서, 반전 함수 값(FFV)이 반전 함수 값 생성부(1220)로부터 비교기(1230)에게 출력되기 위하여 q+1 개의 출력 라인이 필요할 것이다.
반전 임계 값(Fth)은 반전 함수 값(FFV)이 가질 수 있는 범위 내에서 선택될 수 있다. 따라서, 반전 임계 값(Fth)은 [-(2q-1), 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 임계 값(Fth)을 표현하기 위하여 최대 q+1 비트가 필요함을 의미한다. 따라서, 반전 임계 값(Fth)이 제 2 저장부(1240)로부터 비교기(1230)에게 출력되기 위하여 최대 q+1 개의 출력 라인이 필요할 것이다.
제 6 실시 예에서, 비교기(1230)는, 반전 함수 값(FFV)을 수신하기 위한 q+1 개의 입력 포트와 반전 임계 값(Fth)을 수신하기 위한 q+1 개의 입력 포트를 필요로 할 것이다.
도 13은 본 발명의 제 5 실시 예에 따른 반전 함수 값을 설명하기 위한 예시도이다.
제 5 실시 예에서, 변수 노드(1200)의 차수가 D인 경우, 반전 함수 값(FFV)은 [0, D+1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 예를 들어, 변수 노드(1200)의 차수(D)가 6인 경우 반전 함수 값(FFV)은 [0, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있고, 변수 노드(1200)의 차수(D)가 3인 경우 반전 함수 값(FFV)은 [0, 4]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
변수 노드(1200)의 차수(D)가 2(q-1)-2 < D ≤ 2q-2 인 경우, 반전 함수 값(FFV)은 [0, 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q 비트가 필요함의 의미한다. 예를 들어, q가 3인 경우, 반전 함수 값(FFV)은 [0, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 따라서, q가 3인 경우, 반전 함수 값(FFV)을 표현하기 위하여 3 비트가 필요할 것이다.
도 14는 본 발명의 제 6 실시 예에 따른 반전 함수 값을 설명하기 위한 예시도이다.
제 6 실시 예에서, 변수 노드(1200)의 차수가 D일 때, 반전 함수 값(FFV)은, [-(D+1), D+1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 예를 들어, 변수 노드(1200)의 차수(D)가 6인 경우 반전 함수 값(FFV)은 [-7, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있고, 변수 노드(1200)의 차수(D)가 3인 경우 반전 함수 값(FFV)은 [-4, 4]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
변수 노드(1200)의 차수(D)가 2(q-1)-2 < D ≤ 2q-2 인 경우, 반전 함수 값(FFV)은 [-(2q-1), 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q+1 비트가 필요함의 의미한다. 예를 들어, q가 3인 경우, 반전 함수 값(FFV)은 [-7, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 따라서, q가 3인 경우, 반전 함수 값(FFV)을 표현하기 위하여 4 비트가 필요할 것이다.
도 15는 본 발명의 일 실시 예에 따른 변수 노드를 설명하기 위한 예시도이다.
설명의 편의를 위하여, 도 15에는 도 1에 도시된 변수 노드 업데이트 모듈(222)에 포함된 복수의 변수 노드들 중 어느 하나의 변수 노드(variable node; 1500)를 도시하였다. 변수 노드 업데이트 모듈(222)에 포함된 모든 변수 노드들은, 도 15에 도시된 변수 노드(1500)와 동일한 구성을 가질 수 있으며, 동일한 동작을 수행할 수 있다.
도 15를 참조하면, 변수 노드(1500)는, 제 1 저장부(first storage; 1510), 반전 함수 값 생성부(flipping function value generator; 1520), 비교기(comparator; 1530) 및 제 2 저장부(second storage; 1540)를 포함할 수 있다. 실시 예에 따라, 도 15에 도시된 구성 요소들 중 적어도 하나는 생략될 수 있다.
제 1 저장부(1510)는, 초기화 단계(initialization step)에서 맵퍼(210)로부터 수신되는 채널 값을 변수 노드(1500)의 경판정 값(hard decision value)으로서 저장할 수 있다.
제 1 저장부(1510)는, 각각의 반복마다 비교기(1530)로부터 수신되는 신호에 따라, 저장하고 있는 경판정 값을 갱신할 수 있다. 경판정 값을 갱신한다는 것은, 저장하고 있는 경판정 값을 그대로 유지하거나, 저장하고 있는 경판정 값을 반전하여 저장하는 것을 의미할 수 있다. 경판정 값을 반전한다는 것은, '0'의 값을 '1'로 변환(change)하거나, '1'의 값을 '0'으로 변환하는 것을 의미할 수 있다. 예를 들어, 제 1 저장부(1510)는, 비교기(1530)로부터 경판정 값을 반전할 것을 지시하는 신호가 수신되는 경우, 저장하고 있는 경판정 값을 반전하여 저장할 수 있다. 예를 들어, 제 1 저장부(1510)는, 비교기(1530)로부터 경판정 값을 반전하지 않을 것을 지시하는 신호가 수신되는 경우, 저장하고 있는 경판정 값을 그대로 유지할 수 있다. 갱신된 경판정 값은, 신드롬 체크를 위하여 신드롬 체크부(230)에게 제공될 수 있다.
변수 노드(1500)는, 각각의 반복마다 V2C 메시지들을 생성하고, 생성된 V2C 메시지들을 변수 노드(1500)에 연결된 체크 노드들(check nodes)에게 전송할 수 있다. 이는, 각각의 반복마다 제 1 저장부(1510)에 저장되어 있는 경판정 값이, 변수 노드(1500)에 연결된 체크 노드들에게 전송됨을 의미할 수 있다. 예를 들어, 제 1 저장부(1510)에 변수 노드(1500)의 경판정 값으로서 '1'의 값이 저장되어 있는 경우, 변수 노드(1500)에 연결된 모든 체크 노드들에게 '1'의 값이 전송될 수 있다. 예를 들어, 제 1 저장부(1510)에 변수 노드(1500)의 경판정 값으로서 '0'의 값이 저장되어 있는 경우, 변수 노드(1500)에 연결된 모든 체크 노드들에게 '0'의 값이 전송될 수 있다.
제 1 저장부(1510)는, 휘발성(volatile) 메모리로 구현될 수 있다. 예를 들어, 제 1 저장부(1510)는, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory)으로 구현될 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
반전 함수 값 생성부(1520)는, 각각의 반복마다 반전 함수 값(flipping function value; FFV)을 생성하고, 생성된 반전 함수 값(FFV)을 비교기(1530)에게 제공할 수 있다. 반전 함수 값 생성부(1520)는, 모듈로 연산부(modulo calculator; 1522), 산술 연산부(arithmetic calculator; 1524) 및 제 3 저장부(third storage; 1526)를 포함할 수 있다. 산술 연산부(1524)는, 조합 논리 회로(combinational logic circuit)로 구현될 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
모듈로 연산부(1522)는, 맵퍼(210)로부터 수신되는 채널 값과 제 1 저장부(1510)로부터 수신되는 경판정 값을 기반으로 모듈로-2(modulo-2) 연산을 수행하고, 모듈로-2 연산 결과 값을 산술 연산부(1524)에게 제공할 수 있다. 모듈로-2 연산 결과 값은, '0' 또는 '1'의 값을 나타낼 수 있다. 예를 들어, 맵퍼(210)로부터 수신되는 채널 값과 제 1 저장부(1510)로부터 수신되는 경판정 값이 서로 동일한 경우에 모듈로-2 연산 결과 값은 '0'의 값을 나타낼 수 있고, 맵퍼(210)로부터 수신되는 채널 값과 제 1 저장부(1510)로부터 수신되는 경판정 값이 서로 동일하지 않는 경우에 모듈로-2 연산 결과 값은 '1'의 값을 나타낼 수 있다.
후술하는 제 7 실시 예에서, 산술 연산부(1524)는, 모듈로 연산부(1522)로부터 수신되는 모듈로-2 연산 결과 값, 변수 노드(1500)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들 및 제 3 저장부(1526)에 저장된 오프셋 값(offset value)을 기반으로 반전 함수 값(FFV)을 생성할 수 있다.
후술하는 제 8 실시 예에서, 산술 연산부(1524)는, 모듈로 연산부(1522)로부터 수신되는 모듈로-2 연산 결과 값, 변수 노드(1500)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들 제 3 저장부(1526)에 저장된 기준 값(reference value)을 기반으로 반전 함수 값(FFV)을 생성할 수 있다.
비교기(1530)는, 반전 함수 값 생성부(1520)로부터 수신되는 반전 함수 값(FFV)과 반전 임계 값(Fth)을 기반으로, 제 1 저장부(1510)에 저장되어 있는 경판정 값을 반전할지 여부를 결정할 수 있다. 예를 들어, 비교기(1530)는, 반전 함수 값(FFV)이 반전 임계 값(Fth) 이상인 경우 제 1 저장부(1510)에 저장되어 있는 경판정 값을 반전할 것으로 결정할 수 있다. 이러한 경우, 비교기(1530)는, 경판정 값을 반전할 것을 지시하는 신호를 생성하여 제 1 저장부(1510)에게 출력할 수 있다. 예를 들어, 비교기(1530)는 반전 함수 값(FFV)이 반전 임계 값(Fth) 미만인 경우 제 1 저장부(1510)에 저장되어 있는 경판정 값을 반전하지 않을 것으로 결정할 수 있다. 이러한 경우, 비교기(1530)는, 경판정 값을 반전하지 않을 것을 지시하는 신호를 생성하여 제 1 저장부(1510)에게 출력할 수 있다.
실시 예에 따라, 비교기(1530)는, 반전 함수 값(FFV)이 설정 값(예를 들어, '0'의 값 또는 기준 값)을 나타내는 경우, 반전 임계 값(Fth)과의 비교를 스킵(skip)할 수 있다. 따라서, 제 5 및 제 6 실시 예와 비교할 때, 비교기(1530)의 연산량 및 전력 소모량이 감소될 수 있다. 이러한 경우, 비교기(1530)는, 경판정 값을 반전하지 않을 것을 지시하는 신호를 생성하여 제 1 저장부(1510)에게 출력할 수 있다. 설정 값은, 고정된 값으로서 비교기(1530) 내에 저장되어 있을 수 있다.
제 2 저장부(1540)는, 반전 임계 값(Fth)을 저장할 수 있다. 제 2 저장부(1540)는, 각각의 반복마다 반전 임계 값(Fth)을 비교기(1530)에게 제공할 수 있다. 제 2 저장부(1540)는, 레지스터(register)로 구현될 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
< 제 7 실시 예 >
산술 연산부(1524)는, 각각의 반복마다, 모듈로 연산부(1522)로부터 수신되는 모듈로-2 연산 결과 값(MOD2result)과 변수 노드(1500)에 연결된 체크 노드들로부터 수신되는 C2V 메시지들이 나타내는 값들을 모두 더하여 제 4 값을 생성할 수 있다. 예를 들어, 산술 연산부(1524)는, <수학식 9>에 따라 제 4 값(fourth value)을 생성할 수 있다.
C2V 메시지들의 개수는 변수 노드(1500)의 차수(D)와 동일하고, C2V 메시지들 및 모듈로-2 연산 결과 값(MOD2result) 각각은 '0' 또는 '1'의 값을 나타낼 것이다. 따라서, 제 4 값은 [0, D+1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
실시 예에 따라, 산술 연산부(1524)는, UCN의 개수(#UCN) 및 모듈로-2 연산 결과 값(MOD2result) 중 적어도 하나에 가중치를 적용하여 제 4 값을 계산할 수도 있다. 예를 들어, 산술 연산부(1524)는, <수학식 10>에 따라 제 4 값(fourth value)을 생성할 수도 있다. <수학식 10>에서 α 및 β는 서로 다른 양의 실수일 수 있다.
산술 연산부(1524)는, 제 4 값에 오프셋 값(offset value)을 적용하여 반전 함수 값(FFV)을 생성할 수 있다. 예를 들어, 산술 연산부(1524)는, <수학식 11>에 따라 반전 함수 값(FFV)을 생성할 수 있다.
<수학식 11>은 제 4 값이 오프셋 값 이상인 경우에는 제 4 값에서 오프셋 값을 뺀 값을 반전 함수 값(FFV)으로 결정하고, 제 4 값이 오프셋 값 미만인 경우에는 '0'을 반전 함수 값(FFV)으로 결정함을 나타낸다.
오프셋 값은, 변수 노드(1500)의 차수(D)에 따라 미리 설정된 값일 수 있다.
일 실시 예에서, 변수 노드(1500)의 차수(D)는 2(q-1)-2 < D ≤ 2q-2 일 때, 반전 함수 값(FFV)이 q 미만의 비트로 표현될 수 있도록, 오프셋 값이 미리 설정될 수 있다. q는 2 이상의 정수일 수 있다. 예를 들어, 반전 함수 값(FFV)이 가질 수 있는 값들 중 가장 큰 값이 2(q-p)-1 이하가 되도록, 오프셋 값이 미리 설정될 수 있다. 이는, 반전 함수 값(FFV)이, [0, 2(q-p)-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있음을 의미한다. 이는, 또한, 반전 함수 값(FFV)이 q-p 비트로 표현될 수 있도록, 오프셋 값이 미리 설정될 수 있음을 의미한다.
여기서, p는 미리 설정된 자연수일 수 있다. 예를 들어, p가 1인 경우 반전 함수 값(FFV)이 q-1 비트로 표현될 수 있도록 오프셋 값이 미리 설정될 수 있고, p가 2인 경우 반전 함수 값(FFV)이 q-2 비트로 표현될 수 있도록 오프셋 값이 미리 설정될 수 있다. 예를 들어, 오프셋 값은, <수학식 12>를 만족하는 D 미만의 자연수 중 어느 하나로 설정될 수 있다.
반전 함수 값(FFV)이 [0, 2(q-p)-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있을 때, 반전 함수 값(FFV)을 표현하기 위하여 q-p 비트가 필요할 것이다. 따라서, 반전 함수 값(FFV)이 반전 함수 값 생성부(1520)로부터 비교기(1530)에게 출력되기 위하여 q-p 개의 출력 라인이 필요할 것이다.
즉, 제 7 실시 예에 따르면, 제 1 실시 예에 비하여 반전 함수 값(FFV)을 출력하기 위한 출력 라인이 p 개 감소될 수 있다.
반전 임계 값(Fth)은 반전 함수 값(FFV)이 가질 수 있는 범위 내에서 선택될 수 있다. 따라서, 반전 임계 값(Fth)은 [0, 2(q-p)-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 임계 값(Fth)을 표현하기 위하여 최대 q-p 비트가 필요함을 의미한다. 따라서, 반전 임계 값(Fth)이 제 2 저장부(1540)로부터 비교기(1530)에게 출력되기 위하여 최대 q-p개의 출력 라인이 필요할 것이다.
즉, 제 7 실시 예에 따르면, 제 1 실시 예에 비하여 반전 임계 값(Fth)을 출력하기 위한 출력 라인이 적어도 적어도 p개 감소될 수 있다.
제 7 실시 예서, 비교기(1530)는, 반전 함수 값(FFV)을 수신하기 위한 q-p 개의 입력 포트와 반전 임계 값(Fth)을 수신하기 위한 최대 q-p 개의 입력 포트를 필요로 할 것이다. 따라서, 제 5 실시 예와 비교할 때, 비교기(1530)의 사이즈, 하드웨어 복잡도 및 연산량이 감소될 수 있다.
< 제 8 실시 예 >
산술 연산부(1524)는, 변수 노드(1500)에 연결된 UCN의 개수(#UCN)와 SCN의 개수(#SCN)의 차이 값을 제 5 값으로서 생성할 수 있다. 예를 들어, 산술 연산부(1524)는, <수학식 13>에 따라 제 5 값(fifth value)을 생성할 수 있다.
다르게 표현할 때, 산술 연산부(1524)는, C2V 메시지들이 나타내는 값들 중 '0'의 값들을 모두 '-1'로 변환한 후, C2V 메시지들이 나타내는 값들에 대한 덧셈을 수행하여 제 5 값을 생성할 수 있다. UCN의 개수(#UCN)가 D개일 때 SCN의 개수(#SCN)는 0개이고, UCN의 개수(#UCN)가 0개일 때 SCN의 개수(#SCN)는 D개이므로, 제 5 값은 [-D, D] 에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
산술 연산부(1524)는, 제 5 값에 모듈로 연산부(1522)로부터 수신되는 모듈로-2 연산 결과 값(MOD2result)을 적용하여 제 6 값을 생성할 수 있다. 예를 들어, 산술 연산부(1524)는, <수학식 14>에 따라 제 6 값(sixth value)을 생성할 수 있다.
<수학식 14>는 모듈로-2 연산 결과 값이 '1'인 경우에는 제 5 값에 '1'을 더하여 제 6 값을 생성하고, 모듈로-2 연산 결과 값이 '0'인 경우에는 제 5 값에서 '1'을 빼서 제 6 값을 생성함을 나타낸다. 따라서, 제 6 값은, [-(D+1), D+1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
실시 예에 따라, 산술 연산부(1524)는, UCN의 개수(#UCN), SCN의 개수 및 모듈로-2 연산 결과 값(MOD2result) 중 적어도 하나에 가중치를 적용하여 제 6 값을 계산할 수도 있다. 예를 들어, 산술 연산부(1524)는, <수학식 15>에 따라 제 6 값(sixth value)을 생성할 수도 있다. <수학식 15>에서 α, β 및 γ는 서로 다른 양의 실수일 수 있다.
산술 연산부(1524)는, 제 6 값과 기준 값(reference value)을 기반으로 반전 함수 값을 생성할 수 있다. 예를 들어, 산술 연산부(1524)는, <수학식 16>에 따라 반전 함수 값(FFV)을 생성할 수 있다.
<수학식 16>은 제 6 값이 기준 값 이상인 경우에는 제 6 값을 반전 함수 값(FFV)으로 결정하고, 제 6 값이 기준 값 미만인 경우에는 '0'을 반전 함수 값(FFV)으로 결정함을 나타낸다.
기준 값은, [-(D+1), D+1]에 속하는 정수 값들 중에서 선택될 수 있으며, 예를 들어 '0'일 수 있다. 이하에서, 기준 값은 '0'인 것으로 가정하여 설명한다.
일 실시 예에서, 변수 노드(1500)의 차수(D)가 2(q-1)-2 < D ≤ 2q-2 일 때, 반전 함수 값(FFV)은 [0, 2q-1]에 속하는 정수 값들 어느 하나의 값을 가질 수 있다. q는 2 이상의 정수일 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q 비트가 필요함을 의미한다. 따라서, 반전 함수 값(FFV)이 반전 함수 값 생성부(1520)로부터 비교기(1530)에게 출력되기 위하여 q 개의 출력 라인이 필요할 것이다.
즉, 제 8 실시 예에 따르면, 제 6 실시 예에 비하여 반전 함수 값(FFV)을 출력하기 위한 출력 라인이 1 개 감소될 수 있다.
반전 임계 값(Fth)은 반전 함수 값(FFV)이 가질 수 있는 범위 내에서 선택될 수 있다. 따라서, 반전 임계 값(Fth)은 [0, 2q-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 임계 값(Fth)을 표현하기 위하여 최대 q 비트가 필요함을 의미한다. 따라서, 반전 임계 값(Fth)이 제 2 저장부(1540)로부터 비교기(1530)에게 출력되기 위하여 최대 q 개의 출력 라인이 필요할 것이다.
즉, 제 8 실시 예에 따르면, 제 6 실시 예에 비하여 반전 임계 값(Fth)을 출력하기 위한 출력 라인이 적어도 1개 감소될 수 있다.
제 8 실시 예에서, 비교기(1530)는, 반전 함수 값(FFV)을 수신하기 위한 q 개의 입력 포트와 반전 임계 값(Fth)을 수신하기 위한 최대 q 개의 입력 포트를 필요로 할 것이다. 따라서, 제 6 실시 예와 비교할 때, 비교기(1530)의 사이즈, 하드웨어 복잡도 및 연산량이 감소될 수 있다.
한편, 실시 예에 따라, 산술 연산부(1524)는 <수학식 17>에 따라 제 6 값을 생성할 수도 있다.
<수학식 17>에 따라 차수(D)가 2(q-1)-2 < D ≤ 2q-2 인 변수 노드(1500)에 대하여 제 6 값이 계산되는 경우, <수학식 16>에 따라 계산되는 반전 함수 값(FFV)은 [0, 2q]에 속하는 정수 값들 어느 하나의 값을 가질 수 있다. <수학식 16> 및 <수학식 17>에 따라 반전 함수 값(FFV)이 계산되면 반전 함수 값(FFV)을 표현하기 위하여 q+1 비트가 필요한 경우(예를 들어, 변수 노드(1500)의 차수가 2q-2 이고, 변수 노드(1500)에 연결된 SCN이 없으며, 모듈로-2 연산 결과 값(MOD2result)이 '1'인 경우)가 존재할 수 있다. 그러나, 이러한 경우에도, 설정 값(예를 들어, 기준 값)을 나타내는 반전 함수 값(FFV)을 반전 임계 값(Fth)과 비교하는 동작이 비교기(1530)에서 스킵될 수 있기 때문에, 제 6 실시 예와 비교할 때 비교기(1530)의 연산량 및 전력 소모량이 감소될 수 있다.
도 16은 본 발명의 제 7 실시 예에 따른 반전 함수 값과 오프셋 값을 설명하기 위한 예시도이다.
제 7 실시 예에서, 오프셋 값은, 변수 노드(1500)의 차수(D)에 따라 설정될 수 있다. 예를 들어, 변수 노드(1500)의 차수(D)가 2(q-1)-2 < D ≤ 2q-2 인 경우, 오프셋 값은 변수 노드(1500)의 차수(D)가 더 높을수록 더 크게 설정되고, 변수 노드(1500)의 차수가 더 낮을수록 더 작게 설정될 수 있다. 도 16을 참조하면, q가 4, 3 또는 2일 때, 변수 노드의 차수(D)가 높을수록 오프셋 값이 크게 설정되었음을 알 수 있다.
변수 노드(1500)의 차수가 2(q-1)-2 < D ≤ 2q-2 일 때, 오프셋 값은 반전 함수 값(FFV)이 가질 수 있는 값들 중 가장 큰 값이 값이 2(q-p)-1 이하가 되도록 설정될 수 있다. 이는, 반전 함수 값(FFV)이 q-p 비트로 표현될 수 있도록, 오프셋 값이 설정될 수 있음을 의미한다. 여기서, p는 q 미만의 자연수일 수 있다.
변수 노드(1500)의 차수가 2(q-1)-2 < D ≤ 2q-2 인 경우, 반전 함수 값(FFV)은, [0, 2(q-p)-1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)를 표현하기 위하여 q-p 비트가 필요함을 의미한다. 예를 들어, p가 1이고 q가 3 인 경우, 반전 함수 값(FFV)은 [0, 3]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이러한 경우, 반전 함수 값(FFV)를 표현하기 위하여 2 비트가 필요할 것이다. 만약, p가 2이고 q가 3이라면, 반전 함수 값(FFV)은, [0, 1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이러한 경우, 반전 함수 값(FFV)을 표현하기 위하여 1 비트가 필요할 것이다.
제 7 실시 예에 따르면, 도 13을 참조하여 설명한 제 5 실시 예와 비교할 때, 반전 함수 값(FFV)을 표현하기 위한 비트 수가 p 비트만큼 감소될 수 있다.
도 17은 본 발명의 제 8 실시 예에 따른 반전 함수 값과 기준 값을 설명하기 위한 예시도이다.
제 8 실시 예에서, 기준 값은, 변수 노드의 차수가 D일 때, [-D, D]에 속하는 정수 값들 중에서 선택될 수 있으며, 도 17에는 일 예로서, 기준 값이 '0'인 경우를 도시하였다.
변수 노드(1500)의 차수가 D 인 경우, 반전 함수 값(FFV)은, [0, D+1]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 예를 들어, 변수 노드(1500)의 차수(D)가 6인 경우 반전 함수 값(FFV)은, [0, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있고, 변수 노드(1500)의 차수(D)가 3인 경우 반전 함수 값(FFV)은, [0, 4]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다.
변수 노드(1500)의 차수가 2(q-1)-2 < D ≤ 2q-2 인 경우, 반전 함수 값(FFV)은 [0, 2(q-1)]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 이는, 반전 함수 값(FFV)을 표현하기 위하여 q 비트가 필요함을 의미한다. 예를 들어, q가 3인 경우, 반전 함수 값(FFV)은 [0, 7]에 속하는 정수 값들 중 어느 하나의 값을 가질 수 있다. 따라서, q가 3인 경우, 반전 함수 값(FFV)를 표현하기 위하여 3 비트가 필요할 것이다.
제 8 실시 예에 따르면, 도 14를 참조하여 설명한 제 6 실시 예와 비교할 때, 반전 함수 값(FFV)을 표현하기 위한 비트 수가 1 비트만큼 감소될 수 있다.
도 18은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 요청(request)에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜(interface protocol)을 이용하여 메모리 시스템(2000)과 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)로부터의 요청에 따라 다양한 동작(operation)을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 메모리 장치(2200)에 대하여 프로그램(program) 동작, 판독(read) 동작 및 소거(erase) 동작 등을 수행할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(2100)는, 프로그램 커맨드(program command), 어드레스(address) 및 코드워드 등을 메모리 장치(2200)에 전송할 수 있다. 판독 동작 시, 메모리 컨트롤러(2100)는, 판독 커맨드(read command) 및 어드레스 등을 메모리 장치(2200)에게 전송하고, 메모리 장치(2200)로부터 코드워드에 대응하는 판독 데이터(read data)를 수신할 수 있다. 소거 동작 시, 메모리 컨트롤러(2100)는, 소거 커맨드(erase command) 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 오류 정정 회로(error correction circuit; 2150) 및 내부 메모리(internal memory; 2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 오류 정정 회로(2150) 및 내부 메모리(2160)는, 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 호스트(1000)로부터 수신되는 프로그램 요청, 판독 요청 및 소거 요청 등을 중앙 처리 장치(2120)에게 전달할 수 있다. 프로그램 동작 시, 호스트 인터페이스(2110)는, 프로그램 요청에 대응하는 원본 데이터(original data)를 호스트(1000)로부터 수신하고, 수신된 원본 데이터를 버퍼 메모리(2140)에 저장할 수 있다. 판독 동작 시, 호스트 인터페이스(2110)는, 버퍼 메모리(2140)에 저장된 디코딩된 코드워드를 호스트(1000)에게 전송할 수 있다. 호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 전달되는 요청에 따라, 프로그램 동작, 판독 동작 및 소거 동작 등에 필요한 다양한 커맨드들 및 어드레스들을 생성할 수 있다.
중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 프로그램 요청이 수신되는 경우, 버퍼 메모리(2140)에 저장된 원본 데이터에 대하여 오류 정정 인코딩을 수행하도록 오류 정정 회로(2150)를 제어할 수 있다. 중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 코드워드가 생성되었음을 통지받는 경우, 프로그램 커맨드, 어드레스 및 버퍼 메모리(2140)에 저장된 코드워드가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2130)를 제어할 수 있다.
중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 판독 요청이 수신되는 경우, 판독 커맨드 및 어드레스가 메모리 장치(2200)에게 전송될 수 있도록 메모리 인터페이스(2130)를 제어할 수 있다. 중앙 처리 장치(2120)는, 메모리 인터페이스(2130)로부터 판독 데이터가 수신되었음을 통지받는 경우, 버퍼 메모리(2140)에 저장된 판독 데이터에 대하여 오류 정정 디코딩을 수행하도록 오류 정정 회로(2150)를 제어할 수 있다. 중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 디코딩된 코드워드가 생성되었음을 통지받는 경우, 버퍼 메모리(2140)에 저장된 디코딩된 코드워드가 호스트(1000)에게 전송될 수 있도록 호스트 인터페이스(2110)를 제어할 수 있다.
메모리 인터페이스(2130)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
프로그램 동작 시, 메모리 인터페이스(2130)는, 중앙 처리 장치(2120)로부터 수신되는 프로그램 커맨드 및 어드레스와 버퍼 메모리(2140)에 저장된 코드워드를 메모리 장치(2200)에게 전송할 수 있다.
판독 동작 시, 메모리 인터페이스(2130)는, 중앙 처리 장치(2120)로부터 수신되는 판독 커맨드 및 어드레스를 메모리 장치(2200)에게 전송할 수 있다. 판독 동작 시, 메모리 인터페이스(2130)는, 메모리 장치(2200)로부터 수신되는 판독 데이터를 버퍼 메모리(2140)에 저장하고, 판독 데이터가 수신되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다.
프로그램 동작 시, 버퍼 메모리(2140)는, 호스트 인터페이스(2110)로부터 수신되는 원본 데이터를 저장하고, 저장된 원본 데이터를 오류 정정 회로(2150)에게 전송할 수 있다. 프로그램 동작 시, 버퍼 메모리(2140)는, 오류 정정 회로(2150)로부터 수신되는 코드워드를 저장하고, 저장된 코드워드를 메모리 인터페이스(2130)에게 전송할 수 있다.
판독 동작 시, 버퍼 메모리(2140)는, 메모리 장치(2200)로부터 수신되는 판독 데이터를 저장하고, 저장된 판독 데이터를 오류 정정 회로(2150)에게 전송할 수 있다. 판독 동작 시, 버퍼 메모리(2140)는, 오류 정정 회로(2150)로부터 수신되는 디코딩된 코드워드를 저장하고, 저장된 디코딩된 코드워드를 호스트 인터페이스(2110)에게 전송할 수 있다.
오류 정정 회로(2150)는, 원본 데이터에 대하여 오류 정정 인코딩을 수행하고, 판독 데이터에 대하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2150)는 일정 수준의 오류 정정 능력을 가질 수 있다. 예를 들어, 오류 정정 회로(2150)는, 판독 데이터에 오류 정정 능력을 초과하지 않는 수의 오류 비트가 존재하는 경우, 판독 데이터에 포함된 오류를 검출하고 정정할 수 있다. 오류 정정 회로(2150)의 오류 정정 능력을 초과하지 않는 최대의 오류 비트의 수를, 최대 허용 오류 비트의 수라 할 수 있다. 오류 정정 회로(2150)는, LDPC 코드를 이용하는 오류 정정 회로일 수 있다.
오류 정정 회로(2150)는, 오류 정정 인코더(2152) 및 오류 정정 디코더(2154)를 포함할 수 있다.
오류 정정 인코더(2152)는, 버퍼 메모리(2140)로부터 수신되는 원본 데이터에 대한 오류 정정 인코딩을 수행하여 코드워드를 생성할 수 있다. 오류 정정 인코더(2152)는, 생성된 코드워드를 버퍼 메모리(2140)에게 전송하고, 코드워드가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 인코더(2152)의 기본적인 구성 및 동작은 도 1을 참조하여 설명한 오류 정정 인코더(100)와 같다.
오류 정정 디코더(2154)는, 버퍼 메모리(2140)로부터 수신되는 판독 데이터에 대한 오류 정정 디코딩을 수행하여 디코딩된 코드워드를 생성할 수 있다. 오류 정정 디코더(2154)는, 디코딩된 코드워드를 버퍼 메모리(2140)에게 전송하고, 디코딩된 코드워드가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 판독 데이터에 포함된 오류를 정정할 수 없는 경우, 오류 정정 디코더(2154)는, 오류 정정 디코딩이 페일되었음을 중앙 처리 장치(2120)에게 통지할 수 있다. 오류 정정 디코더(2154)의 기본적인 구성 및 동작은 도 1을 참조하여 설명한 오류 정정 디코더(200)와 같다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 논리적 어드레스(logical address)와 물리적 어드레스(physical address)가 맵핑된 어드레스 맵핑 테이블을 저장할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 판독 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 프로그램 커맨드, 어드레스 및 코드워드를 수신하고, 프로그램 커맨드 및 어드레스에 따라 코드워드를 저장할 수 있다. 코드워드는, 프로그램 커맨드 및 어드레스에 따라, 메모리 장치(2200)에 포함된 복수의 메모리 블록들 중 선택된 메모리 블록에 저장될 수 있다. 메모리 블록들은, 사용자 데이터가 저장되는 사용자 블록(user block)과 메모리 시스템(2000)의 내부 동작에 필요한 데이터가 저장되는 메타 블록(meta block)으로 구분될 수 있다. 코드워드는, 사용자 블록에 포함된 메모리 셀들(예를 들어, 하나의 페이지를 구성하는 메모리 셀들)에 저장될 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 판독 커맨드 및 어드레스에 따라 판독 동작을 수행하고, 판독 데이터를 메모리 컨트롤러(2100)에게 제공할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 19에 도시된 메모리 장치는 도 18에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 컬럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 18에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 판독 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 판독 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 판독 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 컬럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
컬럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 컬럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 컬럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터(코드워드일 수 있다)를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 판독 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 판독 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 20은 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 20에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 예를 들면, 하나의 메모리 셀에 2 이상의 비트 데이터가 저장되는 경우, 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 예를 들면, MLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 2개의 논리 페이지 데이터가 저장될 수 있고, TLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 3개의 논리 페이지 데이터가 저장될 수 있다.
도 21은 도 18에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
실시 예에 따라, 도 21에 도시된 구성 요소들 중 적어도 하나는 생략될 수 있다.
도 21을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 판독(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(input device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 22는 도 18에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
실시 예에 따라, 도 22에 도시된 구성 요소들 중 적어도 하나는 생략될 수 있다.
도 22를 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(host; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 오류 정정 회로
100: 오류 정정 인코더
200: 오류 정정 디코더
210: 맵퍼
220: 노드 프로세서
230: 신드롬 체크부
240: 디코딩 제어부
1510: 제 1 저장부
1520: 반전 함수 값 생성부
1530: 비교기
1540: 제 2 저장부

Claims (21)

  1. 반복 복호 기법(iterative decoding scheme)을 이용하는 오류 정정 디코더로서,
    변수 노드의 경판정 값(hard decision value)을 저장하는 메모리;
    i 번째 반복(iteration)에서, 상기 변수 노드에 대응하는 UCN(unsatisfied check node)의 개수에 기반하여 제 1 값을 생성하고, 상기 제 1 값과 오프셋 값의 차이 또는 설정 값에 따라 반전 함수 값을 생성하는 반전 함수 값 생성부, 상기 i는 음수가 아닌 정수임; 및
    상기 i 번째 반복에서, 상기 반전 함수 값을 반전 임계 값과 비교하는 것에 기반하여 상기 변수 노드의 상기 경판정 값을 반전할지 여부를 지시하는 제 1 신호를 상기 메모리에 출력하는 비교기를 포함하는
    오류 정정 디코더.
  2. 제 1 항에 있어서,
    상기 오프셋 값에 기반하는 상기 반전 함수 값의 제1 범위의 출력 값들은 상기 오프셋 값을 사용하지 않는 상기 반전 함수 값의 제2 범위의 출력 값들보다 작은
    오류 정정 디코더.
  3. 제 1 항에 있어서,
    상기 오프셋 값은 상기 변수 노드의 차수보다 작은
    오류 정정 디코더.
  4. 제 1 항에 있어서, 상기 반전 함수 값 생성부는,
    상기 제 1 값이 상기 오프셋 값 이상인 경우, 상기 제 1 값에서 상기 오프셋 값을 뺀 값을 상기 반전 함수 값으로서 생성하고,
    상기 제 1 값이 상기 오프셋 값 미만인 경우, 상기 설정 값을 상기 반전 함수 값으로서 생성하는
    오류 정정 디코더.
  5. 제 1 항에 있어서,
    상기 비교기는, 상기 반전 함수 값이 상기 반전 임계 값 이상인 경우, 상기 변수 노드의 경판정 값을 반전할 것을 지시하는 제 2 신호를 상기 메모리에 출력하고,
    상기 메모리는, 상기 비교기로부터 제2 신호를 수신하는 경우, 상기 변수 노드의 경판정 값을 반전시키고 상기 반전된 경판정 값을 저장하는
    오류 정정 디코더.
  6. 제 5 항에 있어서,
    상기 반전된 경판정 값을 이용하여 상기 i 번째 반복에 대응하는 신드롬 체크(syndrome check)를 수행하고, 상기 신드롬 체크가 패스(pass)되는 경우 상기 반전된 경판정 값이 포함된 디코딩된 코드워드(decoded codeword)를 출력하는 신드롬 체크부
    를 더 포함하는 오류 정정 디코더.
  7. 제 1 항에 있어서,
    상기 반전 함수 값 생성부는, 상기 UCN의 개수를 상기 제 1 값으로서 생성하고,
    상기 오프셋 값은, 차수(degree)가 2(q-1)-1 초과 2q-1 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여, 최대 2(q-p)-1 (p는 q 미만의 자연수)의 값을 갖는 상기 반전 함수 값이 생성될 수 있도록 설정되는
    오류 정정 디코더.
  8. 제 7 항에 있어서, 상기 반전 함수 값은,
    q-p 비트로 표현되고 q-p 개의 출력 라인을 통하여 상기 반전 함수 값 생성부로부터 상기 비교기에게 전송되는
    오류 정정 디코더.
  9. 제 1 항에 있어서,
    상기 반전 함수 값 생성부는,
    상기 변수 노드에 대응하는 채널 값과 상기 메모리에 저장되어 있는 상기 변수 노드의 경판정 값을 모듈로-2(modulo-2) 연산하여 제 2 값을 생성하는 모듈로 연산부; 및
    상기 UCN의 개수에 상기 제 2 값을 더하여 상기 제 1 값을 생성하는 산술 연산부를 포함하고,
    상기 오프셋 값은, 차수(degree)가 2(q-1)-2 초과 2q-2 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여, 최대 2(q-p)-1 (p는 q 미만의 자연수)의 값을 갖는 상기 반전 함수 값이 생성될 수 있도록 설정되는
    오류 정정 디코더.
  10. 제 9 항에 있어서, 상기 반전 함수 값은,
    q-p 비트로 표현되고 q-p 개의 출력 라인을 통하여 상기 반전 함수 값 생성부로부터 상기 비교기에게 전송되는
    오류 정정 디코더.
  11. 반복 복호 기법(iterative decoding scheme)을 이용하는 오류 정정 디코더로서,
    변수 노드의 경판정 값(hard decision value)을 저장하는 메모리;
    i 번째 반복(iteration)에서, 상기 변수 노드에 대응하는 UCN(unsatisfied check node)의 개수와 상기 변수 노드에 대응하는 SCN(satisfied check node)의 개수의 차이에 기반하여 제 1 값을 생성하고, 상기 제 1 값과 기준 값의 비교에 기반하여 상기 제 1 값을 선택적으로 업데이트하여 반전 함수 값을 생성하는 반전 함수 값 생성부; 및
    상기 i 번째 반복에서, 상기 반전 함수 값과 반전 임계 값의 비교에 기반하여 상기 변수 노드의 경판정 값을 반전할지 여부를 지시하는 제 1 신호를 상기 메모리에 출력하는 비교기를 포함하는
    오류 정정 디코더.
  12. 제 11 항에 있어서, 상기 반전 함수 값 생성부는,
    상기 제 1 값이 상기 기준 값 이상인 경우, 상기 제 1 값을 상기 반전 함수 값으로서 생성하고,
    상기 제 1 값이 상기 기준 값 미만인 경우, 상기 기준 값을 상기 반전 함수 값으로서 생성하는
    오류 정정 디코더.
  13. 제 11 항에 있어서,
    상기 비교기는, 상기 반전 함수 값이 상기 반전 임계 값 이상인 경우, 상기 변수 노드의 경판정 값을 반전할 것을 지시하는 제2 신호를 상기 메모리에 출력하고,
    상기 메모리는, 상기 비교기로부터 상기 제2 신호를 수신하는 경우, 상기 변수 노드의 경판정 값을 반전시키고, 상기 반전된 경판정 값을 저장하는
    오류 정정 디코더.
  14. 제 13 항에 있어서,
    상기 반전된 경판정 값을 이용하여 상기 i 번째 반복에 대응하는 신드롬 체크(syndrome check)를 수행하고, 상기 신드롬 체크가 패스(pass)되는 경우 상기 반전된 경판정 값이 포함된 디코딩된 코드워드(decoded codeword)를 출력하는 신드롬 체크부
    를 더 포함하는 오류 정정 디코더.
  15. 제 11 항에 있어서,
    상기 반전 함수 값 생성부는, 상기 UCN의 개수에서 상기 SCN의 개수를 뺀 값을 상기 제 1 값으로서 생성하고,
    상기 반전 함수 값은, 차수(degree)가 2(q-1)-1 초과 2q-1 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여, 상기 기준 값 이상 2q-1 이하의 값을 갖도록 생성되는
    오류 정정 디코더.
  16. 제 15 항에 있어서, 상기 반전 함수 값은,
    q 비트로 표현되고 q 개의 출력 라인을 통하여 상기 반전 함수 값 생성부로부터 상기 비교기에게 전송되는
    오류 정정 디코더.
  17. 제 11 항에 있어서,
    상기 반전 함수 값 생성부는,
    상기 변수 노드에 대응하는 채널 값과 상기 메모리에 저장되어 있는 상기 변수 노드의 경판정 값을 모듈로-2(modulo-2) 연산하여 제 2 값을 생성하는 모듈로 연산부; 및
    상기 제 2 값이 1 인 경우 상기 UCN의 개수에서 상기 SCN의 개수를 뺀 값에 1을 더하여 상기 제 1 값을 생성하고, 상기 제 2 값이 0 인 경우 상기 UCN의 개수에서 상기 SCN의 개수를 뺀 값에 -1을 더하여 상기 제 1 값을 생성하는 산술 연산부를 포함하고,
    상기 반전 함수 값은, 차수(degree)가 2(q-1)-2 초과 2q-2 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여, 상기 기준 값 이상 2q-1 이하의 값을 갖도록 생성되는
    오류 정정 디코더.
  18. 제 17 항에 있어서, 상기 반전 함수 값은,
    q 비트로 표현되고 q 개의 출력 라인을 통하여 상기 반전 함수 값 생성부로부터 상기 비교기에게 전송되는
    오류 정정 디코더.
  19. 메모리 장치; 및
    상기 메모리 장치로부터 판독 값들(read values)을 수신하고, 상기 수신된 판독 값들을 기반으로 반복 복호 기법(iterative decoding scheme)에 따라 오류 정정 디코딩을 수행하는 프로세서를 포함하는 메모리 컨트롤러를 포함하되,
    상기 프로세서는,
    변수 노드의 경판정 값(hard decision value)을 저장하는 메모리;
    i 번째 반복(iteration)에서, 상기 변수 노드에 대응하는 UCN(unsatisfied check node)의 개수와 상기 변수 노드에 대응하는 SCN(satisfied check node)의 개수의 차이에 기반하여 제 1 값을 생성하고, 상기 제 1 값과 기준 값의 비교에 기반하여 상기 제 1 값을 선택적으로 업데이트하여 반전 함수 값을 생성하는 반전 함수 값 생성부; 및
    상기 i 번째 반복에서, 상기 반전 함수 값과 반전 임계 값의 비교에 기반하여 상기 변수 노드의 경판정 값을 반전할지 여부를 지시하는 신호를 상기 메모리에 출력하는 비교기를 포함하는
    메모리 시스템.
  20. 제 19 항에 있어서,
    상기 반전 함수 값 생성부는, 상기 UCN의 개수에서 상기 SCN의 개수를 뺀 값을 상기 제 1 값으로서 생성하고,
    상기 반전 함수 값은, 차수(degree)가 2(q-1)-1 초과 2q-1 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여, 상기 기준 값 이상 2q-1 이하의 값을 갖도록 생성되는
    메모리 시스템.
  21. 제 19 항에 있어서,
    상기 반전 함수 값 생성부는,
    상기 변수 노드에 대응하는 채널 값과 상기 메모리에 저장되어 있는 상기 변수 노드의 경판정 값을 모듈로-2(modulo-2) 연산하여 제 2 값을 생성하는 모듈로 연산부; 및
    상기 제 2 값이 1 인 경우 상기 UCN의 개수에서 상기 SCN의 개수를 뺀 값에 1을 더하여 상기 제 1 값을 생성하고, 상기 제 2 값이 0 인 경우 상기 UCN의 개수에서 상기 SCN의 개수를 뺀 값에 -1을 더하여 상기 제 1 값을 생성하는 산술 연산부를 포함하고,
    상기 반전 함수 값은, 차수(degree)가 2(q-1)-2 초과 2q-2 (q는 2 이상의 자연수) 이하인 상기 변수 노드에 대응하여, 상기 기준 값 이상 2q-1 이하의 값을 갖도록 생성되는
    메모리 시스템.
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