KR102605633B1 - 컨트롤러 및 그것의 동작 방법 - Google Patents
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- 238000011017 operating method Methods 0.000 title 1
- 239000013598 vector Substances 0.000 claims abstract description 80
- 208000011580 syndromic disease Diseases 0.000 claims abstract description 36
- 239000011159 matrix material Substances 0.000 claims abstract description 20
- 238000004364 calculation method Methods 0.000 claims abstract description 12
- 238000012790 confirmation Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 25
- 238000012360 testing method Methods 0.000 claims description 6
- 230000003252 repetitive effect Effects 0.000 claims 2
- 230000006870 function Effects 0.000 description 65
- 238000010586 diagram Methods 0.000 description 28
- 238000009826 distribution Methods 0.000 description 22
- 230000008569 process Effects 0.000 description 17
- 238000012937 correction Methods 0.000 description 13
- 238000012545 processing Methods 0.000 description 12
- 239000000872 buffer Substances 0.000 description 9
- 230000004044 response Effects 0.000 description 7
- 239000007787 solid Substances 0.000 description 5
- 238000013500 data storage Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005294 ferromagnetic effect Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000005291 magnetic effect Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- WURBVZBTWMNKQT-UHFFFAOYSA-N 1-(4-chlorophenoxy)-3,3-dimethyl-1-(1,2,4-triazol-1-yl)butan-2-one Chemical compound C1=NC=NN1C(C(=O)C(C)(C)C)OC1=CC=C(Cl)C=C1 WURBVZBTWMNKQT-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/45—Soft decoding, i.e. using symbol reliability information
- H03M13/458—Soft decoding, i.e. using symbol reliability information by updating bit probabilities or hard decisions in an iterative fashion for convergence to a final decoding result
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1105—Decoding
- H03M13/1108—Hard decision decoding, e.g. bit flipping, modified or weighted bit flipping
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0614—Improving the reliability of storage systems
- G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
- H03M13/615—Use of computational or mathematical techniques
- H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Probability & Statistics with Applications (AREA)
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- Mathematical Physics (AREA)
- Human Computer Interaction (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Algebra (AREA)
- Computing Systems (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
본 발명의 실시 예에 따른 컨트롤러는 경판정 데이터를 메모리 장치로부터 리드하는 프로세서; 및 상기 프로세서의 제어에 의하여 상기 경판정 데이터에 대한 복호 동작을 수행하는 디코더를 포함하고, 상기 디코더는 변수노드의 판정값 및 패리티 체크 행렬을 활용하여 복수의 검사노드들 각각에 대한 신드롬 값을 계산하여, 모든 신드롬 값이 '0'인지 확인 - 제 1 동작 -하는 체크부; 상기 체크부의 확인에 기초하여 상기 체크부로부터 상기 변수노드의 판정값을 제공받아 상기 변수노드에 대한 반전 함수 값을 각각 계산 - 제 2 동작 -하는 계산부; 상기 계산부로부터 상기 반전 함수 값을 제공받아 복수의 그룹으로 분할하고, 상기 복수의 그룹들 각각에 포함된 국소 최대값들 중 일부를 선택하여 후보벡터를 생성하며, 상기 후보벡터에 기초하여 반전 함수 임계 값을 설정 - 제 3 동작 -하는 설정부; 및 상기 설정부로부터 상기 반전 함수 임계 값을 제공받아 상기 변수노드 각각의 반전 함수 값과 상기 반전 함수 임계 값을 각각 비교하고, 상기 반전 함수 임계 값보다 큰 반전 함수 값을 가지는 타겟 변수노드의 판정값을 반전 -제 4 동작-하는 반전부를 포함할 수 있다.
Description
본 발명은 컨트롤러 및 그것의 동작 방법에 관한 것이다.
메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2**k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2**k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면, 2**3, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 메모리 장치의 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 기술이 요구된다.
본 발명의 일실시예는 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 컨트롤러 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시 예에 따른 컨트롤러는 경판정 데이터를 메모리 장치로부터 리드하는 프로세서; 및 상기 프로세서의 제어에 의하여 상기 경판정 데이터에 대한 복호 동작을 수행하는 디코더를 포함하고, 상기 디코더는 변수노드의 판정값 및 패리티 체크 행렬을 활용하여 복수의 검사노드들 각각에 대한 신드롬 값을 계산하여, 모든 신드롬 값이 '0'인지 확인 - 제 1 동작 -하는 체크부; 상기 체크부의 확인에 기초하여 상기 체크부로부터 상기 변수노드의 판정값을 제공받아 상기 변수노드에 대한 반전 함수 값을 각각 계산 - 제 2 동작 -하는 계산부; 상기 계산부로부터 상기 반전 함수 값을 제공받아 복수의 그룹으로 분할하고, 상기 복수의 그룹들 각각에 포함된 국소 최대값들 중 일부를 선택하여 후보벡터를 생성하며, 상기 후보벡터에 기초하여 반전 함수 임계 값을 설정 - 제 3 동작 -하는 설정부; 및 상기 설정부로부터 상기 반전 함수 임계 값을 제공받아 상기 변수노드 각각의 반전 함수 값과 상기 반전 함수 임계 값을 각각 비교하고, 상기 반전 함수 임계 값보다 큰 반전 함수 값을 가지는 타겟 변수노드의 판정값을 반전 -제 4 동작-하는 반전부를 포함할 수 있다.
본 발명의 실시 예에 따른 컨트롤러의 동작방법은 메모리 장치로부터 경판정 데이터를 리드하는 단계; 변수노드의 판정값 및 패리티 체크 행렬을 활용하여 검사노드에 대한 신드롬 값을 각각 계산하여, 모든 신드롬 값이 '0'인지 확인하는 단계; ‘0'이 아닌 신드롬 값이 존재하는 경우, 상기 변수노드의 판정값에 기초하여 상기 변수노드에 대한 반전 함수 값을 각각 계산하는 단계; 상기 반전 함수 값을 복수의 그룹으로 분할하는 단계; 상기 복수의 그룹들 각각에 포함된 국소 최대값들 중 일부를 선택하여 후보벡터를 생성하는 단계; 상기 후보 벡터에 기초하여 반전 함수 임계 값을 설정하는 단계; 상기 반전 함수 임계 값과 상기 변수노드 각각의 반전 함수 값을 비교하고, 상기 반전 함수 임계 값보다 큰 반전 함수 값을 가지는 타겟 변수노드의 판정값을 반전하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치의 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있다.
도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3a는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 상세 블록도이다.
도 3b는 본 발명의 실시 예에 따른 메모리 블록을 나타내는 블록도이다.
도 4는 본 발명의 실시 예에 따른 컨트롤러의 동작을 나타내는 흐름도이다.
도 5a은 테너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 5b는 LDPC 코드 구조를 나타내는 개념도이다.
도 5c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도 6은 본 발명의 실시 예에 따른 디코더의 구조를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 디코더의 동작 과정을 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 디코더의 동작 과정을 나타낸 도면이다.
도 9는 본 발명의 일실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 14는 도 13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3a는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 상세 블록도이다.
도 3b는 본 발명의 실시 예에 따른 메모리 블록을 나타내는 블록도이다.
도 4는 본 발명의 실시 예에 따른 컨트롤러의 동작을 나타내는 흐름도이다.
도 5a은 테너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 5b는 LDPC 코드 구조를 나타내는 개념도이다.
도 5c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도 6은 본 발명의 실시 예에 따른 디코더의 구조를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 디코더의 동작 과정을 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 디코더의 동작 과정을 나타낸 도면이다.
도 9는 본 발명의 일실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 14는 도 13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도3a는 본 발명의 실시 예에 따른 데이터 처리 시스템(100)를 나타내는 상세 블록도이며, 도3b는 도3a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도4는 상기 메모리 시스템(110)에 포함된 컨트롤러(150)의 동작을 나타내는 흐름도이다.
데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함할 수 있다.
호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(200) 및 컨트롤러(150)를 포함할 수 있다.
메모리 장치(200)는 컨트롤러(150)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 메모리 장치(200)는 입출력 라인을 통해 컨트롤러(150)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 메모리 장치(200)는 전원 라인을 통해 컨트롤러(150)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 컨트롤러(150)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
컨트롤러(150)는 전반적으로 메모리 장치(200) 동작을 제어할 수 있다. 컨트롤러(150)는 에러 비트를 정정하는 ECC부(130)를 포함할 수 있다. ECC부(130)는 인코더(131) 및 디코더(133)를 포함할 수 있다.
인코더(131)는 메모리 장치(200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 메모리 장치(200)에 저장될 수 있다.
디코더(133)는 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. 디코더(133)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. 디코더(133)는 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
ECC부(130)는 LDPC(low density parity check) 코드를 사용하여 에러 정정을 할 수 있다. 다만, 이는 하나의 실시 예에 해당할 뿐이며, 이에 제한되는 것은 아니다. 다만, 이하에서는 설명의 편의를 위하여 LDPC 코드를 사용하여 에러 정정을 할 수 있는 ECC부(130)를 기준으로 본 발명이 설명된다.
ECC부(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다. 여기에서 LDPC 코드는 이진 LDPC 코드 및 비이진 LDPC 코드를 포함한다.
본 발명의 일실시예에 따르면, ECC부(130)는 경판정 데이터 사용하여 에러 비트 정정을 수행할 수 있다.
컨트롤러(150) 및 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(150) 및 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 메모리 시스템(110)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
도3a를 참조하면, 컨트롤러(150)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142), 메모리(Memory)(144) 및 ECC부(130)를 포함할 수 있다.
호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(150)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(200)를 제어하기 위해, 컨트롤러(150)와 메모리 장치(200) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(150)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(150)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(150)의 내부에 존재하거나, 또는 컨트롤러(150)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(150)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(200) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터), 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장할 수 있다. 이러한 데이터 저장을 위해, 메모리(144)는 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(200)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 컨트롤러(150)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(200)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(200)와 수행한다. 또한 메모리 장치(200)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 메모리 장치(200)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
ECC부(130)는 앞서 설명한 바와 같이 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다.
도3a는 ECC부(130)가 상기 인코더(131)와 디코더(133)를 모두 포함하는 일 실시예를 도시하고 있으나, 인코더(131)와 디코더(133)는 상호 별개의 구성으로 구현될 수도 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 메모리 장치(200)로 프로그램될 데이터에 대하여 ECC부(130)가 오리지널 데이터(original data)에 대하여 LDPC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 상기 ECC부(130)가 LDPC 디코딩을 수행하게 된다.
상기 ECC부(130)는 상기 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 디코딩함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도4를 참조하면, 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S401의 경판정 리드 동작을 포함할 수 있다. 경판정 리드 동작은 경판정 리드 전압(VHD)으로 상기 메모리 장치(200)로부터 데이터를 리드하는 동작이다.
상기 경판정 리드 동작에 의해 상기 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드는 상기 ECC부(130)에 의해 오리지널 데이터로 디코딩될 수 있다.
다시 도 3a로 돌아와, 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도4a로 돌아와, 제어 회로(220)는 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러(150))로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도3a 및 도4를 참조하면, 컨트롤러(150)는 경판정 디코딩 동작을 수행할 수 있다. 경판정 디코딩 동작의 대상 데이터, 즉 상기 메모리 장치(200)에 저장되어 있는 데이터는 ECC부(130)에 의해 LDPC 인코딩된 인코디드 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 컨트롤러(150)는 경판정 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 경판정 리드 데이터에 대한 경판정 LDPC 디코딩을 수행할 수 있다. 상기 경판정 디코딩 동작은 단계 S401 내지 단계 S405로 구성될 수 있다.
앞서 설명된 바와 같이, 경판정 리드 단계인 상기 단계 S401에서, 경판정 리드 전압들(VHD)로 상기 메모리 장치(200)로부터 경판정 리드 데이터가 리드될 수 있다. 상기 컨트롤러(150)는 읽기 커맨드 및 주소를 상기 메모리 장치(200)로 전송할 수 있다. 상기 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 경판정 리드 전압들(VHD)로 상기 메모리 장치(200)로부터 경판정 리드 데이터를 리드할 수 있다. 상기 리드된 경판정 리드 데이터는 상기 컨트롤러(150)로 전송될 수 있다.
단계 S403에서, 경판정 LDPC 디코딩이 수행될 수 있다. ECC부(130)는 상기 메모리 장치(200)로부터 상기 경판정 리드 전압들(VHD)을 이용하여 리드된 경판정 리드 데이터를 에러 정정 코드를 이용하여 경판정 LDPC 디코딩을 수행할 수 있다.
단계 S405에서, 경판정 LDPC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S405에서는 상기 단계 S403에서 경판정 LDPC 디코딩된 경판정 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 컨트롤러(150)는 상기 경판정 LDPC 디코딩된 경판정 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 경판정 LDPC 디코딩된 경판정 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 경판정 LDPC 디코딩된 경판정 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 경판정 LDPC 디코딩된 경판정 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 경판정 LDPC 디코딩된 경판정 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 경판정 LDPC 디코딩된 경판정 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S405의 판단 결과, 상기 단계 S403의 경판정 LDPC 디코딩이 성공적인 것으로 판별된 경우, 단계 S420에서는 상기 단계 S401의 경판정 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S403의 경판정 LDPC 디코딩된 경판정 데이터는 에러 정정된 데이터로서 상기 컨트롤러(150) 외부로 출력되거나 상기 컨트롤러(150)의 내부에서 사용될 수 있다.
상기 단계 S405의 판단 결과, 상기 단계 S403의 경판정 LDPC 디코딩이 실패인 것으로 판별된 경우, 단계 S430에서는 상기 단계 S401의 경판정 리드 전압(VHD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
이하에서는, 경판정 데이터에 대한 디코더(133)의 동작이 자세히 설명된다. 즉, 도 4에 도시된 단계 S403 및 단계 S405가 자세히 설명된다.
도5a은 태너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도5b는 LDPC 코드 구조를 나타내는 개념도이다.
도5c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
ECC는 저장 시스템에서 통상적으로 사용될 수 있다. 저장 디바이스에서 발생하는 다양한 물리적 현상은 저장되는 정보를 손상시키는 잡음 효과를 야기한다. 에러 보정 코딩 스킴은 저장된 정보를 최종적인 에러로부터 보호하기 위해 사용될 수 있다. 이것은 메모리 디바이스 내의 저장 이전에 정보를 인코딩함으로써 수행될 수 있다. 인코딩 프로세스는 정보에 리던던시를 추가함으로써 그 정보 비트 시퀀스를 코드워드로 변환한다. 이러한 리던던시는 디코딩 프로세스를 통해 어떻게든 손상된 코드워드로부터 정보를 복구하기 위해 사용될 수 있다.
반복 코딩 스킴에서, 코드는 몇가지 단순한 구성 코드의 연속으로 구성되고, 그 단순 코드의 구성 디코더 사이에서 정보를 교환함으로써 반복 디코딩 알고리즘을 사용하여 디코딩될 수 있다. 통상적으로, 이러한 코드는 구성 코드 간의 상호연결을 나타내는 태너 그래프(Tanner graph) 또는 이분 그래프(bipartite graph)를 사용하여 정의될 수 있다. 이러한 경우에, 디코딩은 그래프 에지를 통해 패싱하는 반복적인 메시지로 보여질 수 있다.
대중적인 종류의 반복적 코드는 저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드이다. LDPC 코드는 저밀도의(sparse) 패리티 체크 행렬(H)에 의해 형성되는 선형 이진 블록 코드이다.
도5a를 참조하면, 상기 LDPC 코드는 코드를 정의하는 패리티 체크 행렬(Parity check matrix)의 각 행과 열에 1의 수가 매우 적은 부호로서, 검사노드(check node)들(510)과 변수 노드(variable node)들(520)과, 상기 검사노드들(510)과 변수노드들(520)을 연결하는 에지(Edge)들(515)로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다. 상기 검사노드(510)로부터 검사노드 프로세싱 후에 변수노드(520)로 전달되는 값은 검사노드 메시지(515A)이고, 상기 변수 노드(520)에서 변수노드 프로세싱 후 상기 검사노드(510)로 전달되는 값은 변수 노드 메시지(515B)이다.
상기 LDPC 코드의 디코딩은 일반적으로 sum-product 알고리즘에 의한 반복 디코딩(iterative decoding)이다. 상기 sum-product 알고리즘을 단순화한 Min-sum 알고리즘과 같은 준최적 방법의 message-passing 알고리즘을 이용한 디코딩도 가능하다.
예를 들어, 도5b를 참조하면, LDPC 코드의 태너 그래프는 정해진 LDPC 코드의 패리티 검사식을 나타내는 5개의 검사노드(510)와, 각 심볼을 나타내는 10개의 변수 노드(520) 및 이들의 연관성을 나타내는 에지들(515)들로 이루어진다. 상기 에지들(515)은 각 검사노드(510)에서 상기 검사노드(510)가 나타내는 패리티 검사식에 포함되는 코드 심볼에 해당하는 변수 노드(520)에 연결 될 수 있다. 도5b는, 모든 검사노드(510) 각각에 연결된 변수 노드의 수가 4개로 일정하고, 모든 변수 노드(520) 각각에 연결된 검사노드의 수가 2개로 일정한, 정규 LDPC코드를 예시하고 있다. 상기 변수 노드(520)의 최초 값은 경판정 데이터일 수 있다.
도5c를 참조하면, 상기 태너 그래프에 대응되는 패리티 체크 행렬(H)이 도시된다. 이것은 패리티 검사식들의 그래픽 표현과 유사하여, 상기 패리티 체크 행렬(H)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 체크 행렬(H)의 각 열은 각 변수 노드들(520)에 더한 상기 검사노드들(510)의 연결을 나타내는 2개의 1을 가지며, 각 행은 상기 각 검사노드들(510)에 대한 상기 변수 노드들(520)의 연결을 나타내는 4개의 1을 갖는다.
상기 LCPC 디코딩에서, 태너 그래프 상의 변수 노드(520)와 검사노드(510)들이 각 노드별로 생성 및 업데이트 한 구성요소들을 서로 교환하는 과정을 반복한다. 이때, 각 노드는 sum-product 알고리즘 혹은 그와 유사한 준 최적의 방법을 이용하여 구성요소를 업데이트할 수 있다.
경판정 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 경판정 리드 데이터에 대한 LDPC 디코딩은, 변수 노드(520)의 초기 업데이트 이후, 검사노드 업데이트와, 변수 노드 업데이트와, 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 1 반복 후에, 상기 신드롬 체크의 결과가 소정 조건을 만족하면 상기 LDPC 디코딩을 종료하고, 상기 신드롬 체크의 결과가 소정 조건을 만족하지 못하면, 검사노드 업데이트와, 변수 노드 업데이트와, 신드롬 체크로 구성되는 1 반복을 추가로 수행한다. 상기 복수 회의 1 반복은 최대 반복 회수로 제한되며, 상기 최대 반복 회수에 도달할 때까지 상기 소정 조건을 만족하지 못하면, 상기 코드워드에 대한 LDPC 디코딩, 즉 LDPC 디코딩은 실패한 것으로 평가될 수 있다.
도5c를 참조하면, 상기 신드롬 체크는 상기 변수 노드 업데이트의 결과로 획득되는 벡터(v)와 상기 패리티 체크 행렬(H)의 곱(product; Hv t) 연산 결과가 상기 소정 조건을 만족하는지 여부를 확인하는 과정이며, 상기 곱(product) 연산 결과로서 영 벡터(0)가 획득되면 상기 소정 조건을 만족하게 된다.
도5c는 상기 신드롬 체크 과정을 나타내고 있다. 도5c는 예시적으로 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01000"을 도시하고 있으며, 따라서 도5c가 나타내는 신드롬 체크는 상기 소정 조건을 만족하지 못한 것이어서 상기 1 반복을 다시 수행해야 한다는 것을 보여주고 있다.
여기서, 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01000"를 살펴보면, 영이 아닌 벡터 요소의 개수, 즉 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소의 개수는 1개이다. 상기 1 반복의 곱(product) 연산 결과에 대한 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소를 USC(Unsatisfied Syndrome Check)로 정의한다. USC의 개수가 많을수록, 경판정 리드 데이터내 에러비트 수가 많을 수 있다.
도 6은 본 발명의 실시 예에 따른 디코더(133)의 구조를 나타낸 도면이다. 도 6은 디코더(133) 내 구성요소 중 본 발명을 설명하기 위한 필수 구성요소만을 나타낸다.
디코더(133)는 체크부(610), 계산부(620), 설정부(630), 반전부(640), 판단부(650) 및 출력부(660)를 포함할 수 있다.
체크부(610)는 변수노드의 판정값 ()과 패리티 체크 행렬()의 곱 연산을 활용하여 신드롬 값()을 계산할 수 있다. 변수노드의 최초값은 경판정 전압으로 데이터를 리드한 경판정 값( )이며, 디코더(133)는 경판정 값()를 수신할 수 있다. 특히, 체크부(610)는 수학식 1로 모든 검사노드에 대한 신드롬 값()을 계산할 수 있다.
은 번째 검사노드의 신드롬 값을 의미한다. 그리고, 은 LDPC부호의 패리티 검사행렬에서 번째 행, 번째 열의 0이 아닌 성분, 즉 1의 값을 나타낸다. 그리고 은 번째 검사노드에 연결된 변수노드의 집합을 나타내며 수학식 2와 같이 정의된다.
만약 모든 신드롬 값이 '0'이면 디코딩을 멈추고, 체크부(610)는 변수노드의 판정값()을 출력부(660)에 제공할 수 있다. 그러나, 신드롬 벡터가 '0'이 아니라면, 체크부(610)는 변수노드의 판정값()을 계산부(620)에 제공할 수 있다.
계산부(620)는 제공된 변수노드의 판정값()에 기초하여 모든 변수노드에 대한 반전 함수(Flipping Function, 이하 )를 수학식 3과 같이 계산할 수 있다.
여기서 은 번째 변수노드와 연결된 검사노드의 집합을 의미하며 수학식 4와 같이 정의된다.
그리고, 계산부(620)는 계산된 반전 함수 벡터 를 설정부(630)에 제공할 수 있다.
설정부(630)는 제공받은 복수의 반전 함수들을 복수의 그룹으로 분할할 수 있다. 예를 들면, 설정부(630)는 복수의 반전 함수들을 개의 그룹으로 분할할 수 있다. 개의 그룹으로 분할으로 분할된 복수의 반전 함수들은 수학식 5과 같이 표현될 수 있다.
그리고, 설정부(630)는 분할된 복수의 그룹들 각각에 포함된 국소 최대값을 개별적으로 선택할 수 있다. 나아가, 설정부(630)는 선택된 복수의 국소 최대값들 중 가장 큰 값을 갖는 개의 값을 선택하여 내림차순으로 배열한 값의 벡터(, 이하 후보벡터)를 생성할 수 있다. 예를 들면, 설정부(630)는 선택된 복수의 최대값들 중 가장 큰 값을 갖는 4개의 값을 선택하여 후보벡터()를 생성할 수 있다. 후보벡터()는 수학식 6과 같이 표현될 수 있다.
설정부(630)는 후보벡터 값, 반복복호횟수 및 함수 를 활용하여 임계값을 설정할 수 있다.
구체적으로, 후보벡터() 내 개의 값 중에서 가장 큰 값과 가장 작은 값의 범위에 따라 오류 상황이 4가지 경우로 구분될 수 있다. 이하에서 설명되는 ''는 패리티 검사행렬에서 열에 존재하는 '1'의 개수를 의미한다. ''는 임의의 비트의 반전 함수 값이 가질 수 있는 최대 값이다. 반전 함수 값이 ''보다 클 경우, 반전 함수 값에 대응하는 비트가 에러일 가능성이 높다. 반면에, 반전 함수 값이 ''보다 작거나 같은 경우, 반전 함수 값에 대응하는 비트는 에러가 아닐 가능성이 높다. 따라서, 설정부(630)는 ''에 기초하여 반전 함수 임계 값()을 설정할 수 있다.
후보벡터()의 최대값은 복수의 반전 함수들 전체의 최대값이랑 같기 때문에, 반전 함수 임계값의 상한선일 수 있다.
후보벡터()의 최소값은 후보벡터()의 값 이외에 나머지 개의 국소 최댓값의 상한선이라고 할 수 있는데, 국소 최대값들 중 최소값이 작을수록 현재의 오류 비트수가 많이 남아 있지 않다는 것을 의미한다.
먼저, 후보벡터()의 최대값이 ''보다 작거나 같은 경우(이하, 제 1 상황), 설정부(630)는 후보벡터()의 최대값을 반전 함수 임계 값()으로 설정할 수 있다. 후보벡터()의 최대값이 ''보다 작거나 같은 경우, 반전 함수 값에 대응하는 비트의 에러 가능성이 낮기 때문에, 설정부(630)는 가장 낮은 신뢰도를 갖는 에러비트를 반전하기 위하여 후보벡터()의 최대값을 반전 함수 임계 값으로 설정할 수 있다.
후보벡터()의 최대값이 ''보다 크고, 후보벡터()의 최소값이 ''보다 작거나 같은 경우(이하, 제 2 상황), 에러비트가 후보벡터()의 모든 값에 각각 대응하는 반전 함수 그룹들 내에만 남아있는 상태이다. 따라서, 설정부(630)는 오류정정능력을 훼손시키지 않을 수 있는 값 중에서 가장 작은 값으로 반전 함수 임계값()을 설정할 수 있다. 구체적으로, 후보벡터()의 최소값이 ''보다 작거나 같은 경우, 설정부(630)는 후보벡터()의 값에서 ''보다 큰 값들 중 가장 작은 값을 반전 함수 임계 값()으로 설정할 수 있다.
또한, 후보벡터()의 최대값이 ''보다 크고, 후보벡터()의 최소값이 ''과 같은 경우(이하, 제 3 상황)는 에러비트가 제 2 상황보다 많이 더 많이 남아 있는 상태이다. 이때, 설정부(630)는 후보벡터() 내 최소값을 반전 함수 임계 값()으로 설정할 수 있다.
마지막으로, 제 1 상황 내지 제 3 상황에 포함되지 않는 경우(이하, 제 4 상황), 예를 들어, 후보벡터()의 최대값과 최소값이 둘 다 ''보다 큰 값을 가지는 경우, 나머지 개의 국소 최대값을 예측하는 것이 어렵기 때문에 남아 있는 오류 비트의 수를 예측할 수 없다. 이때, 설정부(630)는 룩업 테이블(look-up table, LUT)로 각 후보벡터()의 값에 따라 반전 함수 임계값()을 설정할 수 있다. LUT는 후보벡터()의 값에 따라 반전 함수 임계값()을 다르게 설정할 수 있는 정보를 포함할 수 있다. 예를 들어, 후보벡터가 (6,6,6,6)과 같이 나오는 경우 설정부(630)는 LUT를 참조하여 제 1 반복에서는 반전 함수 임계값()을 '6'으로 설정하고, 제 2 반복 내지 제 4 반복에서는 반전 함수 임계 값()을 '5'로 설정하며, 제 5 반복 이후에는 반전 함수 임계 값()을 '4'로 설정할 수 있다.
설정부(630)는 설정된 반전 함수 임계 값()을 반전부(640)에 제공할 수 있다.
반전부(640)는 반전 함수()의 값들 각각과 반전 함수 임계 값()를 비교할 수 있다. 그리고, 반전부(640)는 반전 함수 임계 값()보다 큰 반전 함수 값을 갖는 변수노드를 선택하여 집합 를 생성할 수 있다. 집합 는 수학식 7과 같이 표현될 수 있다.
그리고, 반전부(640)는 집합 내의 변수노드의 비트 값을 반전시킬 수 있다. 반전부(640)는 반전된 변수노드의 비트값을 판단부(650)에 제공할 수 있다.
나아가, 판단부(650)는 현재 반복 횟수()가 최종 반복 횟수()에 도달하였는지 확인할 수 있다. 만약, 현재 반복 횟수()가 최종 반복 횟수()에 도달하였다면, 판단부(650)는 경판정 데이터에 대한 복호 동작이 실패한 것으로 판단할 수 있다. 반면에, 현재 반복 횟수()가 최종 반복 횟수()에 도달하지 않았다면, 판단부(650)는 현재 반복 횟수()를 '1' 증가시키고, 다시 복호 동작을 수행할수 있도록 반전된 변수노드의 비트값을 체크부(610)에 제공할 수 있다.
출력부(660)는 체크부(610)로부터 제공된 판정값을 외부로 출력할 수 있다. 출력된 판정값, 즉 출력된 데이터는 호스트(102)로 제공될 수도 있고, 컨트롤러(150) 내에서 사용될 수도 있다.
도 7은 본 발명의 실시 예에 따른 디코더(133)의 동작 과정을 나타낸 흐름도이다.
먼저, 단계 S701에서, 디코더(133)는 초기값을 설정할 수 있다. 예를 들면, 반복 횟수()는 '0'으로, 집합 는 ''으로, 변수 노드의 판정값()은 외부로부터 제공된 경판정 값()로, 반전 함수 값()은 '0'으로 초기화될 수 있다.
그리고, 단계 S703에서, 체크부(610)는 모든 검사노드에 대하여 신드롬 값()을 계산할 수 있다.
만약, 모든 신드롬 값()이 '0'이라면(단계 S705에서, 'Yes'), 단계 S707에서, 체크부(610)는 출력부(660)에 판정값()을 제공하고, 출력부(660)는 판정값()을 외부로 출력할 수 있다.
반면에, 모든 신드롬 값()이 '0'이 아니라면(단계 S705에서, 'No'), 단계 S709에서, 체크부(610)는 변수노드 판정값()을 제공하고, 계산부(620)는 모든 변수노드에 대하여 반전 함수 값()을 계산할 수 있다.
그리고, 단계 S711에서, 계산부(620)는 계산된 반전 함수 값()을 설정부(630)에 제공하고, 설정부(630)는 반전 함수 값()에 기초하여 반전 함수 임계값()을 설정할 수 있다. 반전 함수 임계 값()을 설정하는 동작 과정은 도 8에서 더 자세히 설명된다.
단계 S713에서, 설정부(630)는 반전부(640)로 반전 함수 임계 값()을 제공하고, 반전부(640)는 반전 함수 임계 값()보다 큰 반전 함수 값을 갖는 타겟 변수노드를 선택하여 집합 를 생성할 수 있다. 그리고, 반전부(640)는 집합 내의 변수노드의 비트 값을 반전시킬 수 있다. 반전부(640)는 반전된 변수노드의 비트값을 판단부(650)에 제공할 수 있다.
나아가, 단계 S715에서, 판단부(650)는 현재 반복 횟수()가 최종 반복 횟수()에 도달하였는지 확인할 수 있다.
만약, 현재 반복 횟수()가 최종 반복 횟수()에 도달하였다면(단계 S715에서, 'Yes'), 단계 S717에서, 판단부(650)는 경판정 데이터에 대한 복호 동작이 실패한 것으로 판단할 수 있다.
반면에, 현재 반복 횟수()가 최종 반복 횟수()에 도달하지 않았다면(단계 S715에서, 'No'), 단계 S719에서, 판단부(650)는 현재 반복 횟수()를 '1' 증가시키고, 단계 S703 내지 단계 S715의 복호 동작을 다시 반복 수행할수 있도록 반전된 변수노드의 비트값을 체크부(610)에 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 디코더(133)의 동작 과정을 나타낸 흐름도이다. 특히, 도 8에서는 디코더(133) 내 설정부(630)의 동작 과정이 설명된다.
단계 S801에서, 설정부(630)는 계산부(620)로부터 제공받은 반전 함수 벡터 를 복수의 그룹으로 분할할 수 있다.
그리고, 단계 S803에서, 설정부(630)는 분할된 복수의 그룹들 각각에 포함된 국소 최대값을 개별적으로 선택하고. 선택된 복수의 국소 최대값들 중 가장 큰 값을 갖는 개의 값을 선택하여 내림차순으로 배열한 값의 벡터, 즉 후보벡터()를 생성할 수 있다.
그리고, 설정부(630) 다음과 같이 반전 함수 임계 값()을 설정할 수 있다.
먼저, 후보벡터()의 최대값이 ''보다 작거나 같은 경우(단계 S805에서, 'Yes'), 단계 S807에서, 후보벡터()의 최대값을 반전 함수 임계 값()으로 설정할 수 있다.
후보벡터()의 최대값이 ''보다 크고(단계 S805에서, 'No'), 후보벡터()의 최소값이 ''보다 작거나 같은 경우(단계 S809에서, 'Yes'), 단계 S811에서, 설정부(630)는 후보벡터()의 값에서 ''보다 큰 값들 중 가장 작은 값을 반전 함수 임계 값()으로 설정할 수 있다.
후보벡터()의 최소값이 ''보다 크고 (단계 S809에서, 'No'), 후보벡터()의 최소값이 ''과 같은 경우(단계 S813에서, 'Yes'), 단계 S815에서, 설정부(630)는 후보벡터() 내 최소값을 반전 함수 임계 값()으로 설정할 수 있다.
후보벡터()의 최소값이 ''과 같지 않은 경우(단계 S813에서, 'No'), 단계 S817에서, 설정부(630)는 룩업 테이블(look-up table, LUT)로 각 후보벡터()의 값에 따라 반전 함수 임계값()을 설정할 수 있다.
상기와 같이, 본 발명의 실시 예에 따른 디코더(133)는 매번 국소 최댓값의 패턴을 통해 현재 오류 상황을 반영하여 적응적으로 반전 임계값을 찾을 수 있다. 따라서, 디코더(133)는 임계값을 반전 함수 값의 최댓값으로 고정하여 비트 반전 동작을 수행하는 것보다 빠른 복호 속도를 가질 수 있다. 또한, 디코더(133)는 현재의 오류 상황을 반영하여 복호 성공을 보장하도록 설계되었기 때문에, 충분한 반복 횟수에서도 디코더(133)의 오류정정능력이 떨어지지 않는다. 변수 노드 차수가 높을수록 더 넓은 범위에서 반전 함수 임계값을 설정할 수 있으므로, 디코더(133)의 복호 속도 개선효과는 더 클 수 있다.
이하에서는, 도 9 내지 도 14를 통하여, 디코더(133)를 포함하는 복수의 시스템들이 설명된다.
먼저, 도 9는 본 발명의 일실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 컨트롤러(15000) 및 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 메모리 장치(16000)와, 메모리 장치(16000)의 동작을 제어할 수 있는 컨트롤러(15000)를 포함할 수 있다.
메모리 장치(16000)는 도 3a 내지 도 4를 참조하여 설명된 메모리 장치(200)에 대응된다. 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
컨트롤러(15000)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(150)에 대응된다. 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 컨트롤러(15000)를 통하여 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 컨트롤러(24000) 및 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
컨트롤러(24000) 및 메모리 장치(25000)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(150) 및 메모리 장치(200)에 대응될 수 있다.
도 10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 메모리 장치(25000)와, 메모리 장치(25000)의 동작을 제어할 수 있는 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 컨트롤러(32000) 및 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
컨트롤러(32000) 및 메모리 장치(34000)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(150) 및 메모리 장치(200)에 대응될 수 있다.
도 11을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 컨트롤러(32000), 및 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 메모리 장치(34000)로 전송할 수 있다.
또한, 컨트롤러(32000)는 카드 인터페이스(31000) 또는 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 11의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 컨트롤러(32000)를 통하여 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 컨트롤러(44000) 및 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
컨트롤러(44000) 및 메모리 장치(45000)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(150) 및 메모리 장치(200)에 대응될 수 있다.
도 12를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 메모리 장치(45000), 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 컨트롤러(61000) 및 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
컨트롤러(61000) 및 메모리 장치(62000A, 62000B, 62000C)는 도 3a 내지 도 10를 참조하여 설명된 컨트롤러(150) 및 메모리 장치(200)에 대응될 수 있다.
도 13을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 14는 도 13에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도 13 및 도 14를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도 13에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.
Claims (20)
- 컨트롤러에 있어서,
경판정 데이터를 메모리 장치로부터 리드하는 프로세서; 및
상기 프로세서의 제어에 의하여 상기 경판정 데이터에 대한 복호 동작을 수행하는 디코더를 포함하고,
상기 디코더는
변수노드의 판정값 및 패리티 체크 행렬을 활용하여 복수의 검사노드들 각각에 대한 신드롬 값을 계산하여, 모든 신드롬 값이 '0'인지 확인 - 제 1 동작 -하는 체크부;
상기 체크부의 확인에 기초하여 상기 체크부로부터 상기 변수노드의 판정값을 제공받아 상기 변수노드에 대한 반전 함수 값을 각각 계산 - 제 2 동작 -하는 계산부;
상기 계산부로부터 상기 반전 함수 값을 제공받아 복수의 그룹으로 분할하고, 상기 복수의 그룹들 각각에 포함된 국소 최대값들 중 일부를 선택하여 후보벡터를 생성하며, 상기 후보벡터에 기초하여 반전 함수 임계 값을 설정 - 제 3 동작 -하는 설정부; 및
상기 설정부로부터 상기 반전 함수 임계 값을 제공받아 상기 변수노드 각각의 반전 함수 값과 상기 반전 함수 임계 값을 각각 비교하고, 상기 반전 함수 임계 값보다 큰 반전 함수 값을 가지는 타겟 변수노드의 판정값을 반전 -제 4 동작-하는 반전부
를 포함하는 컨트롤러.
- 제 1 항에 있어서,
상기 계산부는
상기 모든 신드롬 값이 '0'이 아닌 경우, 상기 체크부로부터 상기 변수노드의 판정값을 제공받고, 상기 변수노드의 판정값에 기초하여 모든 상기 변수노드에 대한 상기 반전 함수 값을 각각 계산하는
컨트롤러.
- 제 1 항에 있어서,
상기 설정부는
상기 복수의 국소 최대값들 중 가장 큰 값을 갖는 국소 최대값부터 순서대로 소정의 개수만큼 선택하고, 내림차순으로 배열하여 상기 후보 벡터를 생성하고, 상기 후보벡터 및 'd_v'에 기초하여 반전 함수 임계 값을 설정하며,
상기 'd_v'는 반전 함수 값이 가질 수 있는 최대값인
컨트롤러.
- 제 3 항에 있어서,
상기 설정부는
상기 후보벡터의 최대값이 '[d_v/2]+1'보다 작거나 같은 경우, 상기 후보벡터의 최대값을 상기 반전 함수 임계 값으로 설정하는
컨트롤러.
- 제 3 항에 있어서,
상기 설정부는
상기 후보벡터의 최대값이 '[d_v/2]+1'보다 크고, 상기 후보벡터의 최소값이 '[d_v/2]'보다 작거나 같은 경우, 상기 후보벡터의 값에서 '[d_v/2]'보다 큰 값들 중 가장 작은 값을 상기 반전 함수 임계 값으로 설정하는
컨트롤러.
- 제 3 항에 있어서,
상기 설정부는
상기 후보벡터의 최대값이 '[d_v/2]+1'보다 크고, 상기 후보벡터의 최소값이 '[d_v/2]+1'과 같은 경우, 상기 후보벡터 내 최소값을 상기 반전 함수 임계 값으로 설정하는
컨트롤러.
- 제 3 항에 있어서,
상기 설정부는
상기 후보벡터의 최대값과 최소값이 둘 다 '[d_v/2]+1'보다 큰 경우, 룩업 테이블에 기초하여 상기 반전 함수 임계값을 설정하는
컨트롤러.
- 제 1 항에 있어서,
상기 제 1 동작 내지 상기 제 4 동작이 1 반복인 반복 동작의 현재 반복 횟수가 임계 반복 횟수에 도달하였는지 판단하고, 상기 현재 반복 횟수가 임계 반복 횟수에 도달하지 아니한 경우, 상기 반전부로부터 제공받은 상기 반전된 변수노드의 판정값을 상기 체크부로 제공하는 판단부를 더 포함하고,
컨트롤러.
- 제 8 항에 있어서,
상기 반전된 변수노드의 판정값에 기초하여 상기 반복 동작을 수행하는
컨트롤러.
- 제 8 항에 있어서,
상기 판단부는
상기 현재 반복 횟수가 임계 반복 횟수에 도달한 경우, 상기 경판정 데이터에 대한 복호 동작을 실패로 판단하는
컨트롤러.
- 제 1 항에 있어서,
상기 모든 신드롬 값이 '0'인 경우, 상기 체크부로부터 상기 변수노드의 판정값을 제공받고, 상기 변수노드의 판정값을 외부로 출력하는 출력부
를 더 포함하는 컨트롤러.
- 컨트롤러의 동작방법에 있어서,
메모리 장치로부터 경판정 데이터를 리드하는 단계;
변수노드의 판정값 및 패리티 체크 행렬을 활용하여 검사노드에 대한 신드롬 값을 각각 계산하여, 모든 신드롬 값이 '0'인지 확인하는 단계;
‘0'이 아닌 신드롬 값이 존재하는 경우, 상기 변수노드의 판정값에 기초하여 상기 변수노드에 대한 반전 함수 값을 각각 계산하는 단계;
상기 반전 함수 값을 복수의 그룹으로 분할하는 단계;
상기 복수의 그룹들 각각에 포함된 국소 최대값들 중 일부를 선택하여 후보벡터를 생성하는 단계;
상기 후보 벡터에 기초하여 반전 함수 임계 값을 설정하는 단계;
상기 반전 함수 임계 값과 상기 변수노드 각각의 반전 함수 값을 비교하고, 상기 반전 함수 임계 값보다 큰 반전 함수 값을 가지는 타겟 변수노드의 판정값을 반전하는 단계
를 포함하는 컨트롤러의 동작방법.
- 제 12 항에 있어서,
상기 확인하는 단계는
상기 변수노드의 판정값 및 상기 패리티 체크 행렬의 곱 연산을 활용하여 상기 신드롬 값을 계산하는
컨트롤러의 동작방법.
- 제 12 항에 있어서,
상기 후보벡터를 생성하는 단계는
상기 복수의 국소 최대값들 중 가장 큰 값을 갖는 국소 최대값부터 순서대로 소정의 개수만큼 선택하고, 내림차순으로 배열하여 상기 후보 벡터를 생성하며,
상기 반전 함수 임계 값을 설정하는 단계는
상기 후보벡터 및 'd_v'에 기초하여 반전 함수 임계 값을 설정하며, 상기 'd_v'는 반전 함수 값이 가질 수 있는 최대값인
컨트롤러의 동작방법.
- 제 14 항에 있어서,
상기 반전 함수 임계 값을 설정하는 단계는
상기 후보벡터의 최대값이 '[d_v/2]+1'보다 작거나 같은 경우, 상기 후보벡터의 최대값을 상기 반전 함수 임계 값으로 설정하는
컨트롤러의 동작방법.
- 제 14 항에 있어서,
상기 반전 함수 임계 값을 설정하는 단계는
상기 후보벡터의 최대값이 '[d_v/2]+1'보다 크고, 상기 후보벡터의 최소값이 '[d_v/2]'보다 작거나 같은 경우, 상기 후보벡터의 값에서 '[d_v/2]'보다 큰 값들 중 가장 작은 값을 상기 반전 함수 임계 값으로 설정하는
컨트롤러의 동작방법.
- 제 14 항에 있어서,
상기 반전 함수 임계 값을 설정하는 단계는
상기 후보벡터의 최대값이 '[d_v/2]+1'보다 크고, 상기 후보벡터의 최소값이 '[d_v/2]+1'과 같은 경우, 상기 후보벡터 내 최소값을 상기 반전 함수 임계 값으로 설정하는
컨트롤러의 동작방법.
- 제 14 항에 있어서,
상기 반전 함수 임계 값을 설정하는 단계는
상기 후보벡터의 최대값과 최소값이 둘 다 '[d_v/2]+1'보다 큰 경우, 룩업 테이블에 기초하여 상기 반전 함수 임계값을 설정하는
컨트롤러의 동작방법.
- 제 12 항에 있어서,
현재 반복 횟수가 임계 반복 횟수에 도달하였는지 판단하는 단계; 및
상기 현재 반복 횟수가 임계 반복 횟수에 도달하지 아니한 경우, 상기 반전된 변수노드의 판정값에 기초하여 반복 동작을 수행하는 단계
를 더 포함하는 컨트롤러의 동작방법.
- 제 12 항에 있어서,
상기 모든 신드롬 값이 '0'인 경우, 상기 변수노드의 판정값을 외부로 출력하는 단계
를 더 포함하는 컨트롤러의 동작방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190016756A KR102605633B1 (ko) | 2019-02-13 | 2019-02-13 | 컨트롤러 및 그것의 동작 방법 |
| US16/716,149 US11095316B2 (en) | 2019-02-13 | 2019-12-16 | Controller and operating method for performing read operation to read data in memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190016756A KR102605633B1 (ko) | 2019-02-13 | 2019-02-13 | 컨트롤러 및 그것의 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200098964A KR20200098964A (ko) | 2020-08-21 |
| KR102605633B1 true KR102605633B1 (ko) | 2023-11-23 |
Family
ID=71944939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190016756A KR102605633B1 (ko) | 2019-02-13 | 2019-02-13 | 컨트롤러 및 그것의 동작 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11095316B2 (ko) |
| KR (1) | KR102605633B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102668208B1 (ko) * | 2020-02-06 | 2024-05-23 | 에스케이하이닉스 주식회사 | Ldpc 디코더, ldpc 디코더의 동작 방법 및 반도체 메모리 시스템 |
| JP2024532975A (ja) * | 2021-09-29 | 2024-09-12 | ドリーム・チップ・テクノロジーズ・ゲーエムベーハー | データメモリの自己診断用の電子回路及び方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101718543B1 (ko) * | 2010-11-17 | 2017-03-22 | 한국과학기술원 | 개선된 비트 반전 알고리즘 기반의 저밀도 패리티 검사 부호를 위한 복호 방법, 장치 및 이를 위한 기록 매체 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100926563B1 (ko) * | 2007-08-23 | 2009-11-12 | 한국전자통신연구원 | 로그우도비 산출 방법, 송신 신호 검출 방법 및 수신기 |
| US9459956B2 (en) * | 2013-07-19 | 2016-10-04 | Seagate Technology Llc | Data decoder with trapping set flip bit mapper |
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| KR102559925B1 (ko) * | 2016-07-21 | 2023-07-26 | 에스케이하이닉스 주식회사 | Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법 |
| US10491243B2 (en) * | 2017-05-26 | 2019-11-26 | SK Hynix Inc. | Deep learning for low-density parity-check (LDPC) decoding |
| KR102606829B1 (ko) * | 2019-01-09 | 2023-11-27 | 에스케이하이닉스 주식회사 | Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법 |
-
2019
- 2019-02-13 KR KR1020190016756A patent/KR102605633B1/ko active IP Right Grant
- 2019-12-16 US US16/716,149 patent/US11095316B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101718543B1 (ko) * | 2010-11-17 | 2017-03-22 | 한국과학기술원 | 개선된 비트 반전 알고리즘 기반의 저밀도 패리티 검사 부호를 위한 복호 방법, 장치 및 이를 위한 기록 매체 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20200259511A1 (en) | 2020-08-13 |
| US11095316B2 (en) | 2021-08-17 |
| KR20200098964A (ko) | 2020-08-21 |
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