KR20230020744A - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명의 실시예들은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다. 본 발명의 실시예들에 따르면, 메모리 시스템은 타깃 펌웨어를 업데이트할 때, 버퍼의 크기를 기 설정된 제1 크기에서 타깃 펌웨어의 크기 이상인 제2 크기로 증가시키기 위한 템포러리 펌웨어를 호스트로부터 수신하고, 템포러리 펌웨어를 프로세서에 로드하여 실행하고, 타깃 펌웨어를 호스트로부터 수신하여 버퍼에 라이트하고, 타깃 펌웨어를 메모리 장치에 라이트할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF MEMORY SYSTEM}
본 발명의 실시예들은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
메모리 시스템은 펌웨어를 업데이트할 때, 메모리 시스템의 생산에 소요되는 시간을 단축하기 위하여 펌웨어를 임시로 저장하는 버퍼를 사용하지 않고 메모리 장치에 직접 라이트할 수 있다. 이 경우, 메모리 시스템에 저장된 펌웨어에 에러가 발생할 수 있다.
본 발명의 실시예들은 펌웨어 업데이트가 실행될 때 펌웨어에 에러가 발생한 상태로 고객에게 전달되는 치명적인 문제를 예방할 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 별도의 초기화 펌웨어를 사용하여 펌웨어를 업데이트하는 과정보다 간단하게 펌웨어 업데이트를 수행함으로써, 빠르게 펌웨어 업데이트를 가능하게 하는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공할 수 있다.
일 측면에서 본 발명의 실시예들은 복수의 메모리 블록들을 포함하는 메모리 장치 및 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.
메모리 컨트롤러는 메모리 장치에 라이트될 데이터를 임시로 저장하는 버퍼 및 메모리 장치를 제어하기 위한 타깃 펌웨어를 실행하는 프로세서를 포함할 수 있다.
메모리 컨트롤러는 타깃 펌웨어를 업데이트할 때, 버퍼의 크기를 기 설정된 제1 크기에서 타깃 펌웨어의 크기 이상인 제2 크기로 증가시키기 위한 템포러리 펌웨어를 호스트로부터 수신하고, 수신된 템포러리 펌웨어를 프로세서에 로드하여 실행할 수 있다.
메모리 컨트롤러는 타깃 펌웨어를 호스트로부터 수신하여 버퍼에 라이트할 수 있다.
메모리 컨트롤러는 타깃 펌웨어를 메모리 장치에 라이트할 수 있다.
다른 측면에서, 본 발명의 실시예들은 복수의 메모리 블록들을 포함하는 메모리 장치를 포함하는 메모리 시스템의 동작 방법을 제공할 수 있다.
메모리 시스템의 동작 방법은, 타깃 펌웨어를 업데이트할 때, 메모리 장치에 라이트될 데이터를 임시로 저장하는 버퍼에 대하여, 버퍼의 크기를 기 설정된 제1 크기에서 타깃 펌웨어의 크기 이상인 제2 크기로 증가시키기 위한 템포러리 펌웨어를 호스트로부터 수신하는 단계를 포함할 수 있다.
메모리 시스템의 동작 방법은, 템포러리 펌웨어를 메모리 시스템에 포함된 프로세서에 로드하여 실행하는 단계를 포함할 수 있다.
메모리 시스템의 동작 방법은, 타깃 펌웨어를 호스트로부터 수신하여 버퍼에 라이트하는 단계를 포함할 수 있다.
메모리 시스템의 동작 방법은, 타깃 펌웨어를 메모리 장치에 라이트하는 단계를 포함할 수 있다.
본 발명의 실시예들은 펌웨어 업데이트가 실행될 때 펌웨어에 에러가 발생한 상태로 고객에게 전달되는 치명적인 문제를 예방할 수 있다.
또한, 본 발명의 실시예들은 별도의 초기화 펌웨어를 사용하여 펌웨어 업데이트를 수행하는 과정보다 간단하게 펌웨어 업데이트를 수행함으로써, 빠르게 펌웨어를 업데이트할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명이 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템이 템포러리 펌웨어를 호스트로부터 수신하여 실행하는 동작을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템이 버퍼를 제2 크기로 설정하는 동작을 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템이 메모리 장치에 타깃 펌웨어를 라이트하는 동작을 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템이 타깃 펌웨어를 실행하여 메모리 시스템을 초기화하는 동작을 나타낸 흐름도이다.
도 8는 본 발명의 실시예들에 따른 메모리 시스템이 템포러리 펌웨어를 삭제하는 동작을 나타낸 흐름도이다.
도 9은 본 발명의 실시예들에 따른 메모리 시스템이 버퍼에 라이트된 데이터를 삭제하는 동작을 나타낸 도면이다.
도 10는 본 발명의 실시예들에 따른 메모리 시스템이 버퍼를 제1 크기로 설정하는 동작을 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템이 버퍼에 라이트된 타깃 펌웨어의 에러를 검출 및 정정하는 동작을 나타낸 흐름도이다.
도 12은 본 발명의 실시예들에 따른 메모리 시스템이 체크섬을 이용하여 에러를 검출하는 동작을 나타낸 흐름도이다.
도 13는 본 발명의 실시예들에 따른 메모리 시스템이 에러 정정 코드를 이용하여 에러를 검출 및 정정하는 동작을 나타낸 흐름도이다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 계층(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 매핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 리드 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 계층들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리 주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 계층(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 계층(FTL)에 전달하는 역할을 하는 호스트 인터페이스 계층(HIL: Host Interface Layer)와, 플래시 변환 계층(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 계층(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 리드 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 리드 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 리드 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
한편, 전술한 메모리 장치(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.
예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
각 메모리 블록에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
전술한 메모리 블록의 리드 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 3를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support)해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(310)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(320)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(330)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 3와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 리드 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 리드 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(320)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(310)와 열 디코더(320)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(310)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(320)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(330)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(330)는 중추적 역할을 한다. 데이터 레지스터(330)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(330)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(330)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 3의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(330)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 리드 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 리드 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화되어 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템(100)이 템포러리 펌웨어(TEMP_FW)를 호스트로부터 수신하여 실행하는 동작을 나타낸 도면이다.
도 4를 참조하면, 메모리 시스템(100)은 메모리 장치(110) 및 메모리 컨트롤러(120)를 포함할 수 있다. 이때, 메모리 장치(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다.
도 4를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 업데이트할 때, 버퍼(BUF)의 크기를 기 설정된 제1 크기(1st_SIZE)에서 타깃 펌웨어(TAR_FW)의 크기 이상인 제2 크기(2nd_SIZE)로 증가시키기 위한 템포러리 펌웨어(TEMP_FW)를 호스트(HOST)로부터 수신할 수 있다. 템포러리 펌웨어(TEMP_FW)는 타깃 펌웨어(TAR_FW)를 버퍼(BUF)에 저장하기 위해 사용되는 별도의 펌웨어이다.
그리고 메모리 컨트롤러(120)는 템포러리 펌웨어(TEMP_FW)를 프로세서(124)에 로드하여 실행할 수 있다. 이때, 일 예로, 메모리 컨트롤러(120)는 템포러리 펌웨어(TEMP_FW) 전체를 동시에 프로세서(124)에 로드할 수 있다. 다른 예로, 메모리 컨트롤러(120)는 템포러리 펌웨어(TEMP_FW)에 포함된 복수의 코드들 중에서 특정 시점에서 템포러리 펌웨어(TEMP_FW)을 실행하기 위해 필요한 일부분만 프로세서(124)에 로드할 수 있다.
버퍼(BUF)는 메모리 장치(110)에 라이트될 데이터를 임시로(temporarily) 저장할 수 있는 영역이다. 일 예로, 버퍼(BUF)는 전술한 워킹 메모리(125) 상에 위치하거나 또는 별도의 휘발성 메모리(e.g. SRAM, SDRAM, TCM) 상에 위치할 수 있다. 메모리 컨트롤러(120)는 전술한 템포러리 펌웨어(TEMP_FW)를 실행하여 버퍼(BUF)의 크기를 동적으로 변경할 수 있다.
템포러리 펌웨어(TEMP_FW)를 실행할 때, 메모리 시스템(100)은 호스트와 미리 설정된 인터페이스를 통해 통신할 수 있다. 이때, 인터페이스는 소형 컴퓨터 시스템 인터페이스(SCSI, Small Computer System Interface), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 사용될 수 있고, 본 발명의 범위는 이에 한정되지 않는다.
일 예로, 메모리 시스템(100)과 호스트간의 인터페이스에 소형 컴퓨터 시스템 인터페이스(SCSI)를 사용하는 경우, 소형 컴퓨터 시스템 인터페이스 명령어(SCSI CMD, Small Computer System Interface Command)중 라이트 버퍼 명령어(WRITE BUFFER SCSI CMD)가 사용될 수 있다.
라이트 버퍼 명령어(WRITE BUFFER SCSI CMD)는 특정 데이터를 버퍼에 저장하는 데이터 모드를 포함하여 복수의 모드를 제공할 수 있다. 호스트는 복수의 모드 중에서 펌웨어(Firmware)를 실행(Activate)하는 모드로 설정된 라이트 버퍼 명령어(WRITE BUFFER SCSI CMD)를 메모리 컨트롤러(120)로 전송할 수 있다.
메모리 컨트롤러(120)는 호스트로부터 템포러리 펌웨어(TEMP_FW)를 실행하는 라이트 버퍼 명령어(WRITE BUFFER SCSI CMD)를 수신하여, 프로세서(124)상에서 템포러리 펌웨어(TEMP_FW)를 실행할 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템(100)이 버퍼(BUF)를 제2 크기(2nd_SIZE)로 설정하는 동작을 나타낸 도면이다.
도 5를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는, 템포러리 펌웨어(TEMP_FW)를 실행함으로써 버퍼(BUF)의 크기를 제1 크기(1st_SIZE)에서 제2 크기(2nd_SIZE)로 증가시킬 수 있다. 이때, 타깃 펌웨어(TAR_FW)의 크기는 제1 크기(1st_SIZE)보다 크고 제2 크기(2nd_SIZE)보다 작거나 같을 수 있다. 즉, 메모리 컨트롤러(120)는 템포러리 펌웨어(TEMP_FW)를 실행함으로서, 타깃 펌웨어(TAR_FW)가 버퍼(BUF)에 저장될 수 있도록 버퍼(BUF)의 공간을 확보한다.
메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 저장할 수 있도록 제2 크기(2nd_SIZE)를 설정할 때, 타깃 펌웨어(TAR_FW)의 크기에 따라서 제2 크기(2nd_SIZE)를 결정할 수 있다. 일 예로, 제2 크기(2nd_SIZE)는 타깃 펌웨어(TAR_FW)의 크기 이상으로 결정될 수 있다. 한편, 메모리 컨트롤러(120)는 버퍼(BUF)의 크기를 변경하면서 버퍼(BUF)의 위치를 변경할 수도 있다.
한편, 전술한 바와 같이, 버퍼(BUF)가 워킹 메모리(125)를 포함하는 메모리 영역 상에 위치하는 경우에, 버퍼(BUF)의 크기를 제2 크기(2nd_SIZE)로 설정하기 위해 워킹 메모리(125)를 포함하는 메모리 영역의 일부를 버퍼(BUF)에 추가적으로 할당하는 방법이 사용될 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템(100)이 메모리 장치(110)에 타깃 펌웨어(TAR_FW)를 라이트하는 동작을 나타낸 도면이다.
도 6을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 호스트(HOST)로부터 수신하여 버퍼(BUF)에 라이트하고, 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트할 수 있다.
메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 버퍼(BUF)에 라이트함으로써, 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하기 전에 타깃 펌웨어(TAR_FW)를 임시로 저장할 수 있다. 전술한 바와 같이, 본 발명에서 메모리 컨트롤러(120)가 타깃 펌웨어(TAR_FW)를 버퍼(BUF)에 임시로 저장하는 이유는 다음과 같다.
메모리 컨트롤러(120)가 타깃 펌웨어(TAR_FW)를 라이트할 때, 버퍼(BUF)를 사용하지 않고 메모리 장치(110)에 직접적으로 라이트하면, 메모리 컨트롤러(120)는 메모리 장치(110)에 라이트하는 과정에서 발생할 수 있는 비트 플립(Bit-flip)과 같은 에러를 검출할 수 없다.
반면, 메모리 컨트롤러(120)가 타깃 펌웨어(TAR_FW)를 버퍼(BUF)에 임시로 저장한 후에 버퍼(BUF)에 저장된 타깃 펌웨어(TAR_FW)를 다시 메모리 장치(110)에 라이트할 경우, 메모리 컨트롤러(120)는 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)에서 발생한 에러를 별도의 하드웨어 장치 또는 소프트웨어 모듈을 이용하여 검출 및 정정할 수 있다.
메모리 컨트롤러(120)는 메모리 장치(110)에 타깃 펌웨어(TAR_FW)를 라이트하는 과정에서 발생하는 비트 플립(Bit-Flip) 등의 에러를 검출하거나 정정하기 위해서 버퍼(BUF)에 임시로 저장된 타깃 펌웨어(TAR_FW)의 데이터를 참조할 수 있다. 메모리 컨트롤러(120)는 메모리 장치(110)에서 발생한 에러의 검출 및 정정을 통하여 메모리 장치(110)에 라이트된 타깃 펌웨어(TAR_FW)에 비트 플립(Bit-Flip)이 발생한 채로 생산되는 것을 막을 수 있다.
이때, 일 예로, 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트할 때, 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK) 중 하나인 펌웨어 블록(FW_BLK)에 라이트할 수 있다. 펌웨어 블록(FW_BLK)은 펌웨어(Firmware)를 저장할 수 있는 메모리 블록이다.
한편, 펌웨어 블록(FW_BLK)의 위치는 메모리 장치(110)내 기 설정된 위치로 고정될 수 있다. 이때, 메모리 컨트롤러(120)는 프로세서(124)에 펌웨어를 로드하여 실행할 때, 기 설정된 위치의 펌웨어 블록(FW_BLK)에 접근할 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템(100)이 타깃 펌웨어(TAR_FW)를 실행하여 메모리 시스템(100)을 초기화하는 동작을 나타낸 흐름도이다.
도 7을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 장치(110)에 라이트된 타깃 펌웨어(TAR_FW)를 프로세서(124)상에서 실행하고, 메모리 시스템(100)의 초기화를 수행할 수 있다. 메모리 컨트롤러(120)는 먼저 메모리 컨트롤러(120)를 초기화하고(S710), 메모리 컨트롤러(120)가 메모리 장치(110)를 초기화할 수 있다(S720).
메모리 컨트롤러(120)는 호스트로부터 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트 하고, 프로세서 상에서 실행하라는 지시를 담은 라이트 버퍼 명령어(WRITE BUFFER SCSI CMD)를 수신할 수 있다.
메모리 컨트롤러(120)는 펌웨어 블록(FW_BLK)에 라이트된 타깃 펌웨어(TAR_FW)를 프로세서(124)에 로드하여 실행할 수 있다. 프로세서(124)는 타깃 펌웨어(TAR_FW)를 실행함으로써, 메모리 컨트롤러(120)가 메모리 시스템(100)의 초기화를 포함한 제반 동작을 수행하도록 메모리 컨트롤러(120)를 제어할 수 있다.
메모리 컨트롤러(120)의 초기화는 메모리 컨트롤러(120) 내부에 설정된 초기값들을 적용하여 진행될 수 있다. 일 예로, DQS(Data Strobe), LDO(Low-dropout)를 포함한 메모리 컨트롤러(120) 내부의 조정값들은 기 설정된 초기값으로 설정될 수 있다. 일 예로, 초기값은 이퓨즈(eFuse)를 포함하는 OTP(One Time Program) 정보에 저장되어 있을 수 있다.
메모리 장치(110)의 초기화는 메모리 장치(110)에 라이트된 데이터를 초기화 시키는 방법으로 진행될 수 있다. 메모리 장치(110)의 초기화 과정에서, 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)가 라이트된 메모리 블록을 제외한 나머지 메모리 블록에 저장된 데이터를 삭제할 수 있다. 이때, 타깃 펌웨어(TAR_FW)는 메모리 장치(110)의 초기화 동작이 실행된 이후에도 메모리 장치(110)에 저장된 상태일 수 있다.
도 8는 본 발명의 실시예들에 따른 메모리 시스템(100)이 템포러리 펌웨어(TEMP_FW)를 삭제하는 동작을 나타낸 흐름도이다.
도 8을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 프로세서(124)에 로드하여 실행할 때, 템포러리 펌웨어(TEMP_FW)를 삭제할 수 있다.
템포러리 펌웨어(TEMP_FW)는, 타깃 펌웨어(TAR_FW)를 버퍼(BUF)에 저장할 수 있도록, 버퍼(BUF)의 크기를 증가시키기 위해서 일시적으로 실행되는 펌웨어로, 메모리 장치(110)에 라이트되지 않은 상태로 삭제될 수 있다.
템포러리 펌웨어(TEMP_FW)는 메모리 장치(110)에 라이트되지 않고, 삭제됨으로써, 메모리 컨트롤러(120)가 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하기 전에는 메모리 장치(110)에 영향을 주지 않는다.
본 발명과 달리, 버퍼의 크기를 늘리지 않고서 펌웨어를 업데이트 하는 경우라면, 메모리 시스템(100)의 초기화를 위해 별도의 펌웨어를 업데이트해야 한다. 초기화를 위한 펌웨어를 사용하는 경우에는, 초기화 펌웨어를 메모리 장치(110)에 라이트하고, 별도로 실행한 후 유저 펌웨어를 업데이트해야 한다.
반면에, 본 발명과 같이 템포러리 펌웨어(TEMP_FW)를 사용하는 경우는 메모리 시스템(100)의 초기화를 위한 별도의 펌웨어를 업데이트하여 메모리 장치(110)에 라이트할 필요가 없다. 따라서 템포러리 펌웨어(TEMP_FW)를 이용하는 경우 펌웨어 업데이트를 더 빠르게 실행할 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템(100)이 버퍼(BUF)에 라이트된 데이터를 삭제하는 동작을 나타낸 도면이다.
도 9를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 버퍼(BUF)에 라이트된 데이터를 삭제할 수 있다.
메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하기 위해서 타깃 펌웨어(TAR_FW)를 버퍼(BUF)에 임시로 저장할 수 있다.
프로세서(124)가 타깃 펌웨어(TAR_FW)를 에러없이 정상적으로 실행한 경우, 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)의 업데이트가 성공한 것으로 판단할 수 있다. 따라서 타깃 펌웨어(TAR_FW)가 더 이상 버퍼(BUF)에 유지될 필요가 없으므로, 버퍼(BUF)에서 삭제될 수 있다.
도 10는 본 발명의 실시예들에 따른 메모리 시스템(100)이 버퍼(BUF)를 제1 크기(1st_SIZE)로 설정하는 동작을 나타낸 도면이다.
도 10을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 버퍼(BUF)의 크기를 제1 크기(1st_SIZE)로 설정할 수 있다.
버퍼(BUF)는 타깃 펌웨어(TAR_FW)를 저장하기 위해서 일시적으로 제2 크기(2nd_SIZE)로 설정된 것이다. 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 펌웨어 블록(FW_BLK)에 라이트한 이후에 버퍼(BUF)의 크기를 종전의 크기인 제1 크기(1st_SIZE)로 재설정할 수 있다.
한편, 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 업데이트하는 동작뿐만 아니라, 다른 동작을 실행할 때 추가적으로 버퍼(BUF)의 크기를 증가시킬 필요가 있는 경우, 템포러리 펌웨어(TEMP_FW)의 버퍼(BUF)의 크기를 증가시키는 원리를 응용하여, 일시적으로 버퍼(BUF)에 메모리 영역을 할당하여 그 크기를 증가시키거나 버퍼(BUF)에 할당된 메모리 영역을 이동하여 위치변경을 할 수 있다.
본 발명의 실시예들에서, 메모리 시스템(100)의 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트할 때, 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)에서 발생한 에러를 검출 및 정정할 수 있다.
일 예로, 버퍼(BUF)는 하드웨어 레벨에서 에러 검출 및 정정 기능을 구비할 수 있다. 일 예로, 메모리 컨트롤러(120)는 버퍼(BUF)가 포함된 메모리 영역에 대해, 전술한 에러 검출 및 정정회로(126)과는 독립적으로, 버퍼(BUF)에 데이터를 라이트할 때, 패러티를 생성하여 라이트하고, 버퍼(BUF)에서 나오는 데이터에 패러티를 체크하여 에러 검출 및 정정을 하는 동작을 실행하여 물리적 계층에서 보호할 수 있다.
일 예로, 메모리 컨트롤러(120)는 물리적 계층에서 보호하는 방법으로 해밍 코드(Hamming code)를 수행할 수 있고, 또는 패러티 비트를 추가하여 단일 에러 정정 및 이중 에러 검출(SECDED, Single-Error Correction Double-Error Detection) 등을 수행할 수 있다.
메모리 컨트롤러(120)는 패러티 비트를 추가는 보호방법을 통하여 타깃 펌웨어(TAR_FW)를 포함한 데이터가 버퍼(BUF)내부에 있을 때 발생하는 에러로부터 보호할 수 있다. 이하, 도 11을 통해 이에 대해 자세히 설명한다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템(100)이 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)의 에러를 검출 및 정정하는 동작을 나타낸 흐름도이다.
메모리 시스템(100)의 메모리 컨트롤러(120)는 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)에 에러가 발생했는지 여부를 검출할 수 있다(S1110). 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)에서 에러가 검출되지 않은 경우(S1110-N), 에러 검출 및 정정과정을 종료할 수 있다.
메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)에서 에러가 검출된 경우(S1110-Y), 타깃 펌웨어(TAR_FW)에 발생한 에러를 정정 가능한지 여부를 판단할 수 있다(S1120).
메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)에 발생한 에러가 정정 가능한 경우(S1120-Y), 발생한 에러를 정정할 수 있다(S1130). 일 예로, 해밍 코드(Hamming code)가 사용되는 경우에는 단일 에러 정정이 가능하므로, 메모리 컨트롤러(120)는 발생한 에러가 단일 에러인 경우 에러를 정정할 수 있다.
반면, 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)에 발생한 에러가 정정 불가능한 경우(S1120-N), 에러는 검출되었지만 발생할 에러를 정정하는 것이 불가능하다는 정보를 호스트에게 전달할 수 있다(S1140). 일 예로, 해밍 코드(Hamming code)가 사용되는 경우, 이중 에러를 검출하는 것은 가능하지만, 이를 정정하는 것은 불가능하다. 따라서, 메모리 컨트롤러(120)는 이중 에러가 검출될 경우, 에러 정정이 불가능 하다는 정보를 호스트에게 전달할 수 있다.
호스트는 에러 정정이 불가능하다는 정보를 수신한 경우, 타깃 펌웨어(TAR_FW)의 업데이트를 다시 시도할 수 있다.
이하, 본 발명의 실시예들에 따른 메모리 시스템(100)이 에러를 검출 및 정정하는 동작에 대해 설명한다.
일 예로, 메모리 시스템(100)의 메모리 컨트롤러(120)는 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)의 체크섬(Checksum)을 계산하고, 체크섬 및 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하고, 메모리 장치(110)에 라이트된 타깃 펌웨어(TAR_FW)의 체크섬과 버퍼에 라이트된 타깃 펌웨어(TAR_FW)의 체크섬을 비교하여 에러를 검출할 수 있다.
메모리 시스템(100)은 메모리 장치(110)에 타깃 펌웨어(TAR_FW)를 라이트하는 과정에서 발생한 에러를 검사하기 위하여 체크섬을 활용할 수 있다.
체크섬은 중복 검사의 한 형태로, 나열된 데이터를 더하여 체크섬 숫자를 얻고, 정해진 비트수의 나머지(modulo) 연산을 수행하는 방법이다. 특정 비트수의 체크섬을 구하여 송신된 자료를 에러로부터 보호할 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템(100)이 체크섬을 이용하여 에러를 검출하는 동작을 나타낸 흐름도이다.
도 12를 참조하면, 메모리 컨트롤러(120)는 버퍼(BUF)에 저장된 타깃 펌웨어(TAR_FW)의 체크섬을 계산할 수 있다(S1210).
메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW) 및 체크섬을 메모리 장치(110)에 라이트할 수 있다(S1220).
메모리 컨트롤러(120)는 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)의 체크섬과 메모리 장치(110)에 라이트된 타깃 펌웨어(TAR_FW)의 체크섬을 비교할 수 있다(S1230).
두 체크섬이 서로 다른 경우, 메모리 컨트롤러(120)는 메모리 장치(110)에서 에러가 발생한 것으로 판단할 수 있다(S1240).
이때, 메모리 컨트롤러(120)는 타깃 펌웨어(TAR_FW)를 업데이트하는 과정에서 에러가 발생하였다는 정보를 호스트에게 전송할 수 있다. 이 경우, 호스트는 타깃 펌웨어(TAR_FW)의 업데이트를 다시 시도할 수 있다.
다른 예로, 메모리 시스템(100)의 메모리 컨트롤러(120)는 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)에 대하여 에러 정정 코드(ECC, Error Correction Code) 인코딩을 수행하고, 에러 정정 코드 인코딩된 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하고, 에러 정정 코드 인코딩된 타깃 펌웨어(TAR_FW)에 대하여 에러 정정 코드 디코딩을 수행하여 에러를 검출 및 정정할 수 있다.
메모리 컨트롤러(120)는 메모리 장치(110)에서 발생하는 에러를 검출하고 정정하기 위해 에러 검출 코드(EDC, Error Detection Code) 및 에러 정정 코드(ECC, Error Correction Code)를 사용할 수 있다.
메모리 컨트롤러(120)는 에러 검출 코드 및 에러 정정 코드를 사용할 때, 순환 중복 검사(CRC, Cyclic Redundancy Check), BCH 코드(Bose-Chaudhuri-Hocquenghem Code), 또는 LDPC 코드(Low-Density Parity-Check Code) 등을 사용할 수 있다.
순환 중복 검사(CRC)는 데이터 전송과정에서 에러가 발생하는지 여부를 확인하기 위한 것이다. 데이터 전송 전, 데이터에 따라 CRC 패러티를 추가하여 전송하고, 수신하는 측에서 수신한 데이터와 CRC 패러티를 비교하여 에러의 발생을 확인할 수 있다.
BCH 코드는 선형 순회 블록 코드로서, 구현방법이 덜 복잡하고, 인코딩, 디코딩이 용이하며, 특히 효율적인 디코딩이 가능하다. 단일 에러 비트 정정이 가능한 해밍 코드를 일반화/확장화 한 것으로서, 다중 랜덤 에러 비트 정정(Multiple Error Correction)이 가능하다.
LDPC 코드(Low-Density Parity-Check Code)는 완전한 전송을 보장할 수 없지만, 정보 유실 확률을 원하는 만큼 적게 할 수 있는 에러 정정코드이다. 에러 없는 통신의 이론적 한계인 섀넌 한계(Shannon Limit)에 근접한 성능을 보일 수 있다. LDPC 코드는 다중 읽기 작업을 통해 축적된 정보를 사용하여 비트값 1 또는 비트값 0을 포함하는 각 셀의 가능성을 결정한다. 따라서, LDCP 코드는 디코딩 대기시간이 상대적으로 길고 오버헤드가 증가하는 단점이 있지만, 강력한 보호를 제공할 수 있다는 장점이 있다.
한편, 에러 정정 코드의 알고리즘은 보호강도, 섹터의 크기, 코딩 속도 등에 따라서 선택, 변형되어 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템(100)이 에러 정정 코드를 이용하여 에러를 검출 및 정정하는 동작을 나타낸 흐름도이다.
도 13을 참조하면, 메모리 컨트롤러(120)는 버퍼(BUF)에 저장된 타깃 펌웨어(TAR_FW)에 대하여 상술한 에러 정정 코드를 이용하여 인코딩을 수행할 수 있다(S1310).
메모리 컨트롤러(120)는 인코딩된 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트할 수 있다(S1320).
메모리 컨트롤러(120)는 메모리 장치(110)에 에러 정정 코드 인코딩되어 라이트된 펌웨어(TAR_FW)에 대하여 에러 정정 코드 디코딩을 수행할 수 있고, 에러 정정 코드 디코딩 과정에서 메모리 장치(110)에서 발생한 에러를 검출 및 정정할 수 있다(S1330).
메모리 컨트롤러(120)는 에러 정정 코드 디코딩 과정에서 검출한 에러의 정정이 가능한 경우에는 에러를 정정하고, 에러의 정정이 불가능한 경우에는 에러 정정이 불가능하다는 정보를 호스트에 송신할 수 있다.
호스트는 메모리 컨트롤러(120)로부터 에러 정정이 불가능하다는 정보를 수신하면, 타깃 펌웨어(TAR_FW)의 업데이트를 다시 진행할 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법을 나타낸 흐름도이다.
도 14를 참조하면, 메모리 시스템(100)의 동작 방법은, 타깃 펌웨어(TAR_FW)를 업데이트할 때, 메모리 장치(110)에 라이트될 데이터를 임시로 저장하는 버퍼(BUF)에 대하여, 버퍼(BUF)의 크기를 기 설정된 제1 크기(1st_SIZE)에서 타깃 펌웨어(TAR_FW)의 크기 이상인 제2 크기(2nd_SIZE)로 증가시키기 위한 템포러리 펌웨어(TEMP_FW)를 호스트로부터 수신하는 단계(S1410)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은, 템포러리 펌웨어(TEMP_FW)를 메모리 시스템(100)에 포함된 프로세서(124)에 로드하여 실행하는 단계(S1420)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은, 타깃 펌웨어(TAR_FW)를 호스트로부터 수신하여 버퍼(BUF)에 라이트하는 단계(S1430)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은, 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하는 단계(S1440)를 포함할 수 있다.
한편, 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)는, 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK) 중 하나인 펌웨어 블록(FW_BLK)에 라이트될 수 있다.
한편, 메모리 시스템(100)의 동작 방법은, 타깃 펌웨어(TAR_FW)를 프로세서(124)에 로드하여 실행하는 단계 및 메모리 시스템(100)의 초기화를 수행하는 단계를 추가로 포함할 수 있다.
한편, 메모리 시스템(100)의 동작 방법은 타깃 펌웨어(TAR_FW)를 프로세서(124)에 로드하여 실행할 때, 템포러리 펌웨어(TEMP_FW)를 삭제하는 단계를 추가로 포함할 수 있다.
한편, 메모리 시스템(100)의 동작 방법은 버퍼(BUF)에 라이트된 데이터를 삭제하는 단계 및 버퍼(BUF)의 크기를 제2 크기(2nd_SIZE)에서 제1 크기(1st_SIZE)로 재설정하는 단계를 추가로 포함할 수 있다.
한편, 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하는 단계(S1440)는, 일 예로, 타깃 펌웨어(TAR_FW)에서 발생한 에러를 검출 및 정정할 수 있다.
일 예로, 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하는 단계(S1440)는, 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)에 대한 체크섬을 계산하는 단계, 체크섬 및 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하는 단계 및 메모리 장치(110)에 라이트된 타깃 펌웨어(TAR_FW)의 체크섬과 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)의 체크섬을 비교하여 에러를 검출하는 단계를 추가로 포함할 수 있다.
다른 예로, 타깃 펌웨어(TAR_FW)를 메모리 장치(110)에 라이트하는 단계(S1440)는, 버퍼(BUF)에 라이트된 타깃 펌웨어(TAR_FW)에 대하여 에러 정정 코드 인코딩을 수행하는 단계, 에러 정정 코드 인코딩된 타깃 펌웨어를 메모리 장치(110)에 라이트하는 단계 및 에러 정정 코드 인코딩된 타깃 펌웨어(TAR_FW)에 대해 에러 정정 디코딩을 수행하여 에러를 검출 및 정정하는 단계를 추가로 포함할 수 있다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1500)의 구성도이다.
도 15을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1500)은 시스템 버스(1560)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1500)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1510), 컴퓨팅 시스템(1500)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1520), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1530), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1540), 컴퓨팅 시스템(1500)이 사용하는 파워를 관리하는 파워 관리 모듈(1550) 등을 포함할 수 있다.
컴퓨팅 시스템(1500)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1500)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로
210: 메모리 셀 어레이 220: 어드레스 디코더
230: 리드 앤 라이트 회로 240: 제어 로직
250: 전압 생성 회로

Claims (16)

  1. 메모리 시스템에 있어서,
    복수의 메모리 블록들을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 컨트롤러는,
    상기 메모리 장치에 라이트될 데이터를 임시로 저장하는 버퍼; 및
    상기 메모리 장치를 제어하기 위한 타깃 펌웨어를 실행하는 프로세서를 포함하고,
    상기 타깃 펌웨어를 업데이트할 때, 상기 버퍼의 크기를 기 설정된 제1 크기에서 상기 타깃 펌웨어의 크기 이상인 제2 크기로 증가시키기 위한 템포러리 펌웨어를 호스트로부터 수신하고,
    상기 템포러리 펌웨어를 상기 프로세서에 로드하여 실행하고,
    상기 타깃 펌웨어를 상기 호스트로부터 수신하여 상기 버퍼에 라이트하고,
    상기 타깃 펌웨어를 상기 메모리 장치에 라이트하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 타깃 펌웨어를, 상기 복수의 메모리 블록들 중 하나의 펌웨어 블록에 라이트하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 타깃 펌웨어를 상기 펌웨어 블록에서 상기 프로세서에 로드하여 실행하고,
    상기 메모리 시스템의 초기화를 수행하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 컨트롤러는,
    상기 타깃 펌웨어를 상기 프로세서에 로드하여 실행할 때, 상기 템포러리 펌웨어를 삭제하는 메모리 시스템
  5. 제3항에 있어서,
    상기 메모리 컨트롤러는
    상기 버퍼에 라이트된 데이터를 삭제하고,
    상기 버퍼의 크기를 상기 제2 크기에서 상기 제1 크기로 재설정하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 타깃 펌웨어를 상기 메모리 장치에 라이트할 때 발생한 에러를 검출 및 정정하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 메모리 컨트롤러는,
    상기 타깃 펌웨어의 체크섬을 계산하고,
    상기 체크섬 및 상기 타깃 펌웨어를 상기 메모리 장치에 라이트하고,
    상기 메모리 장치에 라이트된 상기 타깃 펌웨어의 체크섬과 상기 버퍼에 라이트된 상기 타깃 펌웨어의 체크섬을 비교하여 에러를 검출하는 메모리 시스템.
  8. 제6항에 있어서,
    상기 메모리 컨트롤러는,
    상기 타깃 펌웨어에 대하여 에러 정정 코드 인코딩을 수행하고,
    상기 에러 정정 코드 인코딩된 타깃 펌웨어를 상기 메모리 장치에 라이트하고,
    상기 에러 정정 코드 인코딩된 타깃 펌웨어에 대하여 에러 정정 코드 디코딩을 수행하여 에러를 검출 및 정정하는 메모리 시스템.
  9. 복수의 메모리 블록들을 포함하는 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서,
    타깃 펌웨어를 업데이트할 때, 상기 메모리 장치에 라이트될 데이터를 임시로 저장하는 버퍼에 대하여, 상기 버퍼의 크기를 기 설정된 제1 크기에서 상기 타깃 펌웨어의 크기 이상인 제2 크기로 증가시키기 위한 템포러리 펌웨어를 호스트로부터 수신하는 단계;
    상기 템포러리 펌웨어를 상기 메모리 시스템에 포함된 프로세서에 로드하여 실행하는 단계;
    상기 타깃 펌웨어를 상기 호스트로부터 수신하여 상기 버퍼에 라이트하는 단계; 및
    상기 타깃 펌웨어를 상기 메모리 장치에 라이트하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  10. 제9항에 있어서,
    상기 타깃 펌웨어는,
    상기 복수의 메모리 블록들 중 하나의 펌웨어 블록에 라이트되는 메모리 시스템의 동작 방법.
  11. 제9항에 있어서,
    상기 타깃 펌웨어를 상기 프로세서에 로드하여 실행하는 단계; 및
    상기 메모리 시스템의 초기화를 수행하는 단계;를 추가로 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 타깃 펌웨어를 상기 프로세서에 로드하여 실행할 때, 상기 템포러리 펌웨어를 삭제하는 단계;를 추가로 포함하는 메모리 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 버퍼에 라이트된 데이터를 삭제하는 단계; 및
    상기 버퍼의 크기를 상기 제2 크기에서 상기 제1 크기로 재설정하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  14. 제9항에 있어서,
    상기 타깃 펌웨어를 상기 메모리 장치에 라이트하는 단계는,
    상기 타깃 펌웨어에서 발생한 에러를 검출 및 정정하는 메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 타깃 펌웨어를 상기 메모리 장치에 라이트하는 단계는,
    상기 타깃 펌웨어에 대한 체크섬을 계산하는 단계,
    상기 체크섬 및 상기 타깃 펌웨어를 상기 메모리 장치에 라이트하는 단계; 및
    상기 메모리 장치에 라이트된 상기 타깃 펌웨어의 체크섬과 상기 버퍼에 라이트된 상기 타깃 펌웨어의 체크섬을 비교하여 에러를 검출하는 단계를 포함하는 메모리 시스템의 동작 방법.
  16. 제14항에 있어서,
    상기 타깃 펌웨어를 상기 메모리 장치에 라이트하는 단계는,
    상기 타깃 펌웨어에 대하여 에러 정정 코드 인코딩을 수행하는 단계;
    상기 에러 정정 코드 인코딩된 타깃 펌웨어를 상기 메모리 장치에 라이트하는 단계; 및
    상기 에러 정정 코드 인코딩된 타깃 펌웨어에 대하여 에러 정정 코드 디코딩을 수행하여 에러를 검출 및 정정하는 단계;를 포함하는 메모리 시스템의 동작 방법.
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