KR20230072062A - 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법 Download PDF

Info

Publication number
KR20230072062A
KR20230072062A KR1020210158401A KR20210158401A KR20230072062A KR 20230072062 A KR20230072062 A KR 20230072062A KR 1020210158401 A KR1020210158401 A KR 1020210158401A KR 20210158401 A KR20210158401 A KR 20210158401A KR 20230072062 A KR20230072062 A KR 20230072062A
Authority
KR
South Korea
Prior art keywords
data
defense
memory
memory system
read
Prior art date
Application number
KR1020210158401A
Other languages
English (en)
Inventor
이그림
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210158401A priority Critical patent/KR20230072062A/ko
Priority to US17/726,256 priority patent/US11960359B2/en
Priority to CN202210796503.9A priority patent/CN116136806A/zh
Publication of KR20230072062A publication Critical patent/KR20230072062A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/102—Error in check bits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7202—Allocation control and policies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법에 관한 것이다. 본 발명의 실시예들에 따르면, 메모리 시스템은 메모리 시스템의 외부로부터 리드 커맨드를 수신하고, 리드 커맨드에 대응하여 메모리 장치로부터 데이터를 리드하는 동작 중 페일이 발생할 때, 데이터에 대하여 방어코드를 실행하고, 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보를 메모리 시스템의 외부로 전송할 수 있다.

Description

메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법{MEMORY SYSTEM, MEMORY CONTROLLER AND OPERATING METHOD OF MEMORY SYSTEM}
본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법 에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
한편, 메모리 시스템은 메모리 장치로부터 데이터를 리드하는 동작 중에 페일이 발생한 경우, 해당 데이터에 대한 방어코드를 실행할 수 있다.
본 발명의 실시예들은 방어코드에 대한 정보를 메모리 시스템의 외부로 전송하여 메모리 시스템의 외부에서 데이터의 상태를 파악할 수 있도록 하는 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 메모리 시스템의 외부에서 데이터의 속성에 따라 데이터의 일부 또는 전부를 다시 라이트할 수 있도록 함으로써, 데이터의 신뢰성을 보장하는 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 데이터를 저장하는 메모리 장치 및 메모리 시스템의 외부로부터, 데이터를 리드할 것을 요청하는 리드 커맨드를 수신하고, 리드 커맨드에 대응하여 메모리 장치로부터 데이터를 리드하는 동작 중 페일이 발생할 때, 데이터에 대하여 방어코드를 실행하고, 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보를 메모리 시스템의 외부로 전송하는 메모리 컨트롤러;를 포함하는 메모리 시스템을 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 메모리 컨트롤러의 외부와의 통신을 위한 제1 인터페이스; 메모리 장치와의 통신을 위한 제2 인터페이스; 제1 인터페이스를 통해 외부로부터 메모리 장치에 저장된 데이터를 리드할 것을 요청하는 리드 커맨드를 수신하고, 제2 인터페이스를 통해 리드 커맨드에 대응하여 메모리 장치로부터 데이터를 리드하는 동작 중 페일이 발생할 때, 데이터에 대하여 방어코드를 실행하고, 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보를 메모리 컨트롤러의 외부로 전송하는 제어 회로;를 포함하는 메모리 컨트롤러를 제공할 수 있다.
또 다른 측면에서, 본 발명의 실시예들은 메모리 시스템의 외부로부터, 메모리 장치에 저장된 데이터를 리드할 것을 요청하는 리드 커맨드를 수신하는 단계; 리드 커맨드에 대응하여 메모리 장치로부터 데이터를 리드하는 동작 중 페일이 발생할 때, 데이터에 대하여 방어코드를 실행하는 단계; 및 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보를 메모리 시스템의 외부로 전송하는 단계를 포함하는 메모리 시스템의 동작 방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 메모리 시스템의 외부에서 메모리 장치에 저장된 데이터의 상태를 파악할 수 있도록 하고, 저장된 데이터의 신뢰성을 보장하도록 할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 동작을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템의 메모리 컨트롤러가 호스트로 전송하는 응답 메시지를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 방어코드 정보의 일 예를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 방어코드 정보를 청크 단위로 분할하여 전송하는 일 예를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 방어동작에 대한 정보를 포함한 방어코드 정보의 일 예를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템의 메모리 컨트롤러가 순차적으로 방어동작을 수행하는 동작을 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템의 메모리 컨트롤러가 수행하는 라이트 동작의 일 예를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템의 메모리 컨트롤러가 수행하는 라이트 동작의 다른 예를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템이 데이터를 다시 라이트하는 동작에 대한 동작 방법을 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다.이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120) 사이의 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 계층(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 주소(LBA, logical block address)를 물리 블록 주소(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 매핑 테이블을 이용하여 논리 블록 주소(LBA)를 입력 받아, 물리 블록 주소(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 리드 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 계층들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리 주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 계층(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 계층(FTL)에 전달하는 역할을 하는 호스트 인터페이스 계층(HIL: Host Interface Layer)와, 플래시 변환 계층(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 계층(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 리드 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)을 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 리드 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 리드 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
한편, 전술한 메모리 장치(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.
예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
각 메모리 블록에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
전술한 메모리 블록의 리드 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 3를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support)해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(310)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(320)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(330)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 3와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 리드 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 리드 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(320)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(310)와 열 디코더(320)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(310)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(320)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(330)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(330)는 중추적 역할을 한다. 데이터 레지스터(330)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(330)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(330)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 3의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(330)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 리드 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 리드 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 동작을 나타낸 도면이다.
도 4를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 시스템(100)의 외부로부터 리드 커맨드(READ_CMD)를 수신할 수 있다(①).
이때, 호스트(HOST)는 메모리 시스템(100)의 외부에서 메모리 컨트롤러(120)로 리드 커맨드(READ_CMD)를 전송하는 장치의 일 예일 수 있다. 이하에서는, 설명의 편의를 위해 메모리 시스템(100)의 외부에서 메모리 컨트롤러(120)로 동작을 요청하는 장치를 호스트(HOST)로 상정하여 설명한다.
리드 커맨드(READ_CMD)는 호스트(HOST)가 데이터를 리드할 것을 요청하기 위해 메모리 시스템(100)에 전송하는 커맨드이다. 메모리 시스템(100)은 호스트(HOST)로부터 수신한 리드 커맨드(READ_CMD)에 대응하여 메모리 장치(110)에 저장된 데이터를 전송할 수 있다.
메모리 컨트롤러(120)가 메모리 장치(110)로부터 데이터를 리드하는 중 다양한 이유로 인하여 에러가 발생할 수 있다. 메모리 컨트롤러(120)는 발생한 에러를 검출할 수 있다.
일 예로, 메모리 컨트롤러(120)는 에러 검출 및 정정 회로(126)를 통하여 메모리 장치(110)에서 리드한 데이터들에 대하여 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 메모리 컨트롤러(120)의 에러 검출 및 정정 회로(126)는 정정이 불가능하다고 판단된 데이터를 검출할 수 있다. 메모리 컨트롤러(120)는 리드 동작 중에 발생한 에러가 정정 불가능하다고 판단할 때, 페일(READ_FAIL)이 발생했다고 판단할 수 있다(②).
이때, 메모리 컨트롤러(120)는 리드 커맨드(READ_CMD)에 대응하여 메모리 장치(100)로부터 데이터를 리드하는 중 페일(READ_FAIL)이 발생한 때, 해당 데이터에 대하여 방어코드를 실행(DEF_CODE exe.)할 수 있다(③).
방어코드는 에러 검출 및 정정 회로를 통해 에러 정정에 마지막까지 실패한 데이터를 복구하는 알고리즘을 의미한다. 방어코드는 다양한 방법으로 실행될 수 있다. 일 예로, 방어코드는 메모리 장치(110)에 포함된 메모리 셀들에 형성된 문턱 전압 산포의 변화를 파악하기 위해 리드 전압(Vread)을 변경시키는 방법을 통해 실행될 수 있다.
이하, 메모리 컨트롤러(120)가 리드 커맨드(READ_CMD)를 수신한 경우를 예를 들어 설명한다.
전술한 바와 같이, 도 4에서 메모리 컨트롤러(120)는 호스트(HOST)로부터 리드 커맨드(READ_CMD)를 수신할 수 있다(①). 해당 리드 커맨드(READ_CMD)는 논리 블록 주소(LBA) 30에 대응하는 데이터를 요청하는 커맨드이다.
메모리 컨트롤러(120)는 논리 블록 주소(LBA) 30에 대응하는 데이터를 메모리 장치(110)에서 탐색할 수 있다. 일 예로, 메모리 컨트롤러(120)는, 메모리 장치(110)에 포함된 복수의 메모리 블록들(BLK_1, BLK_2, BLK_3, BLK_4, ~, BLK_N-1, BLK_N) 중에서 논리 블록 주소(LBA) 30에 대응하는 데이터가 저장된 메모리 블록(BLK_3)에 서 해당 데이터를 리드할 수 있다.
만약 해당 데이터를 리드하는 과정에서 페일(READ_FAIL)이 발생하였다고 판단한 경우(②), 메모리 컨트롤러(120)는 해당 데이터에 대하여 방어코드를 실행(DEF_CODE exe.)할 수 있다(③).
한편, 메모리 시스템(100)은 데이터의 신뢰성을 확보하기 위해 해당 데이터를 종전에 저장된 위치와 다른 위치로 이동시키는 동작인 리드 리클레임(Read Reclaim) 동작을 수행할 수 있다.
메모리 시스템(100)은 메모리 장치(110) 상에서 해당 데이터에 대응하는 워드 라인이 열화된 정도를 바탕으로 해당 데이터에 대한 리드 리클레임(Read Reclaim) 동작을 실행할 지 여부를 결정할 수 있다.
호스트(HOST)로부터의 접근 빈도가 낮은 데이터는, 메모리 컨트롤러(120)가 메모리 장치(110)로부터 해당 데이터를 리드하는 과정에서 방어코드가 실행되었다고 하더라도, 해당 데이터에 대한 리드 리클레임(Read Reclaim) 동작이 수행되지 않을 수 있다. 이 경우, 호스트(HOST)가 이후에 해당 데이터에 접근할 때, 데이터의 신뢰성을 보장할 수 없는 문제가 발생할 수 있다.
또한, 호스트(HOST)는 중요도가 높은 데이터에 대하여 신뢰성을 확보할 필요가 있다. 그러나, 기존에는, 메모리 컨트롤러(120)가 해당 데이터를 리드하는 과정에서 방어코드를 실행하였다고 하더라도, 호스트(HOST)는 메모리 컨트롤러(120)가 방어코드를 실행하였는지 여부를 파악할 수 없다.
따라서, 본 발명의 실시예들에서, 메모리 컨트롤러(120)는 호스트(HOST)로부터 수신한 리드 커맨드에 대응하여 리드된 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보(DEF_CODE_INFO)를 호스트(HOST)로 전송할 수 있다(④).
방어코드 정보(DEF_CODE_INFO)는 메모리 컨트롤러(120)가 데이터를 리드하는 동작 중 페일(READ_FAIL)이 발생할 때, 이에 대응하여 실행한 방어코드에 관한 정보이다.
방어코드 정보(DEF_CODE_INFO)는 메모리 컨트롤러(120)가 데이터를 리드하는 과정에서 방어코드가 실행되었는지 여부를 나타낼 수 있다. 메모리 컨트롤러(120)는 방어코드 정보(DEF_CODE_INFO)를 호스트(HOST)에 전송함으로써, 리드 동작을 수행하는 중에 방어코드가 실행되었는지 여부를 전달할 수 있다.
도 4에 도시된 바와 같이, 메모리 컨트롤러(120)는 데이터를 리드하는 과정에서 방어코드를 실행하였으므로(DEF_CODE exe.), 호스트(HOST)로 실행된 방어코드에 대한 정보(DEF_CODE_INFO)를 전송할 수 있다(④).
호스트(HOST)는 해당 데이터의 상태를 파악할 때, 메모리 컨트롤러(120)로부터 수신한 방어코드 정보(DEF_CODE_INFO)를 참고할 수 있다.
일 예로, 호스트(HOST)가 메모리 시스템(100)에 리드 커맨드(READ_CMD)를 전송하여 데이터를 리드할 것을 요청할 수 있다. 이후 메모리 시스템(100)은 이에 대응하여 리드 동작을 수행하고, 리드된 데이터를 호스트(HOST)에 전송할 수 있다. 이때, 호스트(HOST)가 방어코드 정보(DEF_CODE_INFO)를 메모리 컨트롤러(120)로부터 추가적으로 수신한 경우, 호스트(HOST)는 메모리 컨트롤러(120)가 해당 데이터를 리드하는 과정에서 방어코드를 실행한 것을 파악할 수 있다. 메모리 컨트롤러(120)가 해당 데이터를 리드하는 과정에서 방어코드를 실행했다는 것은 페일(READ_FAIL)이 발생했다는 의미로 파악될 수 있다. 따라서, 호스트(HOST)는 리드 커맨드(READ_CMD)를 통해 수신한 데이터의 신뢰도를 보장하기 힘들다고 판단할 수 있다.
호스트(HOST)는 해당 데이터의 정보(e.g. 데이터의 중요도, 접근 빈도) 또는 메모리 시스템(100)으로부터 수신한 방어코드 정보(DEF_CODE_INFO) 등을 바탕으로 해당 데이터에 대한 신뢰도를 높이기 위한 동작을 수행할 수 있다.
일 예로, 데이터의 중요도가 설정된 임계 중요도 이상이고, 해당 데이터에 대한 방어코드 정보(DEF_CODE_INFO)가 해당 데이터의 신뢰도가 낮다는 것을 지시할 때, 호스트(HOST)는 해당 데이터를 메모리 장치(110)에서 이전에 저장된 위치와 다른 위치로 이동시키기 위한 동작을 실행할 수 있다.
다른 예로, 데이터의 접근 빈도가 설정된 임계 접근 빈도 이하이고, 해당 데이터에 대한 방어코드 정보(DEF_CODE_INFO)가 해당 데이터의 신뢰도가 낮다는 것을 지시할 때, 호스트(HOST)는 해당 데이터를 메모리 장치(110)에서 이전에 저장된 위치와 다른 위치로 이동시키기 위한 동작을 실행할 수 있다.
한편, 메모리 컨트롤러(120)는 호스트(HOST)와의 통신을 위한 제1 인터페이스, 메모리 장치(110)와의 통신을 위한 제2 인터페이스, 제1 인터페이스를 통해 호스트(HOST)로부터 메모리 장치(110)에 저장된 데이터를 리드할 것을 요청하는 리드 커맨드(READ_CMD)를 수신하고, 제2 인터페이스를 통해 리드 커맨드(READ_CMD)에 대응하여 메모리 장치(110)로부터 데이터를 리드하는 동작 중 페일(READ_FAIL)이 발생할 때, 데이터에 대하여 방어코드를 실행하고, 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보(DEF_CODE_INFO)를 제1 인터페이스를 통해 호스트(HOST)로 전송하는 제어 회로(123)를 포함할 수 있다.
이때, 제1 인터페이스는 호스트 인터페이스(121)고, 제2 인터페이스는 메모리 인터페이스(122)일 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템(100)의 메모리 컨트롤러(120)가 호스트(HOST)로 전송하는 응답 메시지(READ_CMD_RESPONSE)를 나타낸 도면이다.
도 5를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는, 리드 커맨드(READ_CMD)에 대응하는 응답 메시지(READ_CMD_RESPONSE)를 통해 방어코드 정보를 전송할 수 있다.
메모리 컨트롤러(120)는 리드 커맨드(READ_CMD)에 대응하여 응답 메시지(READ_CMD_RESPONSE)를 전송할 수 있다.
이하, 메모리 컨트롤러(120)가 호스트(HOST)로부터 리드 커맨드(READ_CMD)를 수신한 경우를 예를 들어 설명한다.
도 5의 메모리 컨트롤러(120)는 호스트(HOST)로부터 논리 블록 주소(LBA) 30에 대한 리드 커맨드(READ_CMD)를 수신할 수 있다(S510). 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 30에 해당하는 데이터가 저장된 메모리 장치(110)의 메모리 블록(BLK_3)에서 데이터를 리드할 수 있다(S520).
도 5에 도시된 바와 같이, 메모리 블록(BLK_3)으로부터 리드한 데이터에 대한 에러 정정 동작이 실패한 경우, 페일(READ_FAIL)이 발생할 수 있다(S530).
메모리 컨트롤러(120)는 페일(READ_FAIL)에 대응하여, 방어코드를 실행(DEF_CODE exe.)할 수 있다(S540). 메모리 컨트롤러(120)는 방어코드 실행을 통해 리커버리(recovery)에 성공한 데이터를 호스트(HOST)로 전송할 수 있다(S550).
메모리 컨트롤러(120)는 리드 커맨드(READ_CMD)에 대응하는 응답 메시지(READ_CMD_RESPONSE)를 호스트로 전송할 수 있다.
이때, 메모리 컨트롤러(120)는 방어코드 정보(DEF_CODE_INFO.)를 응답 메시지(READ_CMD_RESPONSE)에 포함하여 호스트(HOST)에 전송할 수 있다(S560).
이를 통해, 메모리 컨트롤러(120)는 호스트(HOST)에게 별도의 리포트 메시지를 사용하지 않고도 방어코드 발생여부를 전달할 수 있다.
호스트(HOST)는 메모리 컨트롤러(120)로부터 수신한 응답 메시지(READ_CMD_RESPONSE)를 통해 리드 커맨드(READ_CMD)에 대응하는 데이터를 리드하는 과정에서 페일(READ_FAIL)이 발생하였는지 여부 및 방어코드가 실행되었는지 여부(DEF_CODE exe.)를 확인할 수 있다.
도 6은 본 발명의 실시예들에 따른 방어코드 정보(DEF_CODE_INFO)의 일 예를 나타낸 도면이다.
도 6을 참조하면, 방어코드 정보(DEF_CODE_INFO)는 데이터에 대응하는 논리 블록 주소(LBA) 및 해당 데이터를 리드하는 동작 중에 발생한 비트 에러율에 대한 정보를 포함할 수 있다.
메모리 컨트롤러(120)는 메모리 장치(110)로부터 데이터를 리드하는 과정에서 데이터를 리드하는 동작 중에 발생한 비트 에러율을 파악할 수 있다. 예를 들어, A 비트의 데이터를 리드하는 동작 중에 B 비트에 에러가 발생한 경우 비트 에러율은 B/A 로 결정될 수 있다.
메모리 컨트롤러(120)는 데이터의 비트 에러율을 바탕으로, 데이터를 리드하는 동작 중에 발생한 에러가 정정 가능한지 여부를 판단할 수 있다. 일 예로, 메모리 컨트롤러(120)는, 기준값(reference value)보다 높은 비트 에러율이 발생한 데이터는 정정이 불가능하다고 판단할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)에 비트 에러율(BIT_ERROR_RATE)을 포함한 방어코드 정보(DEF_CODE_INFO)를 전송할 수 있다. 이를 통해, 호스트(HOST)는 비트 에러율(BIT_ERROR_RATE)을 기초로 데이터의 상태를 파악할 수 있다.
또한, 메모리 컨트롤러(120)는 방어코드 정보(DEF_CODE_INFO)에 방어코드가 실행된 데이터에 해당하는 논리 블록 주소(LBA)를 포함하여 전송할 수 있다.
도 6의 도시된 바에 따르면, 방어코드 정보(DEF_CODE_INFO)는 리드 커맨드(READ_CMD)에 해당하는 논리 블록 주소(LBA) 30 및 비트 에러율(BIT_ERROR_RATE) X%를 표시하고 있다.
전술한 바와 같이, 호스트(HOST)는 방어코드 정보(DEF_CODE_INFO)에 포함된 논리 블록 주소(LBA) 및 비트 에러율(BIT_ERROR_RATE)을 바탕으로, 데이터의 상태를 파악할 수 있다. 일 예로, 호스트(HOST)는 비트 에러율(BIT_ERROR_RATE)이 높을수록 해당 데이터에 대한 신뢰도를 보장하기 어렵다고 판단할 수 있다. 호스트(HOST)는 해당 데이터의 정보(e.g. 중요도, 접근 빈도) 또는 비트 에러율(BIT_ERROR_RATE)을 기초로 데이터의 신뢰도를 높이기 위한 동작을 메모리 시스템(100)에 요청할 수 있다.
도 7은 본 발명의 실시예들에 따른 방어코드 정보를 청크 단위로 분할하여 전송하는 일 예를 나타낸 도면이다.
도 7을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는데이터를 기 설정된 크기를 가지는 청크들(CHUNK)로 분할하고, 청크들(CHUNK) 중에서 방어코드가 실행된 청크에 대한 방어코드 정보(DEF_CODE_INFO)를 호스트(HOST)로 전송할 수 있다.
도 7에서, 데이터는 8개의 청크(CHUNK 1, CHUNK 2, CHUNK3, CHUNK 4, CHUNK 5, CHUNK 6, CHUNK 7, CHUNK 8)로 분할될 수 있다.
메모리 컨트롤러(120)는 청크(CHUNK) 단위로 방어코드를 실행할 수 있다. 청크(CHUNK)의 크기는 메모리 장치(110)의 구조에 따라 정해질 수 있다. 일 예로, 청크(CHUNK)의 크기는 2KB, 4KB 또는 8KB 등으로 설정될 수 있다.
도 7에 도시된 바에 따르면, 복수의 청크들(CHUNK) 중에서, 청크 (CHUNK 4)에서 페일(READ_FAIL)이 발생한 것을 확인할 수 있다.
메모리 컨트롤러(120)는 청크(CHUNK 4)에 대해 방어코드를 실행할 수 있다. 메모리 컨트롤러(120)는 방어동작이 발생한 청크(CHUNK 4)에 대한 방어코드 정보(DEF_CODE_INFO)를 호스트(HOST)로 전송할 수 있다.
이를 통해, 호스트(HOST)는 청크(CHUNK) 단위로 방어코드 실행여부를 파악할 수 있다.
도 8는 본 발명의 실시예들에 따른 방어동작에 대한 정보를 포함한 방어코드 정보(DEF_CODE_INFO)의 일 예를 나타낸 도면이다.
도 8를 참조하면, 방어코드 정보(DEF_CODE_INFO)는 하나 이상의 방어동작(DEF_OP. 1, DEF_OP. 2, DEF_OP. 3, ~, DEF_OP. K) 중에서 페일에 대한 처리가 성공할 때 사용된 방어동작에 관한 정보(DEF_OP_SUCCESS)를 포함 수 있다.
메모리 컨트롤러(120)가 데이터에 대하여 방어코드를 실행할 때, 이에 수반하는 하나 이상의 방어동작(DEF_OP. 1, DEF_OP. 2, DEF_OP. 3, ~, DEF_OP. K)이 수행될 수 있다.
도 8에서, 메모리 컨트롤러(120)는 페일에 대한 처리가 성공할 때 사용된 방어동작은 방어동작(DEF_OP. 2)임을 확인할 수 있다.
방어코드 정보(DEF_CODE_INFO)에 포함된 페일에 대한 처리가 성공할 때 사용된 방어동작에 관한 정보(DEF_OP_SUCCESS)는, 메모리 컨트롤러(120)가 리드 동작을 수행하는 과정에서 발생한 방어동작의 수준을 나타낼 수 있다.
호스트(HOST)는 메모리 컨트롤러(120)로부터 수신한 방어코드 정보(DEF_CODE_INFO) 중에서 페일에 대한 처리가 성공할 때 사용된 방어동작(DEF_OP. 2)에 관한 정보(DEF_OP_SUCCESS)를 바탕으로 데이터의 신뢰도를 파악할 수 있다.
호스트(HOST)는 데이터의 정보(e.g. 중요도, 접근 빈도) 또는 페일 처리에 성공한 방어동작에 관한 정보(DEF_OP_SUCCESS)를 바탕으로 데이터의 신뢰도를 높이기 위해 필요한 동작을 실행할 수 있다.
도 9은 본 발명의 실시예들에 따른 메모리 시스템(100)의 메모리 컨트롤러(120)가 순차적으로 방어동작을 수행하는 동작을 나타낸 도면이다.
도 9을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 방어코드를 실행할 때, 복수의 방어동작들(DEF_OP.)을 설정된 순서에 따라 순차적으로 수행할 수 있다.
개별적인 방어동작은 동작 알고리즘에 따라, 처리할 수 있는 페일의 수준 및 페일을 처리하는데 소요되는 시간 복잡도가 다를 수 있다.
일 예로, 도 9의 방어동작 DEF_OP. 1은 처리할 수 있는 페일의 수준은 낮지만, 시간 복잡도 또한 낮은 방어동작일 수 있다.
메모리 컨트롤러(120)는 방어동작 DEF_OP. 1를 통하여 페일을 처리하지 못한 경우, 순차적으로 방어동작 DEP_OP. 2를 수행할 수 있다.
방어동작 DEP_OP. 2는 방어동작 1에 비하여 처리할 수 있는 페일의 수준은 상대적으로 높지만, 방어동작 1에 비해서 상대적으로 시간 복잡도가 높은 동작일 수 있다.
메모리 컨트롤러(120)는 방어동작 DEF_OP. 2를 통하여 페일을 처리하지 못한 경우, 순차적으로 방어동작 DEP_OP. 3을 수행할 수 있다.
도 9에 도시된 바에 따르면, 메모리 컨트롤러(120)는 위와 같은 방식으로 기 설정된 순서에 따라 데이터 리드 중 발생한 페일을 처리하기 위해 방어동작 DEF_OP. K(K는 2 이상의 자연수)까지 수행할 수 있다.
만약, 방어동작 DEF_OP. K까지 수행하여도 페일을 처리하지 못한 경우, 메모리 컨트롤러(120)는 데이터 리드 중 발생한 페일을 처리하는 것이 불가능하다고 판단할 수 있다.
메모리 컨트롤러(120)는 복수의 방어동작들을 순차적으로 수행함으로써 방어코드를 효율적으로 운용할 수 있다. 즉, 메모리 컨트롤러(120)는 처리하기 용이한 페일에 대해서는 시간 복잡도가 낮은 방어동작을 사용함으로써 페일 처리에 소요되는 시간을 줄일 수 있고, 처리가 어려운 페일에 대해서는 페일 처리 수준이 높은 방어동작을 사용하여 페일 처리 가능성을 높일 수 있다.
한편, 복수의 방어동작들은 메모리 컨트롤러(120)의 방어코드 실행정책에 따라서 다양하게 설정될 수 있다.
도 9에 도시된 바에 따르면, 방어코드의 실행이 시작되었을 때(DEF_CODE START), 메모리 컨트롤러(120)는 가장 처음으로 방어동작(DEF_OP. 1)을 수행할 수 있다. 이때, 방어동작(DEF_OP. 1)은 페일의 처리에 실패하였다.
이에 따라, 메모리 컨트롤러(120)는 순차적으로 방어동작(DEF_OP. 2)을 수행할 수 있다. 이때, 방어동작(DEF_OP. 2)는 페일 처리에 성공하였다.
메모리 컨트롤러(120)는 방어동작(DEF_OP. 2)을 통해 페일의 처리에 성공하였을 때, 추가적으로 방어코드를 실행하는 것을 중단하고, 페일 처리에 성공한 방어동작(DEF_OP. 2)에 관한 정보를 방어코드 정보(DEF_CODE_INFO)에 포함하여 호스트(HOST)로 전송할 수 있다. 한편, 방어동작(DEF_OP. 2)에 의해 페일 처리가 성공하였으므로 나머지 방어동작(DEF_OP. 3, ~ DEF_OP. K)는 실행되지 않는다.
한편, 복수의 방어동작들은 리드 리트라이(READ_RETRY), 하드 디코딩(HARD_DECODING) 및 소프트 디코딩(SOFT_DECODING) 중 하나 이상을 포함할 수 있다.
리드 리트라이(READ_RETRY)는 메모리 컨트롤러(120)가 메모리 장치(110)로부터 데이터를 리드하는 중 발생한 페일을 처리하는데 사용되는 방어방법 중 하나로서, 페일이 발생한 때 리드 전압(Vread)을 변경하면서 리드에 성공하는 리드 전압을 찾는 방법이다.
메모리 컨트롤러(120)는 리드 리트라이(READ_RETRY)를 수행할 때, 리드 리트라이 테이블(Read Retry Table)을 참조할 수 있다.
리드 리트라이 테이블(Read Retry Table)은 복수의 리드 전압 레벨을 정의한 테이블이다. 메모리 컨트롤러(120)는 리드 리트라이(READ_RETRY)를 수행할 때, 리드 리트라이 테이블(Read Retry Table)에 정의된 전압 레벨을 순차적으로 적용할 수 있다.
하드 디코딩(HARD_DECODING)은 단일 세트의 기준 전압을 사용하여 리드한 하드 정보(0 또는 1)만을 사용하여 페일을 처리하는 디코딩 방법이다. 하드 디코딩(HARD_DECODING)은 후술할 소프트 디코딩에 비해 페일 처리 능력은 낮지만, 상대적으로 적은 시간 복잡도를 요구한다.
소프트 디코딩(SOFT_DECODING)은 복수의 기준 전압을 사용하여 리드한 소프트 정보(해당 셀이 0 또는 1을 보유할 확률)를 활용하여 페일을 처리하는 디코딩 방법이다. 소프트 디코딩(SOFT_DECODING)은 복수의 기준 전압을 사용하므로 추가적인 리드 동작을 요구할 수 있다. 소프트 디코딩(SOFT_DECODING)은 하드 디코딩(HARD_DECODING)에 비해 페일 처리 능력은 높지만, 상대적으로 높은 시간 복잡도를 요구한다.
도 9에서, 일 예로, 방어동작 DEF_OP. 1은 리드 리트라이(READ_RETRY), 방어동작 DEF_OP. 2는 하드 디코딩(HARD_DECODING) 및 방어동작 DEF_OP. 3은 소프트 디코딩(SOFT_DECODING)으로 설정될 수 있다.
방어동작의 순서를 페일의 처리에 소요되는 시간이 적은 순서대로 결정하면, 낮은 수준의 페일이 짧은 시간에 우선적으로 처리될 수 있게 되어, 효율적인 방어코드 실행이 가능하다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템(100)의 메모리 컨트롤러(120)가 수행하는 라이트 동작의 일 예를 나타낸 도면이다.
도 10을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 호스트(HOST)로부터 리드 커맨드를 통해 리드한 데이터(DATA)의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)를 수신할 수 있다.
호스트(HOST)가 메모리 컨트롤러(120)로부터 방어코드 정보(DEF_CODE_INFO)를 수신하면(①), 호스트(HOST)는 데이터의 정보(e.g. 중요도, 접근 빈도) 또는 방어코드 정보(DEF_CODE_INFO) 등을 기초로, 해당 데이터의 신뢰성을 확보하기 위한 동작이 필요하다고 판단할 수 있다. 이 경우, 호스트(HOST)는 메모리 컨트롤러(120)로 데이터(DATA)의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)를 전송할 수 있다(②).
데이터(DATA)의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)는 라이트 커맨드(WRITE COMMAND)의 형식으로 전달될 수 있지만, 이에 한정되는 것은 아니고, 다른 커맨드의 형식으로도 전달될 수 있다.
메모리 컨트롤러(120)는 데이터(DATA)의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)에 대응하여 메모리 장치(110)에 데이터(DATA)의 일부 또는 전부를 라이트할 수 있다.
이때, 메모리 장치(110)에서 데이터(DATA)의 일부 또는 전부가 다시 라이트되는 위치는, 데이터(DATA)가 이전에 저장된 위치와 다른 위치일 수 있다.
일 예로, 데이터(DATA)의 일부 또는 전부가 이전에 메모리 블록(BLK_3)에 저장되었을 때, 데이터(DATA)의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)에 의해 데이터(DATA)의 일부 또는 전부가 다시 라이트되는 위치는 메모리 블록(BLK_3)과 다른 메모리 블록일 수 있다.
도 10을 참조하면, 메모리 컨트롤러(120)는 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)를 수신하고, 데이터(DATA)의 일부 또는 전부가 메모리 블록(BLK_3) 대신에 메모리 블록(BLK_N-1)에 라이트되도록 메모리 장치(110)를 제어할 수 있다.
이때, 논리 블록 주소(LBA) 30은 메모리 블록(BLK_N-1)과 매핑될 수 있다.
방어코드가 실행된 데이터는 이후에 메모리 컨트롤러(120)가 해당 데이터에 접근할 때, 신뢰도를 보장하기 어렵다. 또한, 메모리 컨트롤러(120)가 해당 데이터에 대한 신뢰도를 보장하기 위한 리드 리클레임(Read Reclaim) 동작을 실행하지 못할 수도 있다.
호스트(HOST)는 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)를 통하여 데이터(DATA)의 일부 또는 전부를 메모리 장치(110)의 다른 위치에 새롭게 라이트함으로써, 데이터(DATA)의 신뢰도를 보장할 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템(100)의 메모리 컨트롤러(120)가 수행하는 라이트 동작의 다른 예를 나타낸 도면이다.
도 11을 참조하면, 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)는 데이터에 대응하는 논리 블록 주소(LBA) 30를 포함할 수 있다.
이때, 메모리 컨트롤러(120)는 메모리 장치(110) 상에서 논리 블록 주소(LBA) 30에 대응하는 위치에 저장된 데이터의 일부 또는 전부를, 메모리 장치(110)의 다른 위치로 이동시키도록 메모리 장치(110)를 제어할 수 있다. 일 예로, 논리 블록 주소(LBA) 30에 대응하는 위치가 메모리 블록(BLK_3)일 때, 메모리 컨트롤러(120)는 메모리 블록(BLK_3)에 저장된 데이터의 일부 또는 전부를 메모리 블록(BLK_N-1)로 이동할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)로부터 수신한 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)에 포함된 논리 블록 주소(LBA)를 참조할 수 있다. 메모리 장치(110)에서, 해당 논리 블록 주소(LBA) 에 대응하는 위치에는 호스트(HOST)가 요청한 데이터가 저장되어 있다.
메모리 컨트롤러(120)는 호스트로부터 수신한 커맨드(CMD)에 대응하여, 메모리 시스템(100)내부에서 논리 블록 주소에 대응하는 데이터의 일부 또는 전부를 다른 메모리 블록으로 이동(MOVE OP.)시킬 수 있다(③).
도 11에서, 메모리 컨트롤러(120)는 호스트(HOST)로부터 논리 블록 주소(LBA) 30을 지시하는 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)를 수신할 수 있다(②). 메모리 컨트롤러(120)는 논리 블록 주소(LBA) 30에 대응하는 위치(e.g. 메모리 블록(BLK_3)에 저장된 데이터의 일부 또는 전부를 다른 위치(메모리 블록(BLK_N-1))로 이동시킬 수 있다.
이를 통해, 메모리 컨트롤러(120)는 호스트(HOST)로부터 데이터를 따로 수신하지 않고도, 데이터에 대응하는 논리 블록 주소(LBA)만으로 메모리 장치(110)에 저장된 데이터의 신뢰성을 보장하는 동작을 수행할 때 필요한 오버헤드를 줄일 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법을 나타낸 도면이다.
도 12를 참조하면, 메모리 시스템(100)의 동작 방법은, 호스트(HOST)로부터, 메모리 장치(110)에 저장된 데이터를 리드할 것을 요청하는 리드 커맨드(READ_CMD)를 수신하는 단계(S1210)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은, 리드 커맨드(READ_CMD)에 대응하여 메모리 장치(110)로부터 데이터를 리드하는 동작 중 페일이 발생할 때, 데이터에 대하여 방어코드를 실행하는 단계(S1220)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은, 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보(DEF_CODE_INFO)를 호스트(HOST)로 전송하는 단계(S1230)를 포함할 수 있다.
한편, 방어코드 정보(DEF_CODE_INFO)를 호스트(HOST)로 전송하는 단계(S1230)는, 리드 커맨드(READ_CMD)에 대응하는 응답 메시지(READ_CMD_RESPONSE)를 통해 방어코드 정보를 전송할 수 있다.
한편, 방어코드 정보(DEF_CODE_INFO)는, 데이터에 대응하는 논리 블록 주소(LBA) 및 데이터를 리드하는 동작 중 발생한 비트 에러율(BIT_ERROR_RATE)에 대한 정보를 포함할 수 있다.
한편, 방어코드 정보(DEF_CODE_INFO)를 호스트(HOST)로 전송하는 단계(S1230)는, 데이터를 기 설정된 크기를 가지는 청크들(CHUNK)로 분할하고, 청크들(CHUNK) 중에서 방어코드가 실행된 청크에 대한 방어코드 정보를 호스트(HOST)로 전송할 수 있다.
한편, 방어코드를 실행하는 단계(S1220)는, 하나 이상의 방어동작을 수행할 수 있다.
이때, 방어코드 정보를 호스트(HOST)로 전송하는 단계(S1230)는, 방어동작 중에서 페일에 대한 처리가 성공할 때 사용된 방어동작에 관한 정보를 포함할 수 있다.
한편, 방어코드를 실행하는 단계(S1220)는, 복수의 방어동작들을 설정된 순서에 따라 순차적으로 수행할 수 있다.
이때, 복수의 방어동작들은, 리드 리트라이, 하드 디코딩 또는 소프트 디코딩 중 하나 이상을 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템(100)이 데이터를 다시 라이트하는 동작에 대한 동작 방법을 나타낸 도면이다.
도 13을 참조하면, 메모리 시스템(100)의 동작 방법은, 호스트(HOST)로부터 리드 커맨드(READ_CMD)를 통해 리드한 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)를 수신하는 단계(S1310)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은, 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드(CMD)에 대응하여 메모리 장치(110)에 데이터의 일부 또는 전부를 다시 라이트하는 단계(S1320)를 포함할 수 있다.
이때, 데이터의 일부 또는 전부를 다시 라이트하는 단계(S1320)는, 데이터의 일부 또는 전부를, 이전에 저장된 위치와 다른 위치로 이동시킬 수 있다.
한편, 이상에서 설명한 메모리 컨트롤러(120)의 동작은 전술한 바와 같이, 제어 회로(123)에 의해 제어될 수 있으며, 프로세서(124)가 메모리 컨트롤러(120)의 제반 동작이 프로그램된 펌웨어를 실행(구동)하는 방식으로 수행될 수 있다.
도 14는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1400)의 구성도이다.
도 14을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1400)은 시스템 버스(1460)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1400)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1410), 컴퓨팅 시스템(1400)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1420), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1430), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1440), 컴퓨팅 시스템(1400)이 사용하는 파워를 관리하는 파워 관리 모듈(1450) 등을 포함할 수 있다.
컴퓨팅 시스템(1400)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1400)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 리드 앤 라이트 회로
240: 제어 로직 250: 전압 생성 회로

Claims (20)

  1. 데이터를 저장하는 메모리 장치; 및
    메모리 시스템의 외부로부터, 상기 데이터를 리드할 것을 요청하는 리드 커맨드를 수신하고,
    상기 리드 커맨드에 대응하여 상기 메모리 장치로부터 상기 데이터를 리드하는 동작 중 페일이 발생할 때, 상기 데이터에 대하여 방어코드를 실행하고,
    상기 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보를 상기 메모리 시스템의 외부로 전송하는 메모리 컨트롤러;를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 리드 커맨드에 대응하는 응답 메시지를 통해 상기 방어코드 정보를 전송하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 방어코드 정보는,
    상기 데이터에 대응하는 논리 블록 주소 및 상기 데이터를 리드하는 동작 중 발생한 비트 에러율에 대한 정보를 포함하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 데이터를 기 설정된 크기를 가지는 청크들로 분할하고,
    상기 청크들 중에서 방어코드가 실행된 청크에 대한 방어코드 정보를, 상기 메모리 시스템의 외부로 전송하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 방어코드를 실행할 때, 하나 이상의 방어동작을 수행하고,
    상기 방어동작 중에서 상기 페일에 대한 처리가 성공할 때 사용된 방어동작에 관한 방어코드 정보를, 상기 메모리 시스템의 외부로 전송하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 메모리 컨트롤러는,
    상기 방어코드를 실행할 때, 상기 방어동작에 대하여 복수의 방어동작들을 설정된 순서에 따라 순차적으로 수행하고,
    상기 복수의 방어동작들은 리드 리트라이, 하드 디코딩 및 소프트 디코딩 중 하나 이상을 포함하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 시스템의 외부로부터, 상기 리드 커맨드를 통해 리드한 상기 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드를 수신하고,
    상기 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드에 대응하여 상기 메모리 장치에 상기 데이터의 일부 또는 전부를 다시 라이트하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 컨트롤러는,
    상기 데이터의 일부 또는 전부를, 이전에 저장된 위치와 다른 위치로 이동시키도록 상기 메모리 장치를 제어하는 메모리 시스템.
  9. 메모리 컨트롤러의 외부와의 통신을 위한 제1 인터페이스;
    메모리 장치와의 통신을 위한 제2 인터페이스; 및
    상기 제1 인터페이스를 통해 상기 메모리 컨트롤러의 외부로부터 상기 메모리 장치에 저장된 데이터를 리드할 것을 요청하는 리드 커맨드를 수신하고,
    상기 제2 인터페이스를 통해 상기 리드 커맨드에 대응하여 상기 메모리 장치로부터 상기 데이터를 리드하는 동작 중 페일이 발생할 때, 상기 데이터에 대하여 방어코드를 실행하고,
    상기 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보를 상기 제1 인터페이스를 통해 상기 메모리 컨트롤러의 외부로 전송하는 제어 회로;를 포함하는 메모리 컨트롤러.
  10. 제9항에 있어서,
    상기 제어 회로는,
    상기 리드 커맨드에 대응하는 응답 메시지를 통해 상기 방어코드 정보를 전송하는 메모리 컨트롤러
  11. 제9항에 있어서,
    상기 방어코드 정보는,
    상기 데이터에 대응하는 논리 블록 주소 및 상기 데이터를 리드하는 동작 중 발생한 비트 에러율에 대한 정보를 포함하는 메모리 컨트롤러.
  12. 제9항에 있어서,
    상기 제어 회로는,
    상기 데이터를 기 설정된 크기를 가지는 청크들로 분할하고,
    상기 청크들 중에서 방어코드가 실행된 청크에 대한 방어코드 정보를, 상기 제1 인터페이스를 통해 상기 메모리 컨트롤러의 외부로 전송하는 메모리 컨트롤러.
  13. 메모리 시스템의 외부로부터, 메모리 장치에 저장된 데이터를 리드할 것을 요청하는 리드 커맨드를 수신하는 단계;
    상기 리드 커맨드에 대응하여 상기 메모리 장치로부터 상기 데이터를 리드하는 동작 중 페일이 발생할 때, 상기 데이터에 대하여 방어코드를 실행하는 단계; 및
    상기 데이터에 대한 방어코드 실행과 관련된 정보인 방어코드 정보를 상기 메모리 시스템의 외부로 전송하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 방어코드 정보를 상기 메모리 시스템의 외부로 전송하는 단계는,
    상기 리드 커맨드에 대응하는 응답 메시지를 통해 방어코드 정보를 전송하는 메모리 시스템의 동작 방법.
  15. 제13항에 있어서,
    상기 방어코드 정보는,
    상기 데이터에 대응하는 논리 블록 주소 및 상기 데이터를 리드하는 동작 중 발생한 비트 에러율에 대한 정보를 포함하는 메모리 시스템의 동작 방법.
  16. 제13항에 있어서,
    상기 방어코드 정보를 상기 메모리 시스템의 외부로 전송하는 단계는,
    상기 데이터를 기 설정된 크기를 가지는 청크들로 분할하고, 상기 청크들 중에서 방어코드가 실행된 청크에 대한 방어코드 정보를, 상기 메모리 시스템의 외부로 전송하는 메모리 시스템의 동작 방법.
  17. 제13항에 있어서,
    상기 방어코드를 실행하는 단계는,
    하나 이상의 방어동작을 수행하고,
    상기 방어코드 정보를 상기 메모리 시스템의 외부로 전송하는 단계는,
    상기 방어동작 중에서 상기 페일에 대한 처리가 성공할 때 사용된 방어동작에 관한 방어코드 정보를, 상기 메모리 시스템의 외부로 전송하는 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 방어코드를 실행하는 단계는,
    상기 방어동작에 대하여 복수의 방어동작들을 설정된 순서에 따라 순차적으로 수행하고,
    상기 복수의 방어동작들은,
    리드 리트라이, 하드 디코딩 및 소프트 디코딩 중 하나 이상을 포함하는 메모리 시스템의 동작 방법.
  19. 제13항에 있어서,
    상기 메모리 시스템의 외부로부터, 상기 리드 커맨드를 통해 리드한 상기 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드를 수신하는 단계; 및
    상기 데이터의 일부 또는 전부를 다시 라이트할 것을 요청하는 커맨드에 대응하여 상기 메모리 장치에 상기 데이터의 일부 또는 전부를 다시 라이트하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  20. 제19항에 있어서,
    상기 메모리 장치에 상기 데이터의 일부 또는 전부를 다시 라이트하는 단계는,
    상기 데이터의 일부 또는 전부를, 이전에 저장된 위치와 다른 위치로 이동시키는 메모리 시스템의 동작 방법.

KR1020210158401A 2021-11-17 2021-11-17 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법 KR20230072062A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210158401A KR20230072062A (ko) 2021-11-17 2021-11-17 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
US17/726,256 US11960359B2 (en) 2021-11-17 2022-04-21 Memory system, memory controller and operating method of memory system
CN202210796503.9A CN116136806A (zh) 2021-11-17 2022-07-06 存储器系统、存储器控制器以及存储器系统的操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210158401A KR20230072062A (ko) 2021-11-17 2021-11-17 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법

Publications (1)

Publication Number Publication Date
KR20230072062A true KR20230072062A (ko) 2023-05-24

Family

ID=86323457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210158401A KR20230072062A (ko) 2021-11-17 2021-11-17 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법

Country Status (3)

Country Link
US (1) US11960359B2 (ko)
KR (1) KR20230072062A (ko)
CN (1) CN116136806A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180070974A (ko) * 2016-12-19 2018-06-27 삼성전자주식회사 비휘발성 메모리의 리드 동작 방법, 비휘발성 메모리를 포함하는 메모리 시스템 및 이의 동작 방법
KR20180076765A (ko) 2016-12-28 2018-07-06 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102211122B1 (ko) * 2018-12-20 2021-02-02 삼성전자주식회사 스토리지 장치 및 스토리지 시스템
KR20210003633A (ko) 2019-07-02 2021-01-12 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR20210018615A (ko) 2019-08-06 2021-02-18 삼성전자주식회사 스토리지 장치 및 이를 포함하는 스토리지 시스템

Also Published As

Publication number Publication date
CN116136806A (zh) 2023-05-19
US20230153200A1 (en) 2023-05-18
US11960359B2 (en) 2024-04-16

Similar Documents

Publication Publication Date Title
KR20220013661A (ko) 메모리 시스템, 메모리 장치 및 메모리 장치의 동작 방법
KR20210097353A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20210101785A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
US11561725B2 (en) System and operating method thereof
KR20210079549A (ko) 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
KR20220001137A (ko) 메모리 시스템, 메모리 장치 및 메모리 장치의 동작 방법
KR20220049109A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20210157544A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20210143387A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20210079552A (ko) 메모리 시스템 및 메모리 컨트롤러
KR20230049858A (ko) 메모리 컨트롤러 및 메모리 컨트롤러의 동작 방법
KR20220068535A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20210155055A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20220070989A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220118004A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20210152706A (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR20220025405A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20210071314A (ko) 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
US11960359B2 (en) Memory system, memory controller and operating method of memory system
KR20220118011A (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR20220163661A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220101264A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220025401A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20220029903A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20230072196A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법