KR102631407B1 - Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따르면, 인코딩된 데이터인 코드워드를 저장하는 반도체 메모리 장치; 상기 반도체 메모리 장치에 저장된 상기 코드워드를 서브행렬들로 구성된 패리티 검사 행렬을 통해 디코딩하여 복호화된 데이터를 생성하는 디코더; 및 상기 반도체 메모리 장치와 상기 디코더를 연결하며 상기 반도체 메모리 장치의 상기 코드워드를 상기 디코더로 제공하는 채널을 포함하되, 상기 디코더는 상기 패리티 검사 행렬의 동일 레이어를 공유하는 서브 행렬들을 순차 선택함으로써 상기 선택된 서브 행렬들을 구성하는 열들 각각에 대응하는 변수노드들을 순차적으로 선택하는 변수노드 선택 동작을 수행하는 변수노드 선택 장치; 상기 선택된 변수노드들로 제공된 채널 메시지 및 체크노드 메시지들에 기초하여 상기 선택된 변수노드들을 업데이트하는 변수노드 업데이트 동작을 수행하는 변수노드 업데이트 장치; 및 상기 선택된 변수노드들 각각과 연결된 체크노드들 각각으로 제공된 변수노드 메시지들에 기초하여 상기 체크노드들을 업데이트하는 체크노드 업데이트 동작을 수행하는 체크노드 업데이트 장치를 포함하는 반도체 메모리 시스템이 개시된다.

Description

LDPC 디코더, 반도체 메모리 시스템 및 그것의 동작 방법{LDPC DECODER, SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 LDPC 디코더, 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 그리고 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. MLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱전압 분포(threshold voltage distribution)를 형성한다. 각각의 문턱전압 분포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱전압 분포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 분포들 간의 거리는 줄어들게 되고, 인접한 문턱전압 분포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 분포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
MLC 비휘발성 메모리 장치, 예를 들어 MLC 플래시 메모리의 싱글 메모리 셀에 k개의 비트를 프로그램하면, 2k 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 3 비트 MLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)가 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 2에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)이 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터에 대한 최적의 리드 전압을 결정할 수 있는 기술이 요구된다.
본 발명의 일실시예는 메모리 셀에 저장된 데이터를 신속하고 정확하게 디코딩할 수 있는 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시 예에 따른 반도체 메모리 시스템은 인코딩된 데이터인 코드워드를 저장하는 반도체 메모리 장치; 상기 반도체 메모리 장치에 저장된 상기 코드워드를 서브행렬들로 구성된 패리티 검사 행렬을 통해 디코딩하여 복호화된 데이터를 생성하는 디코더; 및 상기 반도체 메모리 장치와 상기 디코더를 연결하며 상기 반도체 메모리 장치의 상기 코드워드를 상기 디코더로 제공하는 채널을 포함하되, 상기 디코더는 상기 패리티 검사 행렬의 동일 레이어를 공유하는 서브 행렬들을 순차 선택함으로써 상기 선택된 서브 행렬들을 구성하는 열들 각각에 대응하는 변수노드들을 순차적으로 선택하는 변수노드 선택 동작을 수행하는 변수노드 선택 장치; 상기 선택된 변수노드들로 제공된 채널 메시지 및 체크노드 메시지들에 기초하여 상기 선택된 변수노드들을 업데이트하는 변수노드 업데이트 동작을 수행하는 변수노드 업데이트 장치; 및 상기 선택된 변수노드들 각각과 연결된 체크노드들 각각으로 제공된 변수노드 메시지들에 기초하여 상기 체크노드들을 업데이트하는 체크노드 업데이트 동작을 수행하는 체크노드 업데이트 장치를 포함하는 반도체 메모리 시스템을 개시한다.
본 발명의 실시 예에 따른 반도체 메모리 시스템의 동작 방법은 패리티 검사 행렬의 동일 레이어를 공유하는 서브 행렬들을 순차 선택함으로써 상기 선택된 서브 행렬들을 구성하는 열들 각각에 대응하는 변수노드들을 순차적으로 선택하는 변수노드 선택 단계; 상기 선택된 변수노드들로 제공된 채널 메시지 및 체크노드 메시지들에 기초하여 상기 선택된 변수노드들을 업데이트하는 변수노드 업데이트 단계; 상기 선택된 변수노드들 각각과 연결된 체크노드들 각각으로 제공된 변수노드 메시지들에 기초하여 상기 체크노드들을 업데이트하는 체크노드 업데이트 단계를 포함하되 상기 변수노드 선택 단계, 상기 변수노드 업데이트 단계 및 상기 체크노드 업데이트 단계를 1 반복으로 하여 코드워드를 성공적으로 디코딩할 때까지 상기 1 반복을 소정 회수 반복하는 반도체 메모리 시스템의 동작방법을 개시한다.
본 발명의 일실시예에 따르면, 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 신속하고 정확하게 디코딩할 수 있다.
도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4b는 도 4a에 도시된 메모리 블록을 나타내는 블록도이다.
도 5는 도 4a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 6a은 테너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 6b는 LDPC 코드 구조를 나타내는 개념도이다.
도 6c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도 7a는 하드 리드와 소프트 리드를 나타내는 개념도이다.
도 7b는 시간 변화에 따른 메모리 셀의 문턱 전압 분포의 변화 및 소프트 리드 전압간 간격의 변화를 나타내는 개념도이다.
도 8은 본 발명의 일실시예에 따른 패리티 검사행렬(800)을 나타내는 도면이다.
도 9는 도 3 및 4a에 도시된 LDPC 디코더(133)를 나타내는 상세 블록도이다.
도 10은 변수노드 메시지 생성 장치(904)의 구성을 구체적으로 도시한 도면이다.
도 11은 체크노드 업데이트 장치(908)의 구성을 구체적으로 도시한 도면이다.
도 12a 및 12b는 본 발명의 일실시예에 따른 반도체 시스템(10)에서 수행되는 비이진 LDPC 디코딩의 흐름도이다.
도 13은 변수노드들의 심볼을 업데이트하는 동작을 나타내는 도면이다.
도 14는 변수노드 심볼 및 변수노드 LLR을 생성하는 동작을 나타내는 도면이다.
도 15는 변수노드 메시지를 생성하는 동작을 나타내는 도면이다.
도 16은 본 발명의 일실시예에 따른 비이진 LDPC 디코더(133)의 동작 시뮬레이션의 결과를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4b는 도 4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 5는 상기 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도 3 내지 도 5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할수 있다. 메모리 컨트롤러(200)는 에러 비트를 정정하는 LDPC 부(130)를 포함할 수있다. LDPC 부(130)는 LDPC 인코더(131) 및 LDPC 디코더(133)를 포함할 수 있다.
LDPC 인코더(131)는 반도체 메모리 장치(1200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
LDPC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여에러 정정 디코딩을 수행할 수 있다. LDPC 디코더(133)는 에러 정정 디코딩의 성공여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. LDPC 디코더(133)는 LDPC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, LDPC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
LDPC 부(130)는 LDPC(low density parity check) 코드를 사용하여 에러 정정을 할 수 있다. LDPC 부(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다. 여기에서 LDPC 코드는 이진 LDPC 코드 및 비이진 LDPC 코드를 포함한다.
본 발명의 일실시예에 따르면, LDPC 부(130)는 하드 디시전 데이터 및 소프트 디시전 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA,personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RSMMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(ebook), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation)장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), LDPC부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
LDPC 부(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는반도체 메모리 장치(200)와 인터페이싱 할 수 있다. 도 4a는 상기 LDPC 부(130)가상기 LDPC 인코더(131)와 LDPC 디코더(133)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 상기 LDPC 인코더(131)와 LDPC 디코더(133)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 LDPC 부(130)가 오리지널 데이터(original data)에 대하여 LDPC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 상기 LDPC 부(130)가 LDPC 디코딩을 수행하게 된다.
상기 LDPC 부(130)는 상기 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 디코딩함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도 5를 참조하여 후술되는 바와 같이, 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 하드 디시전 리드 동작과 단계S531의 소프트 디시전 리드 동작을 포함할 수 있다. 상기 하드 디시전 리드 동작은 하드 디시전 리드 전압(VHD)으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 상기 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)과 다른 레벨을 가지는 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적으로 상기 소프트 디시전 리드 동작이 수행될 수 있다.
상기 하드 디시전 리드 동작에 의해 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드는 상기 LDPC 부(130)에 의해 오리지널 데이터로 디코딩될 수 있다.
상기 소프트 디시전 리드 동작은 상기 반도체 메모리 장치(200)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 상기 하드 디시전 리드 동작에 의하여리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 상기 소프트 디시전 리드 전압들(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 상기 LDPC 부(130)에 의해 LDPC 디코딩될 수 있다. 상기 LDPC부(130)는 상기 LLR을 이용하여 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 4a 및 도 5를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 하드 디시전 디코딩 단계(S510)로 구성되며, 소프트 디시전 디코딩 단계(S530)가 추가적으로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 소프트 디시전 디코딩 단계(S530)는 리드 횟수 및 소프트 리드 데이터의 프리시전 정보에 따라 반복적으로 수행될 수 있다. 상기 하드 및 소프트 디시전 디코딩 단계(S510 및 S530)의 대상 데이터, 즉 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터는 상기 LDPC부(130)에 의해 LDPC 인코딩된 인코디드 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 상기 하드 디시전 디코딩 단계(S510)는 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 하드 디시전 LDPC 디코딩 단계일 수 있다. 상기 하드 디시전 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 소프트 디시전 디코딩 단계(S530)는, 상기 하드 디시전 디코딩 단계(S510)에서 상기 하드 디시전 LDPC 디코딩이 최종적으로 실패한 경우에, 특정 하드 디시전 리드 전압(VHD)에 대하여 소프트 디시전 리드 데이터를 형성하여LDPC 디코딩을 수행하는 소프트 디시전 LDPC 디코딩 단계일 수 있다. 상기 소프트디시전 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 하드 디시전 리드 단계인 상기 단계 S511에서, 하드디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드데이터가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 반도체 메모리 장치(200)로 전송할 수 있다. 상기 반도체 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 하드 디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터를 리드할 수 있다. 상기 리드된 하드 디시전 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 LDPC 디코딩으로서 상기 하드 디시전 LDPC 디코딩이 수행될 수 있다. 상기 LDPC 부(130)는 상기 반도체 메모리 장치(200)로부터 상기 하드 디시전 리드 전압들(VHD)을 이용하여 리드된 하드 디시전 리드 데이터를 에러 정정 코드를 이용하여 하드 디시전 LDPC 디코딩을 수행할 수 있다.
단계 S515에서, 상기 하드 디시전 LDPC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 하드 디시전 LDPC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 곱셈 결과가 영벡터('0')일 때, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 상기 패리티 체크 행렬의 곱셈 결과가 영벡터('0')가 아닐 때, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 LDPC 디코딩이성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 하드 디시전 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S513의 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 LDPC 디코딩이실패인 것으로 판별된 경우, 상기 소프트 디시전 디코딩 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 상기 소프트 디시전 리드 단계인 상기 단계 S531에서, 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 소프트디시전 리드 데이터가 리드될 수 있다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 소프트 디시전 리드 전압들(VSD)은 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2 LDPC 디코딩으로서 상기 소프트 디시전 LDPC 디코딩이 수행될 수 있다. 상기 소프트 디시전 LDPC 디코딩은 상기 하드 디시전 리드 데이터와 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 리드된 데이터를 포함하는 소프트 디시전 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 디시전 리드 전압들(VHD)과 소프트 디시전 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 반도체 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도 2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다. 상기 하드 디시전 리드 전압들(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 소프트 디시전 리드 전압들(VSD) 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 하드 디시전 리드 전압(VHD)으로 리드된 하드 디시전 리드 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 디시전 리드 전압(VHD)으로 리드된 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 하드 디시전 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 디시전 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, LDPC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 디시전 리드 전압(VHD) 및 상기 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터를 이용하여 상기 소프트 디시전 LDPC 디코딩을 수행할 수 있다. 상기 하드 디시전 리드 전압(VHD)과 소프트 디시전 리드 전압(VSD)간 관계는 도7a 및 도7b를 참조하여 후술된다.
단계 S535에서, 상기 소프트 디시전 LDPC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 곱셈 결과가 영벡터('0')일 때, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 상기 패리티 체크 행렬의 곱셈 결과가 영벡터('0')가 아닐 때, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 곱셈, 그리고 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 패리티체크 행렬의 곱셈은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 LDPC 디코딩이 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 소프트디시전 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
상기 단계 S533의 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 LDPC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 소프트 디시전리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도6a은 태너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도6b는 LDPC 코드 구조를 나타내는 개념도이다.
도6c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
ECC는 저장 시스템에서 통상적으로 사용될 수 있다. 저장 디바이스에서 발생하는 다양한 물리적 현상은 저장되는 정보를 손상시키는 잡음 효과를 야기한다. 에러 보정 코딩 스킴은 저장된 정보를 최종적인 에러로부터 보호하기 위해 사용될 수 있다. 이것은 메모리 디바이스 내의 저장 이전에 정보를 인코딩함으로써 수행될 수 있다. 인코딩 프로세스는 정보에 리던던시를 추가함으로써 그 정보 비트 시퀀스를 코드워드로 변환한다. 이러한 리던던시는 디코딩 프로세스를 통해 어떻게든 손상된 코드워드로부터 정보를 복구하기 위해 사용될 수 있다. 반복 코딩 스킴에서, 코드는 몇 가지 단순한 구성 코드의 연속으로 구성되고, 그 단순 코드의 구성 디코더 사이에서 정보를 교환함으로써 반복 디코딩 알고리즘을 사용하여 디코딩될 수 있다. 통상적으로, 이러한 코드는 구성 코드 간의 상호연결을 나타내는 태너 그래프(Tanner graph) 또는 이분 그래프(bipartite graph)를 사용하여 정의될 수 있다. 이러한 경우에, 디코딩은 그래프 에지를 통해 패싱하는 반복적인 메시지로 보여질 수 있다.
대중적인 종류의 반복적 코드는 저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드이다. LDPC 코드는 저밀도의(sparse) 패리티 체크 행렬(H)에 의해 형성되는 선형 이진 블록 코드이다.
도 6a를 참조하면, 상기 LDPC 코드는 코드를 정의하는 패리티 검사행렬(Parity check matrix)의 각 행과 열에 '0'이 아닌 비이진 원소의 개수가 매우 적은 부호로서, 체크 노드(check node)들(610)과 변수 노드(variable node)들(620)과, 상기 체크노드들(610)과 변수노드들(620)을 연결하는 에지(Edge)들(615)로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다. 상기 체크 노드(610)로부터 체크노드 프로세싱 후에 변수노드(620)로 전달되는 값은 체크 노드 메시지(615A)이고, 상기 변수 노드(620)에서 변수노드 프로세싱 후 상기 체크 노드(610)로 전달되는 값은 변수 노드 메시지(615B)이다.
상기 LDPC 코드의 디코딩은 일반적으로 sum-product 알고리즘에 의한 반복 디코딩(iterative decoding)이다. 상기 sum-product 알고리즘을 단순화한 Min-sum알고리즘과 같은 준최적 방법의 message-passing 알고리즘을 이용한 디코딩도 가능하다.
예를 들어, 도 6b를 참조하면, LDPC 코드의 태너 그래프는 정해진 LDPC 코드의 패리티 검사식을 나타내는 5개의 체크 노드(610)와, 각 심볼을 나타내는 10개의변수 노드(620) 및 이들의 연관성을 나타내는 에지들(615)들로 이루어진다. 상기 에지들(615)은 각 체크 노드(610)에서 상기 체크 노드(610)가 나타내는 패리티 검사식에 포함되는 코드 심볼에 해당하는 변수 노드(620)에 연결 될 수 있다. 도 6b는, 모든 체크 노드(610) 각각에 연결된 변수 노드의 수가 4개로 일정하고, 모든 변수 노드(620) 각각에 연결된 검사노드의 수가 2개로 일정한, 정규 LDPC코드를 도시하고 있다. 상기 변수 노드(620)의 최초 값은 하드 디시전 데이터 또는 소프트 디시전 데이터일 수 있다.
도 6c를 참조하면, 상기 태너 그래프에 대응되는 패리티 체크 행렬(H)이 도시된다. 이것은 패리티 검사식들의 그래픽 표현과 유사하여, 상기 패리티 검사행렬(H)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 검사행렬(H)의 각 열은 각 변수 노드들(620)에 더한 상기 체크 노드들(610)의 연결을 나타내는 2개의 1을 가지며, 각 행은 상기 각 체크 노드들(610)에 대한 상기 변수 노드들(620)의 연결을 나타내는 4개의 1을 갖는다.
상기 LCPC 디코딩에서, 태너 그래프 상의 변수 노드(620)와 체크 노드(610)들이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환하는 과정을 반복한다. 이때, 각 노드는 sum-product 알고리듬 혹은 그와 유사한 준 최적의 방법을 이용하여 메시지를 업데이트할 수 있다.
제1 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 LDPC 디코딩은, 변수 노드(620)의 초기 업데이트 이후, 체크 노드 업데이트와, 변수 노드 업데이트와, 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 1 반복 후에, 상기 신드롬 체크의 결과가 소정 조건을 만족하면 상기 LDPC 디코딩을 종료하고, 상기 신드롬 체크의 결과가 소정 조건을 만족하지 못하면, 체크 노드 업데이트와, 변수 노드 업데이트와, 신드롬 체크로 구성되는 1 반복을 추가로 수행한다. 상기 복수 회의 1 반복은 최대 반복 회수로 제한되며, 상기 최대 반복 회수에 도달할 때까지 상기 소정 조건을 만족하지 못하면, 상기 코드워드에 대한 LDPC 디코딩, 즉 LDPC 디코딩은 실패한 것으로 평가될 수 있다.
도6c를 참조하면, 상기 신드롬 체크는 상기 변수 노드 업데이트의 결과로 획득되는 벡터(v)와 상기 패리티 검사행렬(H)의 곱(product; Hvt) 연산 결과가 상기 소정 조건을 만족하는지 여부를 확인하는 과정이며, 상기 곱(product) 연산 결과로서 영 벡터(0)가 획득되면 상기 소정 조건을 만족하게 된다.
도6c는 상기 신드롬 체크 과정을 나타내고 있다. 도6c는 예시적으로 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01000"을 도시하고 있으며, 따라서 도 6c가 나타내는 신드롬 체크는 상기 소정 조건을 만족하지 못한 것이어서 상기 1 반복을 다시 수행해야 한다는 것을 보여주고 있다.
여기서, 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01000"를 살펴보면, 영이 아닌 벡터 요소의 개수, 즉 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소의 개수는 1개이다. 본 명세서에서는, 상기 1 반복의 곱(product) 연산 결과에 대한 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소를 USC(Unsatisfied Syndrome Check)로 정의한다. 도6c는 USC의 개수가 1인 신드롬 체크의 결과를 보여준다.
도7a는 도5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전리드 동작을 나타내는 개념도이고, 도7b는 도5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도7a를 참조하면, 도5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(2-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1, VSD2)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도7a에 도시된 바와 같이, 2-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1, VSD2) 중 제1 소프트 디시전 리드 전압(VSD1)이메모리 셀에 인가되면, 상기 메모리 셀의 온 또는 오프에 따라 제1 소프트 디시전 리드 데이터 값 (2-2)은 1 및 0 중 어느 하나의 값을 가질 수 있다. 유사하게, 상기 복수의 소프트 디시전 리드 전압들(VSD1, VSD2) 중 제2 소프트 디시전 리드 전압(VSD2)에 따라 제2 소프트 디시전 리드 데이터 값(2-3)은 1 및 0 중 어느 하나의 값을 가질 수 있다.
예를 들어, 상기 LDPC 부(130)는 상기 제1, 2 소프트 디시전 리드 데이터 값(2-2, 2-3)에 대하여 XNOR(exclusive NOR) 연산을 수행하여, 소프트 디시전 데이터(2-4), 즉 LLR을 생성할 수 있다. 상기 LLR(2-4)은 상기 하드 디시전 데이터(2-1)에 신뢰도를 부가할 수 있다.
예를 들어, 소프트 디시전 데이터(2-4) "1"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 강하다(strong)는 것을 나타내며, "0"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다.
도7b를 참조하면, 도5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(3-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도7b에 도시된 바와 같이, 3-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6) 중 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)이 메모리 셀에 인가되면, 상기 도7a를 참조하여 설명된 바와 같이 제1, 2 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제1, 2 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제1 소프트 디시전 데이터(3-2)가 생성될 수 있다.
또한, 상기 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)를 중심으로 일정한 전압 차를 가지는 제3 내지 6 소프트 디시전 리드 전압(VSD3 to VSD6)이 메모리 셀에 인가되면, 상기 도7a를 참조하여 설명된 바와 유사하게 제3 내지 6 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제3 내지 6 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제2 소프트 디시전 데이터(3-3), 즉 LLR을 생성하기 위해 사용되는 데이터인 "10101"이 생성될 수 있다. 상기 LLR(3-3)은 상기 제1 소프트 디시전 데이터(3-2)에 가중치를 부여할 수 있다.
예를 들어, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 매우 강하다(very strong)는 것을 나타내며, "0"은 상기 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 강하다(strong)는 것을 나타낼 수 있다.
유사하게, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 매우 약하다(very weak)는 것을 나타내며, "0"은 상기 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어,'0')일 확률이 약하다(weak)는 것을 나타낼 수 있다. 즉, 상기 도7a에서 설명된 바와 유사하게, 상기 LLR(3-3)은 상기 하드 디시전 데이터(3-1)에 보다 많은 신뢰도를 부가할 수 있다.
도 8은 본 발명의 일실시예에 따른 패리티 검사행렬(800)을 나타내는 도면이다.
상기 패리티 검사행렬(800)은 M * N개의 서브 행렬들(802)을 포함하며, 상기 서브 행렬(802)은 영행렬 또는 Z*Z차원의 순환 자리 이동 항등 행렬(cyclically shifted identity matrix)일 수 있다.
비이진 LDPC 코드를 정의하는 상기 패리티 체크 행렬(800)의 각 성분은 비이진 유한체(GF(q)) 상의 비이진 원소들 중 하나로 결정된다. 상기 비이진 LDPC 코드는 상기 비이진 유한체(GF(q))의 q가 2보다 큰 값을 갖는 경우로 정의될 수 있으며, 상기 q는 상기 비이진 유한체(GF(q))를 구성하는 비이진 원소들의 개수이다.
앞서 도 6a를 참조하여 앞서 설명된 바와 같이 상기 비이진 LDPC 코드는 체크 노드들(610), 변수 노드들(620) 및 상기 체크 노드들(610)과 변수 노드들(620)을 연결하는 에지들(615)로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다.
상기 태너 그래프를 구성하는 체크 노드(610)와 변수노드(620)는 상기 패리티 체크 행렬(800)의 행과 열에 각각 대응될 수 있다. 따라서, 상기 패리티 체크 행렬(800)의 행 및 열의 개수는 상기 태너 그래프를 구성하는 체크 노드(610) 및 변수 노드(620)의 개수와 각각 일치한다. 상기 패리티 체크 행렬(800)의 성분이 0이 아닌 값을 갖는 경우, 상기 성분이 위치한 행과 열에 각각 대응하는 체크 노드(610)와 변수 노드(620)가 에지(615)로 연결된다.
또한 앞서 설명된 바와 같이 상기 비이진 LDPC 코드의 디코딩은 일반적으로 q-ary 합곱 알고리즘(q-ary Sum-Product Algorithm, QSPA)이나 상기 q-ary 합곱 알고리즘을 단순화한 최소합 알고리즘(Extended min-sum Algorithm, EMSA)을 이용할 수 있다.
앞서 도 6a를 참조하여 설명한 바와 같이 상기 비이진 LDPC 디코딩은, 변수 노드(620)의 초기 업데이트 이후, 체크 노드 업데이트와, 변수 노드 업데이트와, 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 1 반복이 이루어지는 동안, 상기 태너 그래프 상의 변수 노드들(620)과 체크 노드들(610)이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환할 수 있다.
종래의 비이진 LDPC 디코딩 알고리즘은 상기 1 반복을 복수 회 수행할 때마다 상기 패리티 체크 행렬(800)의 각 행에 대응하는 체크노드(610)를 순차적으로 선택하면서 상기 체크 노드 업데이트, 변수 노드 업데이트 및 신드롬 체크를 수행했다.
종래 기술에 따르면 상기 1 반복이 수행되는 동안, 상기 선택된 체크노드(610)는 상기 선택된 체크노드(610)와 연결된 모든 변수노드들(620)로 체크 노드 메세지들(615A)을 동시 제공하고, 상기 체크노드 메세지들(615A)을 제공받은 변수노드들(620)은 상기 선택된 체크노드(610)로 변수 노드 메시지들(615B)을 동시에 제공한다.
상기 선택된 체크노드(610)는 상기 선택된 체크노드(610)로 동시 제공된 복수의 변수 노드 메시지들(615B)에 포함된 LLR들을 정렬함으로써 상기 LLR들 중 최소값을 제1 최소 LLR(min1)로 검출하고, 상기 제1 최소 LLR(min1)을 제외한 나머지 LLR들 중 최소 값을 최소 LLR(min2)로 검출한다. 상기 선택된 체크노드(610)는 상기 검출된 제1 최소 LLR(min1) 및 제2 최소 LLR(min2)을 사용하여 체크 노드 메세지들(615A)을 생성한다. 따라서 종래 기술에 따르면, 상기 선택된 체크노드(610)는 상기 체크 노드 메세지들(615A)을 생성하기 위해서 상기 선택된 체크노드(610)로 동시 제공되는 변수 노드 메세지들(615B)에 포함된 LLR들을 정렬하기 위한 소터(sorter)가 필요하다.
플래시 메모리에서 사용되는 비이진 LDPC 코드의 경우 패리티(parity)의 양이 적은 하이-레이트 코드(High rate code)로 설계되므로 상기 패리티 체크 행렬(800)은 행의 개수(M*Z)보다 열의 개수(N*Z)가 많은 차원을 갖는다. 따라서, 체크노드들(610) 각각에 연결된 변수 노드들(620)의 개수가 많으며, 상기 비이진 LDPC 디코딩 알고리즘에서 상기 1 반복이 수행되는 동안 상기 선택된 체크노드(610)로 동시 제공되는 변수 노드 메시지들(615B)의 개수도 많다. 상기 선택된 체크노드(610)로 동시 제공되는 변수 노드 메시지들(615B)의 개수가 많으면, 상기 소터(sorter)는 상기 1 반복을 수행하는 동안 더 많은 LLR들을 정렬해야 하기 때문에 상기 소터(sorter)의 복잡도가 증가하고, 디코딩 수렴 속도가 감소하는 문제가 발생한다.
본 발명의 일실시예에 따른 비이진 LDPC 디코딩 알고리즘은 상기 1 반복을 복수 회 수행할 때마다 상기 패리티 체크 행렬(800)의 각 열에 대응하는 변수노드들(620)을 선택하여 상기 선택된 변수노드들(620)과 연결된 모든 체크노드들(610)로 동시에 변수 노드 메세지들(615B)을 제공할 수 있다. 본 발명의 일 실시예에 따르면, 상기 1 반복을 수행하는 동안 상기 선택된 변수노드들(620)과 연결된 모든 체크노드들(610) 각각은 상기 체크노드들 각각과 연결된 모든 변수노드들(620) 중 상기 선택된 변수노드(620)로부터 제공된 LLR만으로 상기 제1 최소 LLR(min1) 및 제2 최소 LLR(min2)을 검출하여 체크노드 메시지들(615B)을 생성하므로 복잡도가 큰 소터가 필요하지 아니하며, 디코딩 수렴 속도가 증가할 수 있다.
도 9는 도 3 및 4a에 도시된 LDPC 디코더(133)를 나타내는 상세 블록도이다.
앞서 도 3을 참조하여 설명된 바와 같이, 상기 LDPC 인코더(131)는 상기 반도체 메모리 장치(200)에 프로그램될 데이터를 오류정정 인코딩하여, 코드워드를 형성할 수 있다. 상기 코드워드는 상기 반도체 메모리 장치(200)에 저장될 수 있으며, 상기 LDPC 디코더(133)는 상기 반도체 메모리 장치(200)로부터 리드한 상기 코드워드에 대하여 에러 정정 디코딩을 수행할 수 있다. 상기 반도체 메모리 장치(200)와 상기 LDPC 디코더(133)는 채널을 통해 연결될 수 있으며, 상기 채널은 상기 반도체 메모리 장치(200)의 상기 코드워드를 상기 LDPC 디코더(133)로 제공할 수 있다.
상기 LDPC 디코더(133)는 채널메시지 생성 장치(900), 변수노드 선택 장치(902), 변수노드 메시지 생성 장치(904), 체크노드 업데이트 장치(908), 변수노드 업데이트 장치(910) 및 신드롬 체크 장치(912)를 포함할 수 있다.
채널메시지 생성 장치(900)는 상기 반도체 메모리 장치(200)로부터 제공된 상기 코드워드로부터 채널 메시지(MessageCH)를 생성할 수 있다. 상기 채널 메시지(MessageCH)는 채널 심볼(SymbolCH) 및 채널 LLR 벡터(LLRCH)를 포함할 수 있다. 상기 채널 메시지(MessageCH)는 q*1 차원의 벡터로 나타낼 수 있으며, 상기 채널 메시지(MessageCH)의 제1 행에 위치한 성분은 상기 채널 심볼(SymbolCH)이고, 제2 내지 q행에 위치한 성분은 상기 채널 LLR 벡터(LLRCH)일 수 있다.
상기 채널메시지 생성 장치(900)는 앞서 도 5에서 설명된 하드 디시전 리드 동작에 의하여 리드된 코드워드로부터 상기 패리티 체크 행렬(800)의 각 열에 대응하는 변수노드들(620)의 심볼 후보군 중 가장 신뢰도 높은 심볼을 상기 채널 심볼(SymbolCH)로서 검출할 수 있다.
상기 채널메시지 생성 장치(900)는 상기 검출된 채널 심볼(SymbolCH)의 LLR이 '0'의 값을 갖도록 상기 채널 메시지(MessageCH)에 포함된 모든 성분들을 정규화할 수 있다. 상기 채널메세지 생성 장치(900)는 상기 비이진 LDPC 유한체(GF(q)) 상의 비이진 원소들 중 상기 검출된 채널 심볼(SymbolCH)을 제외한 나머지 q-1개의 비이진 원소들의 LLR들을 상기 채널 LLR 벡터(LLRCH)로서 생성할 수 있다. 상기 채널 메시지 생성 장치(900)는 상기 생성된 채널 메시지(MessageCH)를 변수노드 메시지 생성 장치(904) 및 변수노드 업데이트 장치(910)로 제공할 수 있다.
앞서 도 5에서 설명된 바와 같이 상기 소프트 디시전 리드 동작은 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 상기 LLR을 생성하는 동작을 의미한다. 다만 상기 채널메시지 생성 장치(900)는 상기 하드 디시전 리드 동작에 의하여 리드된 코드워드만으로 상기 채널 LLR 벡터(LLRCH)를 생성할 수 있다. 따라서 본 발명의 일실시예에 따른 비이진 LDPC 디코딩 알고리즘은 앞서 도 5에서 설명된 상기 하드 디시전 LDPC 디코딩(단계 S513) 및 상기 소프트 디시전 LDPC 디코딩(단계 S530) 모두에 적용될 수 있다.
변수노드 선택 장치(902)는 상기 1 반복을 수행할 때마다 상기 패리티 검사 행렬(800)의 각 열에 대응하는 변수노드들(620)을 선택하여 변수노드 선택정보(Selectinfo)를 생성할 수 있다. 앞서 도 8에서 설명된 바와 같이, 상기 패리티 검사 행렬(800)은 상기 M * N개의 서브 행렬들(802)을 포함할 수 있으며 상기 변수노드 선택 장치(902)는 상기 1 반복을 수행할 때마다 상기 패리티 검사 행렬(800)의 N개의 레이어(layer)들(804)로부터 하나의 레이어(804)를 선택할 수 있다. 본 발명의 다른 일 실시예에 따르면, 상기 변수노드 선택 장치(902)는 상기 패리티 검사 행렬(800)을 구성하는 복수의 레이어들(804)의 각각을 구성하는 행들에 포함된 '0'이 아닌 성분의 개수가 1개 이하인 경우, 상기 복수의 레이어들(804)을 동시에 선택할 수도 있다.
상기 변수노드 선택 장치(902)는 상기 패리티 체크 행렬(800)의 레이어(804)를 선택함으로써 상기 선택된 레이어(804)에 포함된 M개의 서브 행렬들(802)을 선택할 수 있다. 앞서 도 8에서 설명된 바와 같이, 상기 서브 행렬(802)은 영행렬 또는 Z*Z차원의 순환 자리 이동 항등 행렬일 수 있다. 따라서 상기 선택된 M개의 서브 행렬들(802)은 (M*Z)*(Z) 차원의 행렬을 구성하고, 상기 변수노드 선택 장치(902)는 상기 패리티 체크 행렬(800)의 레이어(804)를 선택함으로써 Z개의 변수노드들(620)을 선택할 수 있다.
상기 Z*Z차원의 순환 자리 이동 항등 행렬(802)의 각 행을 공유하는 Z개의 성분들은 상기 Z개의 성분들 중 하나의 성분만이 0이 아닌 값을 가진다. 따라서 상기 패리티 체크 행렬(800)로부터 선택된 M개의 서브 행렬들 각각에서 동일한 행을 공유하는 Z개의 성분들 중 0이 아닌 값을 갖는 성분의 개수는 2개 이상 존재할 수 없다. 앞서 도 8에서 설명된 바와 같이, 상기 패리티 체크 행렬(800)의 성분이 0이 아닌 값을 갖는 경우, 상기 성분이 위치한 행과 열에 각각 대응하는 체크 노드(610)와 변수 노드(620)가 에지(615)로 연결된다. 따라서 상기 선택된 Z개의 변수노드들 중 동일한 체크노드(610)에 연결된 상기 변수노드는 2개 이상 존재할 수 없다.
다만 상기 패리티 체크 행렬(800)로부터 선택된 M개의 서브 행렬들(802)에서 동일한 열을 공유하는 M*Z개의 성분들 중 0이 아닌 값을 갖는 성분은 2개 이상 존재할 수 있다. 따라서 상기 선택된 Z개의 변수노드들 각각은 2개 이상의 체크노드들(610)에 연결될 수 있다. 즉, 상기 선택된 Z개의 변수노드들(620)은 각각 복수 개의 체크노드들(610)에 연결될 수 있지만 상기 선택된 Z개의 변수노드들(620)이 동일한 체크노드(610)에 연결될 수는 없다. 상기 선택된 변수노드들(620)로부터 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610)로 변수 노드 메시지들(615B)을 제공할 때 상기 체크노드들(610) 각각은 최대 하나의 변수노드로부터 상기 변수 노드 메시지(615B)를 제공받을 수 있다.
상기 변수노드 선택 장치(902)는 상기 선택된 변수노드들(620)에 대한 상기 변수노드 선택정보(Selectinfo)를 생성하여 상기 생성된 변수노드 선택정보(Selectinfo)를 체크노드 업데이트 장치(908)와 변수노드 메시지 생성 장치(904)로 제공할 수 있다.
체크노드 업데이트 장치(908)는 상기 제공된 변수노드 선택정보(Selectinfo)에 따라 후술하는 바와 같이 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610)으로부터 상기 선택된 변수노드들(620)로 제공되는 체크노드 메시지들(Messagecheck)을 생성하고, 상기 생성된 체크노드 메시지들(Messagecheck)을 변수노드 메시지 생성 장치(904) 및 변수노드 업데이트 장치(910)로 제공할 수 있다.
변수노드 업데이트 장치(910)는 상기 제공된 채널 메세지(MessageCH)와 체크노드 메시지들(Messagecheck)을 사용하여 상기 선택된 변수노드들(620) 각각의 심볼을 업데이트할 수 있다. 상기 변수노드 업데이트 장치(910)는 상기 선택된 변수노드들(620) 각각의 심볼을 상기 채널 심볼(SymbolCH)로 초기화하는 초기 변수노드 업데이트 동작을 수행할 수 있다. 상기 변수노드 업데이트 장치(910)는 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610)로부터 제공된 체크노드 메시지들(Messagecheck)의 체크노드 LLR 벡터(LLRcheck)와 상기 채널 메시지 생성 장치(900)로부터 제공된 채널 메세지(MessageCH)의 채널 LLR 벡터(LLRchannel)에 포함된 LLR들의 자연수 합을 비이진 원소 별로 계산할 수 있다. 상기 변수노드 업데이트 장치(910)는 상기 비이진 원소 별로 계산된 LLR들의 자연수 합을 APP(A Posteriori Probability)로서 생성할 수 있다. 상기 APP를 생성하는 과정에 대한 구체적 방법에 대해서는 도 13을 참조하여 후술한다.
상기 변수노드 업데이트 장치(910)는 상기 APP에 포함된 비이진 원소들 각각에 대한 상기 LLR들의 자연수 합 중 최소값에 대응하는 비이진 원소를 상기 선택된 변수노드들 각각의 심볼(Symbolvar)로서 업데이트할 수 있다. 상기 변수노드 업데이트 장치(910)는 상기 선택된 변수노드들(620) 각각의 심볼을 업데이트함으로써 상기 태너 그래프 상의 모든 변수노드들(620) 각각의 심볼을 성분으로 하는 벡터(v)를 업데이트할 수 있다. 상기 변수노드 업데이트 장치(910)는 상기 업데이트된 벡터(v)를 신드롬 체크 장치(912)로 제공할 수 있다.
신드롬 체크 장치(912)는 앞서 도 6c를 참고하여 설명한 바와 같이 상기 변수노드 업데이트 장치(910)로부터 제공된 벡터(v)와 상기 패리티 검사행렬(800)의 곱(product; Hvt) 연산 결과가 소정 조건을 만족하는지 여부를 확인할 수 있으며, 상기 곱(product) 연산 결과로서 영 벡터(0)가 획득되면 상기 소정 조건을 만족한 것으로 판단할 수 있다. 신드롬 체크 장치(912)는 상기 소정 조건을 만족한 것으로 판단하면 상기 비이진 LDPC 디코딩을 종료하고, 상기 소정의 조건을 만족하지 못한 것으로 판단하면 상기 변수노드 메시지 생성 장치(904)로 페일 신호(Signalfail)를 제공할 수 있다.
변수노드 메시지 생성장치(904)는 상기 제공된 변수노드 선택정보(Selectinfo)및 페일 신호(Signalfail)에 따라 상기 채널 메시지 생성 장치(900)로부터 제공된 채널 메시지(MessageCH)와 상기 체크노드 메시지 생성 장치(908)로부터 제공된 체크노드 메시지들(Messagecheck)을 사용하여 외부 정보(Extrinsicinfo)를 생성할 수 있다. 상기 변수노드 메시지 생성장치(904)는 상기 생성된 외부 정보(Extrinsicinfo)로부터 변수노드 메시지들(Messagevar)을 생성할 수 있다.
도 10은 변수노드 메시지 생성 장치(904)의 구성을 구체적으로 도시한 도면이다.
변수노드 메시지 생성장치(904)는 외부 정보 생성 장치(1000), 변수노드 심볼 검출 장치(1002), 변수노드 LLR 생성 장치(1004) 및 에지 게인 장치(1006)를 포함할 수 있다.
외부정보 생성 장치(1000)는 상기 채널 메시지 생성 장치(900)로부터 제공된 채널 메시지(MessageCH)와 상기 체크노드 업데이트 장치(908)로부터 제공된 체크노드 메시지들(Messagecheck)을 사용하여 외부정보(Extrinsicinfo)를 생성할 수 있다. 상기 외부 정보 생성 장치(1000)는 상기 선택된 변수노드들(620) 각각에 연결된 체크노드들(610) 중 상기 선택된 변수노드들(620) 각각으로부터 변수노드 메시지(Messagevar)가 제공될 체크노드들을 순차적으로 선택할 수 있다. 본 발명의 일 실시예에 따르면 상기 외부정보 생성부(1000)는 상기 선택된 변수노드들(620) 각각에 연결된 체크노드들(610) 중 상기 순차 선택된 체크노드들을 제외한 나머지 체크노드들로부터 제공된 체크노드 메시지들(Messagecheck) 각각의 체크노드 LLR 벡터(LLRcheck)와 상기 채널 메시지 생성부(900)로부터 제공된 채널 메시지(MessageCH)의 채널 LLR 벡터(LLRchannel)에 포함된 LLR들의 자연수 합을 비이진 원소 별로 계산함으로써 상기 외부정보(Extrinsicinfo)를 생성할 수 있다. 상기 LLR들의 자연수 합을 계산하는 구체적 방법에 대해서는 도 14를 참조하여 후술한다.
본 발명의 다른 일실시예에 따르면, 상기 외부정보 생성 장치(1000)는 상기 변수노드 업데이트 장치(910)가 생성한 상기 APP(A Posteriori Probability) 및 상기 선택된 변수노드들(620) 각각으로부터 변수노드 메시지(Messagevar)가 제공될 체크노드들로부터 제공된 체크노드 메세지들(Messagecheck)을 이용하여 상기 외부정보(Extrinsicinfo)를 생성할 수도 있다. 상기 외부정보 생성 장치(1000)는 상기 APP에 따라 계산된 비이진 원소들 각각에 대한 LLR의 자연수 합으로부터 상기 변수노드 메시지(Messagevar)가 제공될 상기 체크노드들로부터 제공된 체크노드 메시지들(Messagecheck)의 체크노드 LLR 벡터(LLRcheck)에 포함된 LLR들을 비이진 원소들 별로 빼줌으로써 상기 외부정보(Extrinsicinfo)를 생성할 수 있다. 상기 외부정보 생성 장치(1000)는 상기 생성된 외부정보(Extrinsicinfo)를 변수노드 심볼 검출 장치(1002) 및 변수노드 LLR 생성 장치(1004)로 제공할 수 있다.
상기 변수노드 심볼 검출 장치(1002)는 상기 제공된 외부정보(Extrinsicinfo)로부터 변수노드 심볼(Symbolvar)을 검출할 수 있다. 상기 변수노드 심볼 검출 장치(1002)는 상기 비이진 원소 별로 계산된 LLR들의 자연수 합들을 정렬하여 상기 LLR들의 자연수 합들 중 최소값에 대응하는 비이진 원소를 상기 변수노드 심볼(Symbolvar)로서 검출할 수 있다. 상기 변수노드 심볼 검출 장치(1002)는 상기 검출된 변수노드 심볼(Symbolvar)을 상기 변수노드 LLR 생성 장치(1004) 및 상기 엣지 게인 장치(1006)로 제공할 수 있다.
상기 변수노드 LLR 생성 장치(1004)는 상기 제공된 변수노드 심볼(Symbolvar) 및 외부정보(Extrinsicinfo)로부터 변수노드 LLR 벡터(LLRvar)를 생성할 수 있다. 상기 변수노드 LLR 생성 장치(1004)는 상기 검출된 변수노드 심볼(Symbolvar)의 LLR이 0의 값을 갖도록 상기 외부정보(Extrinsicinfo)를 정규화할 수 있다. 상기 변수노드 LLR 생성 장치(1004)는 상기 외부정보(Extrinsicinfo)가 포함하는 상기 비이진 원소들 각각에 대한 LLR의 자연수 합들로부터 상기 검출된 변수노드 심볼(Symbolvar)에 대한 LLR의 자연수 합으로 빼줌으로써 상기 외부정보(Extrinsicinfo)를 정규화할 수 있다.
상기 변수노드 LLR 생성 장치(1004)는 상기 정규화된 외부정보(Extrinsicinfo)로부터 상기 변수노드 심볼(Symbolvar)을 제외한 나머지 q-1개의 비이진 원소들에 대한 LLR들로 구성된 변수노드 LLR 벡터(LLRvar)를 생성할 수 있다. 상기 변수노드 LLR 생성 장치(1004)는 상기 생성된 변수노드 LLR 벡터(LLRvar)를 상기 엣지 게인 장치(1006)로 제공할 수 있다.
엣지 게인 장치(1006)는 상기 검출된 변수노드 심볼(Symbolvar) 및 상기 생성된 변수노드 LLR 벡터(LLRvar) 각각과 엣지 게인(edge gain)을 곱하여 업데이트된 변수노드 메시지(Messagevar)를 생성할 수 있다. 상기 엣지 게인 장치(1006)는 상기 변수노드 심볼(Symbolvar) 및 상기 변수노드 LLR 벡터(LLRvar) 각각과 엣지 게인(edge gain)을 곱하여 각각 엣지게인 심볼(Symboledge) 및 엣지게인 LLR 벡터(LLRedge)를 생성할 수 있다. 상기 엣지게인 LLR 벡터(LLRedge)를 생성하는 과정은 도 15에서 상세히 후술한다.
상기 엣지 게인 장치(1006)는 상기 생성된 엣지게인 심볼(Symboledge)과 엣지게인 LLR 벡터(LLRedge)를 포함하는 업데이트된 변수노드 메시지(Messagevar)를 생성할 수 있다. 상기 업데이트된 변수노드 메시지(Messagevar)는 q*1 차원의 벡터로 나타낼 수 있으며, 상기 업데이트된 변수노드 메시지(Messagevar)의 제1 행에 위치한 성분은 상기 엣지게인 심볼(Symboledge)이고, 제2 내지 q행에 위치한 성분은 상기 엣지게인 LLR 벡터(LLRedge)일 수 있다. 상기 엣지 게인 장치(1006)는 상기 업데이트된 변수노드 메시지(Messagevar)를 체크노드 업데이트 장치(908)로 제공할 수 있다.
다시 도 9로 돌아와, 체크노드 업데이트 장치(908)는 상기 제공된 변수노드 메세지(Messagevar)로부터 체크노드 메세지들(Messagecheck)을 생성하고, 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610)을 업데이트할 수 있다.
도 11은 체크노드 업데이트 장치(908)의 구성을 구체적으로 도시한 도면이다.
체크노드 업데이트 장치(908)는 체크노드 메시지 생성장치(1106), 체크노드 심볼 검출 장치(1100), 체크노드 LLR 생성 장치(1102) 및 엣지 게인 보상 장치(1104)를 포함할 수 있다.
앞서 설명된 바와 같이, 상기 비이진 LDPC 디코딩은 변수 노드(620)의 초기 업데이트 이후, 체크 노드 업데이트, 변수 노드 업데이트 및 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 변수노드 선택 장치(902)는 상기 1 반복을 수행할 때마다 상기 패리티 검사 행렬(800)의 N개의 레이어들(904)로부터 하나의 레이어(904)를 선택할 수 있다. 상기 비이진 LDPC 디코딩은 상기 1 반복이 N번 수행되어 상기 변수노드 선택 장치(902)가 상기 패리티 검사 행렬(800)의 N개의 레이어들(804)을 모두를 한번씩 선택하는 1 순환이 복수 회로 구성될 수 있다.
체크노드 메시지 생성장치(1106)는 체크노드 심볼 검출장치(1100) 및 체크노드 LLR 생성 장치(1102)를 포함할 수 있다. 상기 체크노드 심볼 검출 장치(1100)는 상기 1순환이 수행되는 동안 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610) 각각과 연결된 모든 변수노드들 중 상기 선택된 변수노드들(620) 각각으로부터 제공된 변수노드 메시지(Messagevar)에 기초하여 체크노드 심볼(Symbolcheck)을 검출할 수 있다. 상기 체크노드 심볼 검출 장치(1100)는 상기 1순환이 수행되는 동안 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610) 각각과 연결된 모든 변수노드들 중 상기 선택된 변수노드들 각각으로부터 제공된 이전 변수노드 메시지(Messagepre.var)에 포함된 이전 변수노드 심볼(Symbolpre.var)을 제1 저장공간(미도시)에 별도로 저장할 수 있다.
상기 체크노드 심볼 검출 장치(1100)는 후속 1순환이 수행되는 동안 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610) 각각과 연결된 모든 변수노드들로부터 제공된 변수노드 심볼들(Symbolvar)을 XOR 연산하여 계산된 값을 XOR 심볼(SymbolXOR)로서 검출하고, 상기 검출된 XOR 심볼(SymbolXOR)을 제2 저장공간(미도시)에 별도로 저장할 수 있다. 상기 체크노드 심볼 검출 장치(1100)는 상기 제1 저장공간에 별도 저장된 이전 변수노드 심볼(Symbolpre)과 상기 제2 저장공간에 별도 저장된 XOR 심볼(SymbolXOR)을 XOR 연산하여 계산된 값을 상기 체크노드 심볼(Symbolcheck)로서 검출할 수 있다.
다만 초기 1 순환을 수행할 때에는 상기 이전 변수노드 심볼(Symbolpre.var)이 존재하지 아니하는 경우가 존재할 수 있으므로, 상기 체크노드 심볼 검출 장치(1100)는 체크노드들 각각으로 최초 제공되는 변수노드 메시지(Messagevar)의 경우 상기 체크노드들 각각에 대한 상기 이전 변수노드 심볼(Symbolpre.var)를 상기 제공된 변수노드 메시지(Messagevar)의 변수노드 심볼(Symbolvar)로 초기화할 수 있다. 상기 체크노드 심볼 검출 장치(1100)는 체크노드에 대한 이전 변수노드 심볼(Symbolpre.var)를 초기화한 이후, 상기 체크노드로 후속 변수노드 메시지(Messagevar)가 제공되면, 상기 이전 변수노드 심볼(Symbolpre.var)과 상기 XOR 심볼(SymbolXOR)을 XOR 연산하여 계산된 값을 상기 체크노드 심볼(Symbolcheck)로서 검출할 수 있다.
체크노드 LLR 생성 장치(1102)는 상기 제공된 변수노드 메시지(Messagevar)로부터 체크노드 LLR 벡터(LLRcheck)를 생성할 수 있다. 상기 체크노드 LLR 생성 장치(1102)는 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610)과 연결된 모든 변수노드들 중 상기 선택된 변수노드들(620) 각각으로부터 상기 체크노드들(610)로 상기 변수노드 메시지(Messagevar)가 제공될 때마다, 상기 제공되는 변수노드 메시지(Messagevar)에 포함된 변수노드 LLR 벡터(LLRvar)의 동일 행에 위치한 성분들 중 상기 제1 최소 LLR(min1) 및 제2 최소 LLR(min2)을 각 행에 위치한 성분으로 하는 제1 최소값 벡터 및 제2 최소값 벡터를 구하여 제3 저장공간(미도시)에 별도로 저장할 수 있다.
다만 초기 1 순환을 수행할 때에는 상기 제1 최소값 벡터 및 상기 제2 최소값 벡터가 존재하지 아니하는 경우가 존재할 수 있으므로, 상기 체크노드 LLR 생성 장치(1102)는 체크노드들 각각으로 최초 제공되는 변수노드 메시지(Messagevar)의 경우 상기 체크노드들 각각에 대한 제1 최소값 벡터를 상기 제공된 변수노드 메시지(Messagevar)의 변수노드 LLR 벡터(LLRvar)로 초기화할 수 있다. 상기 체크노드 LLR 생성 장치(1102)는 체크노드에 대한 제1 최소값 벡터를 초기화한 이후, 상기 체크노드로 후속 변수노드 메시지(Messagevar)가 제공되면, 상기 제1 최소값 벡터와 상기 후속 변수노드 메시지(Messagevar)의 변수노드 LLR 벡터(LLRvar)에 포함된 LLR들을 각 행 별로 비교하여 상기 비교 LLR들 중 작은 값을 상기 제1 최소 LLR(min1)으로 결정하고, 큰 값을 상기 제2 최소 LLR(min1)로 결정할 수 있다. 상기 체크노드 LLR 생성 장치(1102)는 상기 결정된 제1 최소 LLR(min1) 및 제2 최소 LLR(min2)을 각 행에 위치한 성분으로 하는 제1 최소값 벡터 및 제2 최소값 벡터를 구할 수 있다.
본 발명의 일 실시예에 따르면, 상기 변수노드 선택 장치(902)는 상기 패리티 체크 행렬(800)의 동일 레이어(804)를 공유하는 서브 행렬들(802)을 선택함으로써 상기 서브 행렬들(802)을 구성하는 열들 각각에 대응하는 변수노드들(620)을 선택할 수 있다. 앞서 설명된 바와 같이, 상기 서브 행렬들(802) 각각은 영행렬 또는 순환 자리 이동 항등 행렬이므로, 상기 선택된 변수노드들 중 동일한 체크노드(610)에 연결된 상기 변수노드는 2개 이상 존재할 수 없다. 따라서, 상기 1 반복이 수행되는 동안, 최대 하나의 변수노드로부터 체크노드들 각각으로 변수노드 메시지(Messagevar)가 제공될 수 있으며, 상기 체크노드 LLR 생성 장치(1102)는 체크노드들 각각에 대한 상기 1 최소값 벡터, 제2 최소값 벡터 및 상기 체크노드들 각각으로 제공되는 변수노드 메시지(Messagevar)의 변수노드 LLR 벡터(LLRvar)에 포함된 LLR들만 각 행 별로 비교하면 되기 때문에 복잡도가 큰 소터(sorter)를 요구하지 아니할 수 있다.
상기 체크노드 LLR 생성 장치(1102)는 상기 제1 최소값 벡터 및 제2 최소값 벡터가 업데이트될 때마다 상기 제1 최소값 벡터 및 제2 최소값 벡터 각 행에 위치한 성분이 갖는 LLR을 제공한 제1 변수노드의 위치를 기록하여 제1 최소값 위치 벡터 및 제2 최소값 위치 벡터로서 생성할 수 있다. 상기 체크노드 LLR 생성 장치(1102)는 앞서 도 8에서 설명된 상기 패리티 체크 행렬(800)의 열을 기록함으로써 상기 제1 최소값 벡터 및 제2 최소값 벡터 각 행에 위치한 성분이 갖는 LLR을 제공한 변수노드의 위치를 기록할 수 있다.
상기 체크노드 LLR 생성 장치(1102)는 상기 제1 최소값 벡터 및 제2 최소값 벡터 중 적어도 어느 하나를 이용하여 상기 Min-sum 알고리즘 또는 Min-Max 알고리즘과 같은 비이진 LDPC 디코딩 알고리즘을 통해 체크노드 LLR 벡터(LLRcheck)를 생성할 수 있다. 이에 따라 상기 체크노드 메시지 생성 장치(908)는 상기 생성된 체크노드 심볼(Symbolcheck)과 체크노드 LLR 벡터(LLRcheck)를 포함하는 체크노드 메시지(Messagecheck)를 생성할 수 있다.
상기 체크노드 심볼 검출 장치(1100) 및 체크노드 LLR 생성 장치(1102)는 상기 체크노드 메세지(Messagecheck)를 생성한 이후 체크노드 업데이트 동작을 수행할 수 있다. 상기 체크노드 심볼 검출 장치(1100)는 상기 제공된 변수노드 메시지(Messagevar)의 변수노드 심볼(Symbolvar)을 상기 이전 변수노드 심볼(Symbolpre.var)로서 상기 제1 저장공간에 별도로 저장할 수 있다. 상기 체크노드 LLR 생성 장치(1102)는 상기 제공된 변수노드 메세지(Messagevar), 상기 제1 최소값 벡터 및 제2 최소값 벡터의 동일 행에 위치한 성분의 크기를 각 행 별로 비교하여 상기 제1 최소값 벡터 및 제2 최소값 벡터를 업데이트하여 제3 저장공간에 별도로 저장할 수 있다.
엣지 게인 보상 장치(1104)는 상기 생성된 체크노드 메시지(Messagecheck)의 체크노드 심볼(Symbolcheck)과 체크노드 LLR 벡터(LLRcheck)에 엣지 게인(edge gain)의 역수를 곱할 수 있다. 엣지 게인 보상 장치(1104)는 상기 체크노드 심볼(Symbolcheck)과 상기 체크노드 LLR 벡터(LLRcheck)에 엣지 게인(edge gain)의 역수를 곱하여 각각 보상 엣지게인 심볼(Symboledge)과 보상 엣지게인 LLR 벡터(LLRedge)를 생성할 수 있다.
상기 엣지 게인 보상 장치(1104)는 도 15에서 후술하는 엣지 게인 장치(1006)와 반대로 동작하여 상기 보상 엣지 게인 심볼(Symboledge)과 보상 엣지 게인 LLR 벡터(LLRedge)를 생성할 수 있다. 상기 엣지 게인 보상 장치(1104)는 상기 체크노드 LLR 벡터(LLRcheck)의 각 행에 위치한 LLR에 대응하는 비이진 원소들 각각에 상기 엣지 게인(edge gain)의 역수를 곱할 수 있다. 상기 엣지 게인 보상 장치(1104)는 상기 엣지 게인의 역수를 곱하기 이전 상기 비이진 원소들 각각의 LLR을 상기 곱셈을 통해 구한 비이진 원소들 각각이 가질 LLR로서 결정할 수 있다.
상기 체크노드 업데이트 장치(908)는 상기 체크노드 업데이트 동작을 수행한 이후, 트리거 신호를 생성하여 상기 변수노드 선택 장치(902)로 제공할 수 있다. 상기 변수노드 선택 장치(902)는 상기 제공된 트리거 신호에 따라 상기 패리티 체크 행렬(800)의 레이어(904)를 선택함으로써 상기 비이진 LDPC 디코딩이 성공적으로 수행될 때까지 앞서 전술한 동작을 반복적으로 수행할 수 있다.
도 12a 및 12b는 본 발명의 일실시예에 따른 반도체 시스템(10)에서 수행되는 비이진 LDPC 디코딩의 흐름도이다.
단계 S1200에서, 채널 메시지 생성 장치(900)는 상기 반도체 메모리 장치(200)로부터 제공된 코드워드로부터 채널 메시지(MessageCH)를 생성할 수 있다. 상기 채널 메시지(MessageCH)는 채널 심볼(SymbolCH) 및 채널 LLR 벡터(LLRCH)를 포함할 수 있다.
단계 S1201에서, 변수노드 업데이트 장치(910)는 상기 선택된 변수노드들(620) 각각의 심볼을 상기 채널 심볼(SymbolCH)로 초기화하는 초기 변수노드 업데이트 동작을 수행할 수 있다.
단계 S1203에서, 신드롬 체크 장치(912)는 상기 단계 S1201에서 초기 업데이트된 모든 변수노드들(620)의 심볼 값들을 성분으로 하는 벡터(v)와 상기 패리티 검사행렬(800)의 곱(product; Hvt) 연산 결과가 소정 조건을 만족하는지 여부를 확인할 수 있다. 상기 신드롬 체크 장치(912)는 상기 소정 조건을 만족하면 비이진 LDPC 디코딩을 종료할 수 있다.
단계 S1205에서, 변수노드 선택 장치(902)는 단계 S1203에서 상기 소정의 조건을 만족하지 못하면 상기 패리티 검사 행렬(800)의 각 열에 대응하는 변수노드(620)들을 선택하여 (i)번째 변수노드 선택정보(Selectinfo _i)를 생성할 수 있다. 상기 변수노드 선택 장치(902)는 앞서 도 8에서 설명된 상기 패리티 체크 행렬(800)의 (i)번째 레이어(804)를 선택함으로써 Z개의 변수노드들(620)을 선택할 수 있다.
단계 S1207에서, 변수노드 메시지 생성 장치(904)는 변수노드 심볼(Symbolvar)을 검출하고, 변수노드 LLR 벡터(LLRvar)를 생성할 수 있다. 상기 검출된 변수노드 심볼(Symbolvar)은 상기 단계 S1200에서 생성된 채널 심볼(SymbolCH)이며, 상기 생성된 변수노드 LLR 벡터(LLRvar1)는 상기 단계 S1200에서 생성된 채널 LLR 벡터(LLRCH)일 수 있다.
단계 S1209에서, 엣지 게인 장치(1106)는 상기 단계 S1207에서 생성된 변수노드 심볼(Symbolvar) 및 변수노드 LLR 벡터(LLRvar)에 엣지 게인(Edge gain)을 곱하여 각각 엣지게인 심볼과 엣지게인 LLR 벡터를 생성할 수 있다. 상기 엣지 게인 장치(1106)는 엣지게인 심볼과 엣지게인 LLR 벡터를 포함하는 변수노드 메시지(Messagevar)를 생성할 수 있다.
단계 S1211에서, 체크노드 업데이트 장치(908)는 단계 S1209에서 생성된 변수노드 메시지(Messagevar)로부터 체크노드 업데이트 동작을 수행할 수 있다. 상기 체크노드 심볼 검출 장치(1100)는 체크노드들 각각으로 제공된 상기 변수노드 메시지(Messagevar)의 엣지게인 심볼을 상기 체크노드들 각각에 대한 이전 변수노드 심볼(Symbolpre.var)로서 제1 저장공간에 저장할 수 있다.
상기 체크노드 심볼 검출 장치(1100)는 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들 각각에 연결된 모든 변수노드들(620)로부터 제공된 변수노드 심볼들을 XOR 합하여 계산된 값을 XOR 심볼(SymbolXOR)로서 검출하고, 상기 검출된 XOR 심볼(SymbolXOR)을 제2 저장공간에 저장할 수 있다.
상기 체크노드 LLR 생성 장치(1102)는 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610)과 연결된 모든 변수노드들 중 상기 선택된 변수노드들(620) 각각으로부터 상기 체크노드들(610)로 상기 변수노드 메시지(Messagevar)가 제공될 때마다, 상기 제공되는 변수노드 메시지(Messagevar)에 포함된 변수노드 LLR 벡터(LLRvar)의 동일 행에 위치한 성분들 중 상기 제1 최소 LLR(min1) 및 제2 최소 LLR(min2)을 각 행에 위치한 성분으로 하는 제1 최소값 벡터 및 제2 최소값 벡터를 구하여 제3 저장공간(미도시)에 별도로 저장할 수 있다.
단계 S1213에서, 체크노드 업데이트 장치(908)는 (i)가 N이 될 때까지 상기 단계 S1205 내지 S1211을 반복적으로 수행함으로써 체크노드 업데이트 동작을 수행할 수 있다. 단계 S1215에서 체크노드 업데이트 장치(908)는 체크노드 메시지(Messagecheck)를 생성하지 아니하며 후술하는 바와 같이 단계 S1204에서 변수노드들로 제공되는 체크노드 메시지(Messagecheck)를 생성하기 위해 체크노드 초기화 동작을 수행할 수 있다.
단계 S1215에서 체크노드 초기화 동작을 수행한 이후, 단계 S1224에서 후술하는 바와 같이 상기 체크노드 업데이트 장치(908)는 상기 초기화된 체크노드로부터 체크노드 메시지(Messagecheck)를 생성하여 선택된 변수노드들로 상기 생성된 체크노드 메시지들(Messagecheck)을 제공할 수 있다. 엣지 게인 보상 장치(1104)는 상기 생성된 체크노드 메시지(Messagecheck)의 체크노드 심볼(Symbolcheck)과 체크노드 LLR 벡터(LLRcheck)에 엣지 게인(edge gain)의 역수를 곱할 수 있다. 상기 엣지 게인 보상 장치(1104)는 상기 체크노드 LLR 벡터(LLRcheck)의 각 행에 위치한 LLR에 대응하는 비이진 원소들 각각에 상기 엣지 게인(edge gain)의 역수를 곱할 수 있다. 상기 엣지 게인 보상 장치(1104)는 상기 엣지 게인의 역수를 곱하기 이전 상기 비이진 원소들 각각의 LLR을 상기 곱셈을 통해 구한 비이진 원소들 각각이 가질 LLR 로서 결정할 수 있다.
단계 S1222에서, 체크노드 업데이트 장치(908)는 상기 단계 S1215에서 체크노드 초기화 동작을 수행한 이후 초기 체크노드 메시지(Messagecheck_initial)을 생성할 수 있다.
단계 S1202에서, 변수노드 선택 장치(902)는 상기 1 반복을 수행할 때마다 상기 패리티 검사 행렬(800)의 각 열에 대응하는 변수노드(620)들을 선택하여 변수노드 선택정보(Selectinfo)를 생성할 수 있다. 상기 변수노드 선택 장치(902)는 앞서 도 8에서 설명된 상기 패리티 체크 행렬(800)의 레이어(904)를 선택함으로써 Z개의 변수노드들(620)을 선택할 수 있다.
단계 S1204에서, 상기 체크노드 업데이트 장치(908)는 상기 단계 S1222 및 후술하는 바와 같이 단계 S1218에서 생성된 체크노드 메시지들(Messagecheck)을 상기 선택된 변수노드들(620)과 연결된 체크노드들(620)로부터 상기 체크노드들과 연결된 변수노드들로 제공할 수 있다.
단계 S1206에서, 변수노드 업데이트 장치(910)는 단계 S1200에서 생성된 채널 메세지(MessageCH)와 단계 S1222 및 S1218에서 상기 선택된 변수노드들(620)과 연결된 체크노드들로부터 제공된 체크 노드 메시지들(Messagecheck)을 사용하여 단계 S1202에서 선택된 변수노드들(620)의 심볼을 업데이트할 수 있다.
도 13은 변수노드들(620)의 심볼을 업데이트하는 동작을 나타내는 도면이다.
설명의 편의를 위해 도 13 내지 도 15에서는 비이진 LDPC 유한체(GF(q))의 q가 4이며 상기 패리티 체크 행렬(800)을 구성하는 서브 행렬의 Z가 1인 경우로 설명한다.
앞서 설명된 바와 같이 상기 변수노드 업데이트 장치(910)는 상기 연결 체크노드들(1300,1302,1304)로부터 제공된 제1,2 및 3 체크노드 메시지(1310,1312,1314)의 체크노드 LLR 벡터(LLRcheck1, LLRcheck2 , LLRcheck3)와 채널 메시지 생성 장치(900)로부터 제공된 채널 메시지(1308)에 따라 APP(A Posteriori Probability)를 계산할 수 있다.
상기 채널 메시지(1308)의 채널 심볼(SymbolCH)은 00의 값을 갖고, 상기 채널 메시지(1308)의 채널 LLR 벡터(LLRCH)인 (001,010,011)은 각각 비이진 원소 01,10,11의 LLR 값을 의미한다.
상기 제1 체크노드 메시지(1310)의 제1 체크노드 심볼(Symbolcheck1)은 01의 값을 갖고, 상기 제1 체크노드 메시지(1310)의 제1 체크노드 LLR 벡터(LLRcheck1)인 (001,011,010)은 각각 비이진 원소 00,11,10의 LLR 값을 의미한다.
상기 제2 체크노드 메시지(1312)의 제2 체크노드 심볼(Symbolcheck2)은 00의 값을 갖고, 상기 제2 체크노드 메시지(1312)의 제2 체크노드 LLR 벡터(LLRcheck2)인 (001,010,011)은 각각 비이진 원소 01,10,11의 LLR 값을 의미한다.
상기 제3 체크노드 메시지(1314)의 제3 체크노드 심볼(Symbolcheck3)은 11의 값을 갖고, 상기 제3 체크노드 메시지(1314)의 제3 체크노드 LLR 벡터(LLRcheck3)인 (010,001,100)은 각각 비이진 원소 10,01,00의 LLR 값을 의미한다.
상기 변수노드 업데이트 장치(910)는 상기 선택된 변수노드(1316)로 제공되는 제1 내지 3 체크노드 메시지(1310,1312,1314) 및 채널 메시지(1308)에 포함된 LLR 값들을 비이진 LDPC 유한체(GF(4)) 상의 비이진 원소 별로 구분할 수 있다.
상기 변수노드 업데이트 장치(910)는 상기 비이진 원소 별로 구분된 LLR 값들을 더하여 비이진 원소들 각각에 대한 LLR 값을 APP(1306)로서 생성할 수 있다. 상기 변수노드 업데이트 장치(910)는 상기 이진수로 표현된 LLR 값들을 자연수로 변환하여 덧셈을 수행함으로써 상기 비이진 원소들 각각에 대한 LLR 값을 APP(1306)로서 생성할 수 있다.
예를 들어, 상기 변수노드 업데이트 장치(910)는 00의 값을 갖는 비이진 원소의 LLR로서 상기 제1 체크노드 메시지(1310)의 제2 행에 위치한 성분인 001과 상기 제3 체크노드 메시지(1314)의 제4 행에 위치한 성분인 100을 각각 자연수 1 및 4로 변환하여 더한 5로 결정하고, 상기 01의 값을 갖는 비이진 원소의 LLR로서 상기 채널 메시지(1308)의 제2 행에 위치한 성분인 001, 상기 제2 체크노드 메시지(1312)의 제2 행에 위치한 성분인 001 및 상기 제3 체크노드 메시지(1314)의 제3 행에 위치한 성분인 001을 각각 자연수 1,1 및 1로 변환하여 더한 3으로 결정할 수 있다. 상기 변수노드 업데이트 장치(910)는 10의 값을 갖는 비이진 원소의 LLR로서 상기 채널 메시지(1308)의 제3 행에 위치한 성분인 010, 상기 제1 체크노드 메시지(1310)의 제4 행에 위치한 성분인 010, 상기 제2 체크노드 메시지(1312)의 제3 행에 위치한 성분인 010 및 상기 제3 체크노드 메시지(1314)의 제2 행에 위치한 성분인 010을 각각 자연수 2,2,2 및 2로 변환하여 더한 8로 결정할 수 있다. 상기 변수노드 업데이트 장치(910)는 11의 값을 갖는 비이진 원소의 LLR으로서 상기 채널 메시지(1308)의 제4 행에 위치한 성분인 011, 상기 제1 체크노드 메시지(1310)의 제3 행에 위치한 성분인 011 및 상기 제2 체크노드 메시지(1312)의 제4 행에 위치한 성분인 011을 자연수 3,3 및 3으로 변환하여 더한 9로 결정할 수 있다.
상기 변수노드 업데이트 장치(910)는 상기 비이진 원소들 각각에 대한 LLR의 자연수 합인 5,3,8,9 중 최소값 3을 상기 LLR의 자연수 합으로 갖는 상기 비이진 원소 01을 변수노드의 심볼(Symbolvar_MR)로서 업데이트할 수 있다.
도 12b로 돌아와, 단계 S1208에서, 신드롬 체크 장치(912)는 상기 단계 S1206에서 업데이트된 변수노드들(620)의 심볼을 성분으로 하는 벡터(v)와 상기 패리티 검사행렬(800)의 곱(product; Hvt) 연산 결과가 소정 조건을 만족하는지 여부를 확인할 수 있다. 신드롬 체크 장치(912)는 상기 소정 조건을 만족하면 비이진 LDPC 디코딩을 종료하고, 상기 소정의 조건을 만족하지 못하면 단계 S1210으로 넘어가서 상기 소정의 조건을 만족할 때까지 비이진 LDPC 디코딩을 수행할 수 있다.
단계 S1210에서, 변수노드 메시지 생성 장치(904)는 단계 S1200에서 생성된 채널 메시지(MessageCH)와 체크노드 업데이트 장치(908)로부터 제공된 체크노드 메세지들(Messagecheck)을 사용하여 외부 정보(Extrinsicinfo)를 생성할 수 있다.
도 14는 본 발명의 일 실시예에 따른 변수노드 심볼 및 변수노드 LLR을 생성하는 동작을 나타내는 도면이다.
외부정보 생성 장치(1000)는 상기 연결 체크노드들(1300,1302,1304) 중 변수노드 메시지(1410)를 제공할 체크노드로서 상기 제1 체크노드(1300)를 선택할 수 있다.
상기 외부정보 생성 장치(1000)는 상기 연결 체크노드들(1300,1302,1304) 중 상기 선택된 제1 체크노드(1300)를 제외한 나머지 제2 및 제3 체크노드들(1302,1304)로부터 제공된 제2 및 제3 체크노드 메시지들(1412,1414)의 제2 및 제3 체크노드 LLR 벡터(LLRcheck2 , LLRcheck3)와 상기 채널 메세지 생성 장치(900)로부터 제공된 채널 메시지(1308)의 채널 LLR 벡터(LLRCH)의 자연수 합을 계산하여 상기 외부정보(1418)를 생성할 수 있다.
상기 채널 메시지(1308)의 채널 심볼(SymbolCH)은 00의 값을 갖고, 상기 채널 메시지(1308)의 채널 LLR 벡터(LLRCH)의 각 행에 위치한 성분인 001,010,011은 각각 상기 00의 값을 갖는 채널 심볼(SymbolCH)과 01,10,11을 각각 XOR 합한 비이진 원소 01,10,11의 LLR 값을 의미한다.
상기 제2 체크노드 메시지(1412)의 제2 체크노드 심볼(Symbolcheck2)은 00의 값을 갖고, 상기 제2 체크노드 메시지(1412)의 제2 체크노드 LLR 벡터(LLRcheck2)의 각 행에 위치한 성분인 001,010,011은 각각 상기 00의 값을 갖는 제2 체크노드 심볼(Symbolcheck2)과 01,10,11을 각각 XOR 합한 비이진 원소 01,10,11의 LLR 값을 의미한다.
상기 제3 체크노드 메시지(1414)의 제3 체크노드 심볼(Symbolcheck3)은 11의 값을 갖고, 상기 제3 체크노드 메시지(1414)의 제3 체크노드 LLR 벡터(LLRcheck3)의 각 행에 위치한 성분인 010,001,100은 각각 11의 값을 갖는 제3 체크노드 심볼(Symbolcheck3)과 01,10,11을 각각 XOR 합한 비이진 원소 10,01,00의 LLR 값을 의미한다.
상기 외부정보 생성 장치(1000)는 상기 선택된 변수노드(1316)로 제공되는 제2 체크노드 메시지(1412), 제3 체크노드 메시지(1414) 및 채널 메시지(1308)의 제2 내지 제4 행에 위치한 LLR 값들을 비이진 원소 별로 구분할 수 있다. 상기 외부정보 생성 장치(1000)는 비이진 원소 별로 구분된 LLR 값들을 각각 더하여 외부 정보(1418)를 생성할 수 있다.
예를 들어, 상기 외부정보 생성 장치(1000)는 00의 값을 갖는 비이진 원소의 LLR로서 상기 제3 체크노드 메시지(1414)의 제4 행에 위치한 성분인 100을 자연수로 변환한 4로 결정하고, 01의 값을 갖는 비이진 원소의 LLR 값으로서 상기 채널 메시지(1308)의 제2 행에 위치한 성분인 001, 상기 제2 체크노드 메시지(1412)의 제2 행에 위치한 성분인 001 및 상기 제3 체크노드 메시지(1414)의 제3 행에 위치한 성분인 001을 자연수 1,1 및 1로 변환하여 더한 3으로 결정할 수 있다. 상기 외부정보 생성 장치(1000)는 10의 값을 갖는 상기 비이진 원소의 LLR 값으로서 상기 채널 메시지(1308)의 제3 행에 위치한 성분인 010, 상기 제2 체크노드 메시지(1412)의 제3 행에 위치한 성분인 010 및 제3 체크노드 메시지(1414)의 제2 행에 위치한 성분인 010을 자연수 2,2 및 2로 변환하여 더한 6으로 결정할 수 있다. 상기 외부정보 생성 장치(1000)는 11의 값을 갖는 비이진 원소의 LLR 값으로서 상기 채널 메시지(1308)의 제4 행에 위치한 성분인 011과 상기 제2 체크노드 메시지(1412)의 제4 행에 위치한 성분인 011을 자연수 3 및 3으로 변환하여 더한 6으로 결정할 수 있다. 상기 결정된 비이진 원소 00,01,10,11 각각의 LLR 값을 십진수로 표현하면 각각 4,3,6,6이다.
본 발명의 다른 일실시예에 따르면, 상기 외부정보 생성 장치(1000)는 앞서 도 13을 참조하여 설명한 APP(1306) 및 제1 체크노드 메시지(1410)를 이용하여 상기 외부정보(1418)를 생성할 수도 있다. 상기 외부정보 생성 장치(1000)는 상기 APP(1306)에 따라 계산된 비이진 원소들 각각의 LLR로부터 상기 제1 체크노드 메세지(1410)에 따른 비이진 원소들 각각의 LLR을 빼줌으로써 상기 외부정보(1418)를 생성할 수 있다. 예를 들어, 도 13에서 계산한 APP(1306)에 따르면 비이진 원소 00,01,10,11 의 LLR은 각각 5,3,8,9이며, 제1 체크노드 메세지(1410)에 따른 비이진 원소 00,01,10,11의 LLR은 각각 1,0,2,3이다. 상기 외부정보 생성 장치(1000)는 상기 APP(1306)에 따른 비이진 원소들의 LLR 값인 5,3,8,9로부터 상기 제1 체크노드 메세지(1410)에 따른 비이진 원소들의 LLR 값인 1,0,2,3을 빼주어, 비이진 원소의 00,01,10,11의 LLR 값으로서 4,3,6,6을 갖는 외부 정보(1418)를 생성할 수 있다.
도 12b로 돌아와, 단계 S1212에서, 상기 변수노드 심볼 검출 장치(1002)는 상기 단계 S1210에서 생성된 외부정보(Extrinsicinfo)로부터 변수노드 심볼(Symbolvar)을 검출할 수 있다.
단계 S1214에서, 상기 변수노드 LLR 생성 장치(1004)는 상기 단계 S1212에서 검출된 상기 변수노드 심볼(Symbolvar)로부터 변수노드 LLR 벡터(LLRvar1)를 생성할 수 있다.
단계 S1216에서, 상기 변수노드 메시지 생성 장치(904)는 상기 단계 S1212에서 검출된 변수노드 심볼(Symbolvar)과 상기 단계 S1214에서 생성된 변수노드 LLR 벡터(LLRvar1)로부터 상기 변수노드 메시지(Messagevar)를 생성할 수 있다.
도 14를 참조하면, 변수노드 심볼 검출 장치(1002)는 상기 외부정보(1418)에 저장된 LLR 값들 중 최소값인 3을 LLR 값으로 갖는 비이진 원소 01을 상기 변수노드 심볼(Symbolvar)로서 검출할 수 있다.
상기 변수노드 LLR 생성 장치(1004)는 상기 검출된 변수노드 심볼(Symbolvar)의 LLR이 0의 값을 갖도록 상기 비이진 원소들의 LLR 값에서 각각 3의 값만큼 빼줌으로써 상기 외부정보(1418)를 정규화할 수 있다. 상기 변수노드 LLR 생성 장치(1004)는 상기 정규화된 비이진 원소들 00,01,10,11의 LLR값을 각각 1,0,3,3으로서 결정할 수 있다. 상기 결정된 상기 비이진 원소들 중 상기 검출된 변수노드 심볼(Symbolvar)을 제외한 나머지 비이진 원소들 00,10,11의 LLR값을 이진수로 표현하면 각각 001,011,011이다.
앞서 설명된 바와 같이 상기 엣지 게인 장치(1006)는 상기 검출된 변수노드 심볼(Symbolvar)과 상기 생성된 변수노드 LLR 벡터(LLRvar)에 엣지 게인을 곱하여 변수노드 메시지(Messagevar)를 생성할 수 있다. 상기 상기 엣지 게인 장치(1006)는 상기 01의 값을 갖는 변수노드 심볼(Symbolvar)을 상기 변수노드 메시지(1410)의 제1 행에 위치한 성분으로서 결정하고, 비이진 원소 00,11,10의 LLR값인 001,011,011을 각각 제2 내지 4행에 위치한 성분으로서 결정할 수 있다.
도 15는 변수노드 메시지(Messagevar)를 생성하는 동작을 나타내는 도면이다.
앞서 설명된 도 14의 예시에서, 상기 생성된 변수노드 메시지(1410)의 제1 행에 위치한 성분인 01은 변수노드 심볼(Symbolvar)이고, 제2 내지 4 행에 위치한 성분인 001,011,011은 변수노드 LLR 벡터(LLRvar)로서 각각 비이진 원소 00.11,10의 LLR 값이다.
엣지 게인 장치(1006)는 상기 01의 값을 갖는 변수노드 심볼(Symbolvar)에 10의 값을 갖는 상기 엣지 게인(Edge gain)을 곱한 값인 10을 상기 엣지게인 심볼로서 검출할 수 있다.
상기 엣지 게인 장치(1006)는 상기 변수노드 메시지(1410)의 제2 내지 4 행에 위치할 성분으로서 상기 10의 값을 갖는 상기 변수노드 심볼(Symbolvar)과 01,10,11을 각각 XOR 합하여 계산된 비이진 원소들 11,00,01의 LLR 값으로 결정할 수 있다.
상기 엣지 게인 장치(1006)는 업데이트된 변수노드 메세지(1400)의 제2 내지 4행에 위치한 성분을 LLR 값으로 갖는 비이진 원소 00,11,10 각각에 상기 10의 값을 갖는 엣지 게인(Edge gain)을 곱할 수 있다. 상기 엣지 게인 장치(1006)는 상기 엣지 게인을 곱하기 이전 상기 비이진 원소 00,11,10의 LLR 값인 001,011,011을 상기 곱셈을 통해 구한 상기 비이진 원소 00,01,11가 가질 LLR 값으로서 결정할 수 있다. 상기 엣지 게인 장치(1006)는 상기 업데이트된 변수노드 메시지(1400)의 제2 내지 4행에 위치할 성분을 상기 비이진 원소 11,00,01의 LLR 값인 011,001,011으로 결정할 수 있다.
도 12b로 돌아와, 단계 S1218에서, 체크노드 심볼 검출 장치(1100)는 상기 1순환이 수행되는 동안 제공된 변수노드 메시지들(Messagevar)로부터 체크노드 메시지(Messagecheck)를 생성할 수 있다.
앞서 설명된 바와 같이, 상기 체크노드 심볼 검출 장치(1100)는 상기 1 순환 이전에 현재 선택된 변수노드(620)와 동일한 변수노드(620)로부터 제공된 이전 변수노드 메시지(Messagepre .var)에 포함된 이전 변수노드 심볼(Symbolpre.var)을 제1 저장공간(미도시)에 별도로 저장할 수 있다.
또한 앞서 설명된 바와 같이, 상기 체크노드 심볼 검출 장치(1100)는 후속 1순환이 수행되는 동안 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610) 각각과 연결된 모든 변수노드들로부터 제공된 변수노드 심볼들(Symbolvar)을 XOR 연산하여 계산된 값을 XOR 심볼(SymbolXOR)로서 검출하고, 상기 검출된 XOR 심볼(SymbolXOR)을 제2 저장공간(미도시)에 별도로 저장할 수 있다. 상기 체크노드 심볼 검출 장치(1100)는 상기 제1 저장공간에 별도 저장된 이전 변수노드 심볼(Symbolpre)과 상기 제2 저장공간에 별도 저장된 XOR 심볼(SymbolXOR)을 XOR 연산하여 계산된 값을 상기 체크노드 심볼(Symbolcheck)로서 검출할 수 있다.
예를 들어, 상기 제1 저장공간에 별도 저장된 이전 변수노드 심볼(Symbolpre.var)들이 11의 값을 갖고, 상기 제2 저장공간에 별도 저장된 XOR 심볼(SymbolXOR)이 10의 값을 갖는 경우 상기 체크노드 심볼(Symbolcheck)은 11과 10을 XOR 합한 01의 값을 갖는다.
체크노드 LLR 생성 장치(1102)는 상기 단계 S1216에서 생성된 변수노드 메시지(Messagevar)로부터 체크노드 LLR 벡터(LLRcheck)를 생성할 수 있다. 체크노드 LLR 생성 장치(1102)는 상기 제공된 변수노드 메시지(Messagevar)로부터 체크노드 LLR 벡터(LLRcheck)를 생성할 수 있다. 상기 체크노드 LLR 생성 장치(1102)는 상기 선택된 변수노드들(620) 각각과 연결된 체크노드들(610)과 연결된 모든 변수노드들 중 상기 선택된 변수노드들(620) 각각으로부터 상기 체크노드들(610)로 상기 변수노드 메시지(Messagevar)가 제공될 때마다, 상기 제공되는 변수노드 메시지(Messagevar)에 포함된 변수노드 LLR 벡터(LLRvar)의 동일 행에 위치한 성분들 중 상기 제1 최소 LLR(min1) 및 제2 최소 LLR(min2)을 각 행에 위치한 성분으로 하는 제1 최소값 벡터 및 제2 최소값 벡터를 구하여 제3 저장공간(미도시)에 별도로 저장할 수 있다.
상기 체크노드 LLR 생성 장치(1102)는 상기 업데이트된 제1 최소값 벡터 및 제2 최소값 벡터 중 적어도 어느 하나를 이용하여 비이진 LDPC 디코딩 알고리즘을 통해 체크노드 LLR 벡터(LLRcheck)를 생성할 수 있다. 이에 따라 상기 체크노드 업데이트 장치(908)는 상기 생성된 체크노드 심볼(Symbolcheck)과 체크노드 LLR 벡터(LLRcheck)를 포함하는 체크노드 메시지(Messagecheck)를 생성할 수 있다.
단계 S1220에서, 상기 체크노드 업데이트 장치(908)는 체크노드 업데이트 동작을 수행할 수 있다. 상기 체크노드 업데이트 장치(908)는 상기 단계 S1216에서 생성된 변수노드 메시지(Messagevar)의 변수노드 심볼(Symbolvar)을 상기 제1 저장공간에 별도 저장된 이전 변수노드 심볼(Symbolpre.var)로서 업데이트할 수 있다. 상기 체크노드 업데이트 장치(908)는 단계 S1216에서 제공된 변수노드 메세지(Messagevar), 상기 제1 최소값 벡터 및 제2 최소값 벡터의 동일 행에 위치한 성분의 크기를 각 행 별로 비교하여 상기 제1 최소값 벡터 및 제2 최소값 벡터를 업데이트할 수 있다.
도 16은 본 발명의 일실시예에 따른 비이진 LDPC 디코더(133)의 동작 시뮬레이션의 결과를 나타내는 그래프이다.
상기 그래프는 최대 반복횟수가 50인 종래기술에 따른 비이진 LDPC 디코더(Decoderpre50)와 최대 반복횟수가 20인 본 발명의 일실시예에 따른 비이진 LDPC 디코더(Decodercolumn20)의 RBER(Raw Bit Error Rate)에 따른 CER(Chuck Error Rate)을 나타내고 있다. 최대 반복횟수가 20인 본 발명의 일실시예에 따른 비이진 LDPC 디코더(Decodercolumn20)는 상기 최대 반복횟수가 50인 종래기술에 따른 비이진 LDPC 디코더(Decoderpre50)와 비슷한 상기 동일 RBER 대비 CER 값을 갖는다. 따라서 본 발명의 일실시예에 따른 비이진 LDPC 디코더는 최대 반복횟수가 동일한 조건에서 종래기술에 따른 비이진 LDPC 디코더보다 수렴 속도가 빠른 효과가 있다.
100 : 메모리 컨트롤러
200 : 반도체 메모리 장치
133 : LDPC 디코더

Claims (25)

  1. 반도체 메모리 시스템에 있어서,
    인코딩된 데이터인 코드워드를 저장하는 반도체 메모리 장치;
    상기 반도체 메모리 장치에 저장된 상기 코드워드를 서브행렬들로 구성된 패리티 검사 행렬을 통해 디코딩하여 복호화된 데이터를 생성하는 디코더; 및
    상기 반도체 메모리 장치와 상기 디코더를 연결하며 상기 반도체 메모리 장치의 상기 코드워드를 상기 디코더로 제공하는 채널
    을 포함하되,
    상기 디코더는
    상기 패리티 검사 행렬에서 동일 열들(columns)을 공유하는 서브 행렬들을 순차 선택함으로써 상기 선택된 서브 행렬들을 구성하는 열들 각각에 대응하는 변수노드들을 순차적으로 선택하는 변수노드 선택 동작을 수행하는 변수노드 선택 장치;
    상기 채널로부터 제공된 상기 코드워드를 기초로 상기 선택된 변수노드들로 제공된 채널 메시지 및 상기 선택된 변수노드들 각각과 연결된 체크노드들로부터 상기 선택된 변수노드들로 제공된 체크노드 메시지들에 기초하여 상기 선택된 변수노드들을 업데이트하는 변수노드 업데이트 동작을 수행하는 변수노드 업데이트 장치; 및
    상기 선택된 변수노드들 각각과 연결된 체크노드들 각각으로 제공된 변수노드 메시지들에 기초하여 상기 체크노드들을 업데이트하는 체크노드 업데이트 동작을 수행하는 체크노드 업데이트 장치
    를 포함하는 반도체 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 디코더는,
    상기 변수노드 선택 동작, 상기 변수노드 업데이트 동작 및 상기 체크노드 업데이트 동작을 1 반복으로 하여 상기 코드워드를 성공적으로 디코딩할 때까지 상기 1 반복을 소정 회수 반복하는
    반도체 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 패리티 검사 행렬의 각 성분은 비이진 유한체(Non-binary Finite Field) 상의 비이진 원소들 중 하나이며,
    상기 디코더는
    상기 채널로부터 제공된 상기 코드워드를 기초로 채널 심볼(symbol)과 채널 LLR(log likelihood ratio) 벡터를 포함하는 상기 채널 메시지를 생성하는 채널 메시지 생성 장치;
    상기 패리티 검사 행렬을 구성하는 모든 열들에 대응하는 변수노드들의 심볼들과 상기 패리티 검사 행렬을 곱하여 영 벡터를 획득하면 상기 디코딩을 종료하고 상기 복호화된 데이터를 출력하는 신드롬 체크 장치; 및
    변수노드에 포함된 비이진 원소들 중 심볼인 변수노드 심볼에 엣지 게인을 곱한 엣지 심볼 및 변수노드에 포함된 비이진 원소들 중 심볼을 제외한 나머지 비이진 원소들의 LLR인 변수노드 LLR 벡터에 상기 엣지 게인을 곱한 엣지 LLR 벡터를 포함하는 변수노드 메시지를 생성하는 변수노드 메시지 생성 장치;
    를 더 포함하는 반도체 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 변수노드 업데이트 장치는
    상기 선택된 변수노드들 각각의 심볼을 상기 채널 심볼로 초기화하는
    반도체 메모리 시스템.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 변수노드 업데이트 장치는
    상기 선택된 변수노드들로 제공된 상기 체크노드 메시지들의 체크노드 LLR 벡터들과 상기 채널 메시지의 채널 LLR 벡터에 포함된 LLR들을 자연수로 변환하여 합친 값들을 비이진 원소 별로 계산하여 최소값에 대응하는 비이진 원소를 상기 선택된 변수노드들 각각의 심볼로 업데이트하는
    반도체 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 변수노드 메시지 생성 장치는
    상기 채널 메시지 및 상기 체크노드 메시지들에 기초하여 외부정보를 생성하는 외부정보 생성 장치;
    상기 외부정보에 기초하여 상기 변수노드 심볼을 검출하는 변수노드 심볼 검출 장치;
    상기 변수노드 심볼 검출장치에서 검출된 상기 변수노드 심볼 및 상기 외부정보 생성 장치에서 생성된 상기 외부정보에 기초하여 상기 변수노드 LLR 벡터를 생성하는 변수노드 LLR 생성 장치; 및
    상기 변수노드 심볼 검출장치에서 검출된 상기 변수노드 심볼 및 상기 변수노드 LLR 생성 장치에서 생성된 상기 변수노드 LLR 벡터에 상기 엣지 게인을 곱하여 각각 상기 엣지 심볼 및 상기 엣지 LLR 벡터를 생성하는 엣지 게인 장치
    를 포함하는 반도체 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서,
    상기 외부정보 생성 장치는
    상기 선택된 변수노드들 각각으로 제공된 상기 체크노드 메시지들 중 상기 선택된 변수노드들 각각에서 상기 변수노드 메시지가 제공될 체크노드들로부터 제공된 체크노드 메세지들을 제외한 나머지 체크노드 메시지들의 체크노드 LLR 벡터들과 상기 채널 LLR 벡터에 포함된 LLR들을 자연수로 변환하여 합친 값을 비이진 원소 별로 계산하여 상기 외부정보를 생성하는
    반도체 메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서,
    상기 변수노드 심볼 검출 장치는
    상기 외부정보에 따라 비이진 원소 별로 계산된 LLR들을 자연수로 변환하여 합친 값들의 최소값에 대응하는 비이진 원소를 상기 선택된 변수노드들 각각과 연결된 체크노드들로 제공되는 상기 변수노드 메시지들의 변수노드 심볼들로 재설정하는
    반도체 메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서,
    상기 변수노드 LLR 생성 장치는
    상기 외부정보에 포함된 비이진 원소들 별로 계산된 LLR들을 자연수로 변환하여 합친 값들 중 최소값과의 차를 구하는 외부정보 정규화 동작을 수행하여 상기 변수노드 LLR 벡터를 생성하는
    반도체 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서,
    상기 엣지 게인 장치는
    상기 변수노드 LLR 벡터의 각 행에 위치한 LLR들에 각각 대응하는 제1 비이진 원소들에 상기 엣지 게인을 곱하여 제2 비이진 원소들을 구하고, 상기 제1 비이진 원소들 각각에 대응하는 LLR들을 상기 제1 비이진 원소들 각각과 동일한 값을 갖는 상기 제2 비이진 원소들 각각의 LLR로 결정하여 상기 엣지 LLR 벡터를 생성하는
    반도체 메모리 시스템.
  12. 삭제
  13. 삭제
  14. 패리티 검사 행렬에서 동일 열들(columns)을 공유하는 서브 행렬들을 순차 선택함으로써 상기 선택된 서브 행렬들을 구성하는 열들 각각에 대응하는 변수노드들을 순차적으로 선택하는 변수노드 선택동작을 수행하는 변수노드 선택 장치;
    외부와 연결되는 채널을 통해 상기 선택된 변수노드들로 제공된 채널 메시지 및 상기 선택된 변수노드들 각각과 연결된 체크노드들로부터 상기 선택된 변수노드들로 제공된 체크노드 메시지들에 기초하여 상기 선택된 변수노드들을 업데이트하는 변수노드 업데이트 동작을 수행하는 변수노드 업데이트 장치;
    상기 선택된 변수노드들 각각과 연결된 체크노드들 각각으로 제공된 변수노드 메시지들에 기초하여 상기 체크노드들을 업데이트하는 체크노드 업데이트 동작을 수행하는 체크노드 업데이트 장치를 포함하되,
    상기 변수노드 선택동작, 상기 변수노드 업데이트 동작 및 상기 체크노드 업데이트 동작을 1 반복으로 하여 코드워드를 성공적으로 디코딩할 때까지 상기 1 반복을 소정 회수 반복하는
    디코딩 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 패리티 검사 행렬의 각 성분은 비이진 유한체(Non-binary Finite Field) 상의 비이진 원소들 중 하나이며,
    채널 심볼(symbol)과 채널 LLR(log likelihood ratio) 벡터를 포함하는 상기 채널 메시지를 생성하는 채널 메시지 생성 장치;
    상기 패리티 검사 행렬을 구성하는 모든 열들에 대응하는 변수노드들의 심볼들과 상기 패리티 검사 행렬을 곱하여 영 벡터를 획득하면 상기 디코딩을 종료하고 복호화된 데이터를 출력하는 신드롬 체크 장치; 및
    변수노드에 포함된 비이진 원소들 중 심볼인 변수노드 심볼에 엣지 게인을 곱한 엣지 심볼 및 변수노드에 포함된 비이진 원소들 중 심볼을 제외한 나머지 비이진 원소들의 LLR인 변수노드 LLR 벡터에 상기 엣지 게인을 곱한 엣지 LLR 벡터를 포함하는 변수노드 메시지를 생성하는 변수노드 메시지 생성 장치;
    를 더 포함하는 디코딩 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 변수노드 업데이트 장치는
    상기 선택된 변수노드들 각각의 심볼을 상기 채널 심볼로 초기화하는
    디코딩 장치.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 변수노드 업데이트 장치는
    상기 선택된 변수노드들로 제공된 상기 체크노드 메시지들의 체크노드 LLR 벡터들과 상기 채널 메시지의 채널 LLR 벡터에 포함된 LLR들을 자연수로 변환하여 합친 값들을 비이진 원소 별로 계산하여 최소값에 대응하는 비이진 원소를 상기 선택된 변수노드들 각각의 심볼로 업데이트하는
    디코딩 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 변수노드 메시지 생성 장치는
    상기 채널 메시지 및 상기 체크노드 메시지들에 기초하여 외부 정보를 생성하는 외부정보 생성 장치;
    상기 외부정보에 기초하여 상기 변수노드 심볼을 검출하는 변수노드 심볼 검출 장치;
    상기 변수노드 심볼 검출장치에서 검출된 상기 변수노드 심볼 및 상기 외부정보 생성 장치에서 생성된 상기 외부정보에 기초하여 상기 변수노드 LLR 벡터를 생성하는 변수노드 LLR 생성 장치; 및
    상기 변수노드 심볼 검출장치에서 검출된 상기 변수노드 심볼 및 상기 변수노드 LLR 생성 장??에서 생성된 상기 변수노드 LLR 벡터에 상기 엣지 게인을 곱하여 각각 상기 엣지 심볼 및 상기 엣지 LLR 벡터를 생성하는 엣지 게인 장치
    를 포함하는 디코딩 장치.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020180127721A 2018-10-24 2018-10-24 Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법 KR102631407B1 (ko)

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