CN101262231B - 一种块状低密度校验码的译码方法及可重构多模式译码器 - Google Patents

Abstract

本发明公开了一种块状低密度校验码的译码方法及可重构多模式译码器。本发明具体涉及一类基于单位循环置换阵的块状校验阵的译码设计，译码方法采用部分并行的最小和偏置补偿迭代算法，具有复杂度低、迭代收敛速度快的特点；译码器配置灵活，资源利用率高：首先，可支持不同码长在多种码率下的块状校验阵译码；其次，根据译码延迟和吞吐量要求，可选择配置不同的消息更新并行因子；再者，节点消息采用分布式存储，读写访问控制简单，节点消息以压缩形式保存，有效地提高了存储资源的利用率；最后，迭代更新采用多级流水线结构，充分提高了译码器的数据吞吐量。该方法和装置具有性能稳定、配置灵活、扩展性良好等优点。

Description

一种块状低密度校验码的译码方法及可重构多模式译码器

技术领域

本发明涉及高速宽带无线数字通信领域，尤其涉及一种块状低密度校验码的译码方法及可重构多模式译码器。

背景技术

与Turbo码相比，低密度校验码具有逼近香农极限的纠错性能及错误平层低、译码并行度高和延迟小的优点，特别适合应用于高速宽带无线数字通信系统中，保证数据的可靠高效传输。目前，低密度校验码在许多领域得到了应用：第二代卫星数字电视视频广播标准(DVB-S2)采用低密度校验码作为核心信道编码技术；802.16e、802.11n两个国际标准采纳低密度校验码作为补充的信道编码方案；我国数字电视地面传输标准及手机移动电视标准都将低密度校验码作为主要的信道纠错编码。

传统的低密度校验矩阵都是随机构造得到的，由于随机特性的引入，增加了译码过程中变量节点与校验节点连接关系网络的实现复杂度，硬件代价比较高。而具有结构化特性的低密度校验码更受到了人们的关注和青睐，校验矩阵的某些结构化特性，可以大大简化实现的控制逻辑，增加译码器设计的灵活性与通用性。本发明涉及的一类基于单位循环置换阵的块状低密度校验码就是其中一种。

在国内外，有很多文献讨论了结构化低密度校验码的译码方法与实现方案，但很多设计都只针对某一码率或某一部分校验矩阵有效，而并没有更多地考虑到译码器的通用性与可配置性。例如，对比文献：T.Zhang，“A 54 Mbps(3，6)-REGULAR FPGA LDPC DECODER”，2002，他给出了一种结构化规则低密度校验码的硬件译码器实现，采用了部分并行结构，迭代过程中完整地保存了变量节点与校验节点的外部信息，存储资源比较大，数据吞吐量固定；对比文献：诺基亚公司的Tejas Bhatt等人，“Pipelined Block-Serial Decoder Architecturefor Structured LDPC Codes”，他们利用部分并行调度的迭代更新算法，设计出了一种高性能的串行译码器，但他们没有考虑接收机对译码器在多种码字长度和多种编码速率方面的要求。

而在许多应用环境中，都要求译码器能够具有一定的通用特性。例如，在发送端可以感知信道环境的情形下，它可以根据当前的信道条件调整编码与调制的模式，这就要求接收机能够根据接收到的模式字做出相应的调整，对于译码器来说，就是要能够正确译码出匹配于当前校验矩阵及码率的信息流。另一方面，如果译码器能够根据系统数据吞吐量的不同，调整译码的并行度，则可以采用最小的硬件资源来实现译码，从而达到吞吐量与硬件实现复杂度的最佳折衷。因此，如何优化设计一种适合多种码率多种码长，吞吐量可配的高性能块状低密度校验码的统一译码结构，以最小的硬件资源同时实现多种模式的低密度校验码译码，具有非常可观的应用前景。

发明内容

本发明的目的是克服现有技术的不足，提供一种块状低密度校验码的译码方法及可重构多模式译码器。

1.一种块状低密度校验码的译码方法包括以下步骤：

1)设定低密度校验矩阵信息以及译码过程中的可配参数；

2)接收信道输出的解调符号信息；

3)对解调符号信息进行预处理，获得比特软信息，作为迭代初始消息；

4)校验节点分组并行更新传递给变量节点的外部消息，每组校验节点消息处理完毕后，立即更新与其相连的所有变量节点；当所有校验节点分组串行更新完毕后，结束一次迭代；

5)取变量节点的伪后验概率消息进行硬判决，并检测是否是合法码字，如果是合法码字或当前迭代次数超过预设的最大迭代次数，则终止整个迭代；否则，进入下一次迭代；

6)当迭代停止后，输出相应的硬判决比特信息流，译码结束。

2.设定低密度校验矩阵信息以及译码过程中的可配参数包括以下步骤：

1)根据发送端采用的校验矩阵，配置译码需要的校验矩阵的所有特征值p_i，j，行块数M和列块数N；

2)根据译码延迟要求，配置译码最大迭代次数ITER_max和消息更新并行因子Zf，从而确定当前译码所需要的并行处理单元数目、分布式存储器块数及实时置换网络的大小，Zf必须能够整除子块大小L，最小为1，最大为L；

3)根据度分布向量

和

并行因子Zf及M、N，初始化迭代控制逻辑单元。

3.对解调符号信息进行预处理包括以下步骤：

1)获得解调的同相正交的两路基带调制信号

2)采用最大似然准则，将单个接收符号信息转化为log₂(M)个并行比特软信息；

3)将比特软信息按映射的先后顺序写入分布式的变量节点消息存储模块。

4.每组校验节点消息处理包括以下步骤：

1)接收与其相连的变量节点送入的外部消息值；

2)对所有消息的幅度值进行比较，保存最小值与次最小值，舍弃其它值，同时保存最小值对应的节点标号；

3)对所有消息的符号位进行异或处理，保存每个消息的符号位及异或处理结果；

4)根据预设偏置因子，对最小值与次最小值做偏置减法，得到偏置后的最小值与次最小值，如果其中某个值小于0，则强制偏置为0；

5)将偏置后的最小值与次最小值、最小值节点标号及符号位的处理结果分节拍存入校验节点消息存储单元中，并同时更新为变量节点消息计算模块做准备的寄存器。

译码器装置中各个模块之间的连接关系为：校验矩阵信息初始模块与控制逻辑模块相接；迭代消息预处理模块与变量节点消息存储模块相接；变量节点消息存储模块、变量节点消息处理模块通过实时置换网络模块与校验节点消息存储模块及校验节点消息处理模块双向相接；迭代停止与硬判决输出模块、变量节点消息处理模块相接；控制逻辑模块分别与变量节点消息存储模块、实时置换网络模块、变量节点消息处理模块、校验节点消息存储模块、校验节点消息处理模块、迭代停止与硬判决输出模块相接。

变量节点消息处理模块连接关系为：外部信息恢复模块、消息缓存FIFO与加法模块相接。

校验节点消息处理模块连接关系为：符号与幅度分离器与比较器、符号缓存单元相接；第一比较器、最小值与标号锁存相接；第二比较器、次最小值与标号锁存相接；第一比较器、第二比较器都与数据选择器相接；最小值与标号锁存、次最小值与标号锁存与数据偏置操作模块相接；符号缓存单元、异或单元相接；最小值与标号锁存、次最小值与标号锁存、数据偏置操作模块、符号缓存单元、异或单元与校验节点消息压缩存储单元相接。

迭代停止与硬判决模块连接关系为：分组前次迭代消息与分组符号无变化滑动窗口相接；分组当前迭代消息与分组硬判决和校验单元、分组符号无变化滑动窗口相接；分组硬判决和校验单元、分组校验成功滑动窗口相接；分组校验成功滑动窗口与总校验成功检测单元相接，分组符号无变化滑动窗口与总符号无变化检测单元相接；总校验成功检测单元、总符号无变化检测单元跟与门相接；与门、迭代次数判定与或门相接；分组硬判决和校验单元、硬判决输出FIFO相接。

本发明具有的有益效果包括以下几个方面：

1)提供一种支持不同码长在多种码率下的块状低密度校验码译码器结构设计，通过对校验矩阵信息的初始配置，改变控制单元的控制输出，以适配不同码率或码长的块状低密度校验码译码；

2)提供一种数据吞吐量可控的译码器结构设计，通过配置不同并行因子，来达到系统吞吐量与硬件实现资源复杂度的最佳折衷；

3)提供一种最大化利用资源，最简化控制的译码器设计：节点消息采用分布式存储方式，读写访问控制简单；检验节点消息以压缩形式保存，变量节点只保存伪后验概率消息，有效地提高了存储资源的利用率；

4)提供一种多级流水线结构的迭代译码设计，充分提高了译码器的数据吞吐量。

附图说明

图1是块状低密度校验码的校验矩阵示意图；

图2是一种可重构多模式块状低密度校验码译码器方框图；

图3是变量节点消息更新模块方框图；

图4是校验节点消息更新模块方框图；

图5是实时循环置换网络模块方框图；

图6是迭代停止与硬判决模块方框图；

图7是实施例1中，3/4码率低密度校验矩阵示意图；

图8是迭代更新多级流水线示意图；

图9是实施例2中，1/2码率低密度校验矩阵示意图；

图10是实施例中，15次迭代，分组并行偏置迭代译码性能曲线图；

图11是实施例中，取不同并行因子时，译码器的数据吞吐量曲线图。

具体实施方式

以下结合附图对本发明的具体实施方式进行说明。

本领域内公知，低密度校验矩阵H每一行对应一个校验方程，对于一个行块数为M的块校验矩阵来说，一共有M*L个校验方程；对应于这个H矩阵的低密度校验码字，当且仅当上述码字满足所有校验方程时，才能译码成功，正确恢复出信息比特。对于每组低密度校验码字进行译码，需要迭代运算，在变量节点与检验节点之间反复传递与更新消息。其中，最基本的迭代译码算法称为和积译码算法或基于消息置信度的传递算法，而本发明中采用的是简化的最小和积偏置补偿算法。这个算法在似然对数域上操作，只有加减法运算，复杂度低。它的消息更新方程如下：

校验节点的更新运算，由校验节点消息更新模块完成，如下式完成更新：

$R_{m\→n}^{\left(l\right)}=\left(\underset{n^{\′}\∈N\left(m\right)\backslash n}{\mathrm{\Π}}\mathrm{sign}\left(Q_{n^{\′}\→m}^{\left(l\right)}\right)\right)\·\max [\underset{n^{\′}\∈N\left(m\right)\backslash n}{\min }\left(\right|Q_{n^{\′}\→m}^{\left(l\right)}\left|\right)-\mathrm{\β},0]---\left(1\right)$

其中，Q_n→m表示从变量节点n发送给校验节点m的迭代消息，R_m→n表示从校验节点m发送给变量节点n的迭代消息，N(m)表示与校验节点m相连的变量节点集合；β为偏置因子，用于迭代中的偏置计算。从上述更新方程可以看到，校验节点发送给与其相连的变量节点集合的消息中，幅度值只有输入消息幅度值的最小值与次最小值两种可能，而符号位则通过选择输入消息的符号位异或产生。因此，校验节点消息更新模块输出的消息只需要保存最小值，次最小值与符号位信息即可，而不必要保存所有发送消息R_m→n，这样可以大大节省存储空间。

变量节点的更新运算，由变量节点消息更新模块完成，如下式完成更新：

$Q_{n\→m}^{\left(l\right)}={\mathrm{\λ}}_n+\underset{m^{\′}\∈M\left(n\right)\backslash m}{\mathrm{\Σ}}{R}_{m^{\′}\→n}^{\left(l\right)}---\left(2\right)$

${\mathrm{\Λ}}_n^{\left(l\right)}={\mathrm{\λ}}_n+\underset{m\∈M\left(n\right)}{\mathrm{\Σ}}{R}_{m\→n}^{\left(l\right)}---\left(3\right)$

$Q_{n\→m}^{\left(l\right)}={\mathrm{\Λ}}_n^{\left(l\right)}-R_{m\→n}^{\left(l\right)}---\left(4\right)$

其中，λ_n为信道的初始似然信息，Λ_n为每个变量节点的伪后验概率。初始似然信息通过迭代初始预处理计算得到。从式(4)可以看到，变量节点传递给校验节点的消息Q_n→m可以由伪后验概率与相应校验节点传递给变量节点的消息之差产生，因此，我们可省去保存Q_n→m消息的存储空间，而只保存变量节点对应的伪后验概率，提高存储资源的利用率。

实施例1

如图7所示，本实施例中的3/4码率块状低密度校验矩阵。

在实施例中，校验矩阵信息初始模块将设定低密度校验矩阵信息以及译码过程中的可配参数：

1)矩阵行分块数为M＝8，列分块数为N＝32，其中每个子块大小为256×256，元素值为P_i；

2)设定译码最大迭代次数ITER_max＝15；设定并行因子Zf＝32，则变量节点与校验节点消息分布式存储器块数为32块；实时循环置换网络的大小为32，级数为5级；并行工作的校验节点与变量节点消息单元数目分别为32个；

设定变量节点度分布向量为：

$\stackrel{\→}{V}=[\mathrm{3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,5,5,5,5,5,5,5,3,2,2,2,2,2,2},2,2];$

设定校验节点度分布向量为：

$\stackrel{\→}{C}=\left[\mathrm{13,12,12,13,13,13,13}\right],$ 最大校验节点度为C_max＝13；

3)根据度分布向量

和

并行因子Zf及M、N，初始化迭代控制逻辑单元。

在实施例中，信道接收解调符号为QPSK或16QAM调制信号，对应于每个译码帧的符号数分别为4096或2048个。译码器迭代初始预处理模块202，根据最大似然准则，将单个接收符号信息转化为2或4个并行比特软信息，并依次循环写入分布的32个变量节点消息存储器203中，作为迭代的初始信道信息。在预处理模块202计算完毕后，给出迭代启动与使能信号，译码迭代开始工作。

在实施例中，并行处理单元为32个，校验矩阵的校验节点分为64组串行更新，每8组校验节点属于同一个子块矩阵。传统的迭代更新时序是，每一分组校验节点同时更新完毕后，更新与其相连的所有变量节点消息，接着再更新下一分组校验节点的消息，直至64个分组串行更新完毕，结束一次迭代。这种更新时序会导致校验节点处理单元与变量节点处理单元交替处于空闲状态，完成一次迭代占用时间较长。实施例中，做了相应改进，如图8所示，采用多级流水线设计，具体实施方式为：

校验节点消息读取与解压缩、变量节点消息读取与外部信息恢复、校验节点消息更新处理、校验节点更新消息压缩与存储、变量节点消息更新处理、变量节点更新消息存储六个操作并行工作；在分组校验节点消息更新模块处理当前分组节点时，分组变量节点消息更新模块处理前一分组节点，减少处理单元的空闲时间，有效地提高数据处理能力与吞吐量；为防止访问冲突，每8组校验节点更新完毕，即处于子块矩阵切换时，插入若干空闲节拍，节拍数由变量节点处理单元延迟而定。

如图3所示，变量节点消息处理模块内部连接关系为：外部信息恢复模块301、消息缓存FIFO模块302、加法模块303相接。

在实施例中，变量节点消息处理模块具体实施方式为：

每个变量节点处理单元从变量节点消息存储器中读取伪后验概率消息，送入外部信息恢复模块301产生外部信息，作为置换网络的输入，经过置换后，传递给相应的校验节点进行消息更新；另一方面，外部信息输入消息缓存FIFO模块302，等待校验节点消息更新完毕，并回传给变量节点时，取出缓存的外部消息，通过加法模块303，与最新的校验节点消息相加得到更新的伪后验概率消息。

如图4所示，校验节点消息处理模块内部连接关系为：符号与幅度分离器401与比较器402、比较器403、符号缓存单元408相接；比较器402、最小值与标号锁存405相接；比较器403、次最小值与标号锁存406相接；比较器402、比较器403都与数据选择器404相接；最小值与标号锁存405、次最小值与标号锁存406与数据偏置操作模块407相接；符号缓存单元408、异或单元409相接；最小值与标号锁存405、次最小值与标号锁存406、数据偏置操作模块407、符号缓存单元408、异或单元409与校验节点消息压缩存储单元410相接。

在实施例中，校验节点消息处理模块具体实施方式为：每个校验节点处理单元顺序接收与其相连的变量节点传递的消息，消息首先经过符号与幅度分离器401，分离出幅度信息与符号信息；幅度信息分别送入第一比较器402、第二比较器403及数据选择器404；第一比较器402比较的是当前输入信息幅度与从最小值与标号锁存405模块反馈回来的最小值的大小，如果当前输入幅度更大，则输出控制信号0，如果当前输入幅度更小，则输出控制信号1；第二比较器403比较的是当前输入信息幅度与从次最小值与标号锁存406模块反馈回来的次最小值的大小，如果当前输入幅度更大，则输出控制信号0，如果当前输入幅度更小，则输出控制信号1；第一，第二比较器的输出控制信号作为数据选择器404的选通模块，根据控制信号的不同组合，输出当前幸存最小值与标号、当前幸存次最小值与标号；此比较、选择过程的循环次数由当前校验节点的度而定，通过控制逻辑模块产生相应的比较复位信号、比较使能信号及比较停止信号；当比较、选择过程停止后，启动数据偏置操作模块407，对最小值与次最小值都进行偏置运算，并输出偏置后的最小值、次最小值；对于符号信息，一方面送入符号缓存单元408保存每个输入信息的符号信息，另一方面送入异或单元409进行异或操作，当所有信息处理完毕时，异或单元409输出的结果为所有输入信息符号位的异或结果；校验节点消息处理模块最终的输出包括：偏置后的最小值及标号、偏置后的次最小值、符号信息及符号异或结果，这些更新的消息将分节拍写入校验节点消息压缩存储单元410。

如图6所示，迭代停止与硬判决模块电路内部关系为：分组前次迭代消息601与分组符号无变化滑动窗口605相接；分组当前迭代消息602与分组硬判决和校验单元603、分组符号无变化滑动窗口605相接；分组硬判决和校验单元603、分组校验成功滑动窗口604相接；分组校验成功滑动窗口604与总校验成功检测单元606相接，分组符号无变化滑动窗口605与总符号无变化检测单元607相接；总校验成功检测单元606、总符号无变化检测单元607跟与门608相接；与门608、迭代次数判定609与或门610相接；分组硬判决和校验单元603、硬判决输出FIFO 611相接。

在实施例中，迭代停止与硬判决模块电路具体的实施方式为：

分组校验成功滑动窗口604与分组符号无变化滑动窗口605的窗口宽度取64，对应于64个串行分组；分组前次迭代消息601与分组当前迭代消息602进行符号比较，每32个消息中，只要有一个消息的符号发生变化，则送入分组符号无变化滑动窗口605的信号为0，否则为1；总符号无变化检测单元607检测分组符号无变化滑动窗口605中的信息，只要窗口中有一个信息为0，总符号无变化检测单元607就输出信号0，否则为1；另一方面，分组当前迭代消息602送入分组硬判决和校验单元603，提取符号位，完成判决与分组校验操作，校验结果送入分组校验成功滑动窗口604；总符号无变化检测单元607检测分组校验成功滑动窗口604的信息，只要窗口中有一个信息为0，总符号无变化检测单元607就输出信号0，否则为1；总校验成功检测单元606、总符号无变化检测单元607跟与门608相接，如果与门608输出信号为1，则表明当前码字为合法码字，译码成功，否则译码失败；考虑到译码迭代受到预设的最大迭代次数限制，因此，译码终止信号将由与门608的输出信号与迭代次数判定609的输出信号或操作得到，当或门610信号输出从0跳变为1时，表明整个迭代译码结束，可以顺序从硬判决输出FIFO 611输出相应的译码比特流。

在实施例中，译码器的净信息比特吞吐量计算公式为：

$\mathrm{Throughput}=\frac{f_{\max }\·N\·L\·R}{[M\·M_{\mathrm{sub}}\·T_{\mathrm{sub}}+(M-1)\·T_{\mathrm{idle}}]\·\mathrm{IT}{\mathrm{ER}}_{\max }}\mathrm{Mbps}---\left(5\right)$

其中，M为行分块数，N为列分块数，L为子块大小，R为码率；

ITER_max为译码器最高迭代次数，f_max为译码器工作时钟；

T_sub为每一分组节点更新所需要的时钟数，与校验节点的最大度值相等；

T_idle为流水线中子块切换时，插入的空闲节拍数，取决于变量节点更新的处理延迟时钟数；

M_sub为每一子块对应的分组数目，与并行因子Zf相关，M_sub＝L/Zf。

在实施例中，译码器基于Xilinx FPGA Virtex-5平台，采用Verilog硬件语言编写实现。译码器系统工作时钟为120M，最高迭代次数取值为15，并行因子Zf为32，变量节点更新处理延迟为10个时钟，根据校验矩阵相关初始信息，可以计算得到译码器的净信息比特吞吐量为：

$\mathrm{Throughput}=\frac{120\·32\·256\·3/4}{[8\·(256/32)\·13+(8-1)\·10]\·15}=54.5\mathrm{Mbps}---\left(6\right)$

如图10所示，给出了实施例3/4码率，块状低密度校验码在QPSK及16QAM调制模式下的15次迭代，最小和积偏置补偿算法译码性能曲线；

如图11所示，给出了实施例3/4码率，块状低密度校验码译码器在配置不同并行因子条件下的净信息比特吞吐量曲线。

实施例2

如图9所示，本实施例中的1/2码率块状低密度校验矩阵。

在实施例中，校验矩阵信息初始模块将设定低密度校验矩阵信息以及译码过程中的可配参数：

1)矩阵行分块数为M＝16，列分块数为N＝32，其中每个子块大小为256×256，元素值为P_i；

2)设定译码最大迭代次数ITER_max＝15；设定并行因子Zf＝64，则变量节点与校验节点消息分布式存储器块数为64块，实时循环置换网络的大小为64，级数为6级；并行工作的校验节点与变量节点消息单元数目分别为64个；

设定变量节点度分布向量为：

$\stackrel{\→}{V}=\left[\mathrm{3,3,3,3,3,3,3,3,7,7,7,7,7,7,7,7,3,2,2,2,2,2,2,2,2,2,2,2,2,2,2,2}\right];$

设定校验节点度分布向量为：

$\stackrel{\→}{C}=\left[\mathrm{7,7,8,7,7,7,7,7,7,7,7,7,7,7,7,7}\right],$ 最大校验节点度为C_max＝8；

4)根据度分布向量

和

并行因子Zf及M、N，初始化迭代控制逻辑单元。

在实施例中，信道接收解调符号为QPSK或16QAM调制信号，对应于每个译码帧的符号数分别为4096或2048个。译码器迭代初始预处理模块202，根据最大似然准则，将单个接收符号信息转化为2或4个并行比特软信息，并依次循环写入分布的64个变量节点消息存储器203中，作为迭代的初始信道信息。在初始预处理模块202处理完毕后，给出迭代启动与使能信号，译码迭代开始工作。

在实施例中，并行处理单元为64个，校验矩阵的校验节点分为64组串行更新。64组校验节点串行更新完毕，结束一次迭代。

在实施例中，迭代译码步骤与实施例1类似，可参照实施，不再重复。

如图10所示，给出了实施例1/2码率，块状低密度校验码在QPSK及16QAM调制模式下的15次迭代，最小和积偏置补偿算法译码性能曲线；

如图11所示，给出了实施例1/2码率，块状低密度校验码译码器在配置不同并行因子条件下的净信息比特吞吐量曲线。

实施例1、实施例2，都基于Xilinx FPGA Virtex-5平台验证通过。本领域内的技术人员应该明白的是，结合本发明中的上述说明，该可重构多模式块状低密度校验码译码器，既可以用可编程逻辑器件实现，如FPGA，也可以用专用芯片(ASIC)实现；在数据吞吐量小的情形下，还可以用数字信号处理器(DSP)实现。另外，结合计算机软件一般设计流程，利用软件来完成本发明中提及的操作也是可行的。

本发明实现了一种可重构多模式块状低密度校验码译码器。这里所述的方法与设备，彼此分离的单体部件可以完全是传统的，我们要求将它们的组合也就是可重构译码器总体方案作为发明进行保护。以上所述实例仅仅是对高性能信道纠错编码技术的一种应用，但本发明的真实精神和范围不局限于此，任何熟悉本领域的技术人员可以修改单体部件的算法，实现其他场合的应用。本发明仅由后附权利要求书及其等效技术方案来限定，我们要求将这些作为本发明来保护。

Claims (7)

1.一种块状低密度校验码的译码方法，其特征在于包括以下步骤：

1)设定低密度校验矩阵信息以及译码过程中的可配参数；

2)接收信道输出的解调符号信息；

3)对解调符号信息进行预处理，获得比特软信息，作为迭代初始消息；

4)校验节点分组并行更新传递给变量节点的外部消息，当前分组校验节点消息处理完毕后，立即更新与其相连的所有变量节点，同时并行更新下一分组校验节点消息；直到所有校验节点分组串行更新完毕后，结束一次迭代；

5)取变量节点的伪后验概率消息进行硬判决，并检测是否是合法码字，如果是合法码字或当前迭代次数超过预设的最大迭代次数，则终止整个迭代；否则，进入下一次迭代；

6)当迭代停止后，输出相应的硬判决比特信息流，译码结束；

所述的设定低密度校验矩阵信息以及译码过程中的可配参数包括以下步骤：

1)根据发送端采用的校验矩阵，配置译码需要的校验矩阵的所有特征值p_i，j，行分块数M和列分块数N；

2)根据译码延迟要求，配置译码最大迭代次数ITER_max和消息更新并行因子Zf，从而确定当前译码所需要的并行处理单元数目、分布式存储器块数及实时置换网络的大小；Zf必须能够整除子块大小L，最小为1，最大为L；

3)根据设定变量节点度分布向量和设定校验节点度分布向量

并行因子Zf及M、N，初始化迭代控制逻辑单元；

所述的低密度校验矩阵满足条件：

1)矩阵行分块数为M＝16，列分块数为N＝32，其中每个子块大小为256X256，元素值为P_i；

2)设定译码最大迭代次数ITER_max＝15；设定并行因子Zf＝64，则变量节点与校验节点消息分布式存储器块数为64块，实时循环置换网络的大小为64，级数为6级；并行工作的校验节点与变量节点消息单元数目分别为64个；

设定变量节点度分布向量为：

$\stackrel{\→}{V}=\left[\mathrm{3,3,3,3,3,3,3,3,7,7,7,7,7,7,7,7,3,2,2,2,2,2,2,2,2,2,2,2,2,2,2,2}\right];$

设定校验节点度分布向量为：

$\stackrel{\→}{C}=\left[\mathrm{7,7,8,7,7,7,7,7,7,7,7,7,7,7,7,7}\right],$ 最大校验节点度为C_max＝8；

4)根据设定变量节点度分布向量

和设定校验节点度分布向量

并行因子Zf及M、N，初始化迭代控制逻辑单元。

2.如权利要求1所述的一种块状低密度校验码的译码方法，其特征在于，所述的对解调符号信息进行预处理包括以下步骤：

1)获得解调的同相正交的两路基带调制信号；

2)采用最大似然准则，将单个接收符号信息转化为log₂(M)个并行比特软信息；

3)将比特软信息按映射的先后顺序写入分布式的变量节点消息存储模块。

3.如权利要求1所述的一种块状低密度校验码的译码方法，其特征在于，所述的每组校验节点消息处理包括以下步骤：

1)接收与其相连的变量节点送入的外部消息值；

2)对所有消息的幅度值进行比较，保存最小值与次最小值，舍弃其它值，同时保存最小值对应的节点标号；

3)对所有消息的符号位进行异或处理，保存每个消息的符号位及异或处理结果；

4)根据预设偏置因子，对最小值与次最小值做偏置减法，得到偏置后的最小值与次最小值，如果其中某个值小于0，则强制偏置为0；

5)将偏置后的最小值与次最小值、最小值节点标号及符号位的处理结果分节拍存入校验节点消息存储单元中，并同时更新为变量节点消息计算模块做准备的寄存器。

4.一种按权利要求1所述方法设计的可重构多模式块状低密度校验码译码器，其特征在于包括校验矩阵信息初始模块(201)、迭代消息预处理模块(202)、变量节点消息存储模块(203)、实时置换网络模块(204)、变量节点消息处理模块(205)、校验节点消息存储模块(206)、校验节点消息处理模块(207)、迭代停止与硬判决输出模块(208)、控制逻辑模块(209)；校验矩阵信息初始模块(201)与控制逻辑模块(209)相接；迭代消息预处理模块(202)与变量节点消息存储模块(203)相接；变量节点消息存储模块(203)、变量节点消息处理模块(205)通过实时置换网络模块(204)与校验节点消息存储模块(206)及校验节点消息处理模块(207)双向相接；迭代停止与硬判决输出模块(208)与变量节点消息处理模块(205)相接；控制逻辑模块(209)分别与变量节点消息存储模块(203)、实时置换网络模块(204)、变量节点消息处理模块(205)、校验节点消息存储模块(206)、校验节点消息处理模块(207)、迭代停止与硬判决输出模块(208)相接。

5.如权利要求4所述的一种可重构多模式块状低密度校验码译码器，其特征在于，所述的变量节点消息处理模块(205)内部连接关系为：外部信息恢复模块(301)、消息缓存FIFO(302)与加法模块(303)相接。

6.如权利要求4所述的一种可重构多模式块状低密度校验码译码器，其特征在于，所述的校验节点消息处理模块(207)内部连接关系为：符号与幅度分离器(401)与第一比较器(402)、第二比较器(403)、符号缓存单元(408)相接；第一比较器(402)、最小值与标号锁存(405)相接；第二比较器(403)、次最小值与标号锁存(406)相接；第一比较器(402)、第二比较器(403)都与数据选择器(404)相接；最小值与标号锁存(405)、次最小值与标号锁存(406)与数据偏置操作模块(407)相接；符号缓存单元(408)、异或单元(409)相接；最小值与标号锁存(405)、次最小值与标号锁存(406)、数据偏置操作模块(407)、符号缓存单元(408)、异或单元(409)与校验节点消息压缩存储单元(410)相接。

7.如权利要求4所述的一种可重构多模式块状低密度校验码译码装置，其特征在于，所述的迭代停止与硬判决模块(208)内部连接关系为：分组前次迭代消息(601)与分组符号无变化滑动窗口(605)相接；分组当前迭代消息(602)与分组硬判决和校验单元(603)、分组符号无变化滑动窗口(605)相接；分组硬判决和校验单元(603)、分组校验成功滑动窗口(604)相接；分组校验成功滑动窗口(604)与总校验成功检测单元(606)相接，分组符号无变化滑动窗口(605)与总符号无变化检测单元(607)相接；总校验成功检测单元(606)、总符号无变化检测单元(607)跟与门(608)相接；与门(608)、迭代次数判定(609)与或门(610)相接；分组硬判决和校验单元(603)、硬判决输出FIFO(611)相接。

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