CN102480336B - 一种准循环低密度奇偶校验码的通用快速译码协处理器 - Google Patents

Abstract

本发明公开了一种准循环低密度奇偶校验码的通用快速译码协处理器，通过配置单元实现对低密度校验码的矩阵特征的配置，通过单块宽口存储单元实现对信道信息和译码外信息的统一存储，通过运算输入控制单元和运算输出控制单元完成对各种不同校验阵译码数据的统一格式并行调度，这些统一格式的并行调度数据经过多路并行运算单元一次完成和运算与积运算，从而实现通用快速译码。采用本发明方案的协处理器，仅用一块存储资源，实现了存储资源的集中管理；运算单元可以一次完成和运算与积运算，且对各种不同维度的和节点和积节点均适用；可通过配置单元存储各种不同准循环低密度校验码的信息，实现各种不同码的通用协处理译码。

Description

一种准循环低密度奇偶校验码的通用快速译码协处理器

技术领域

本发明涉及信道编解码技术领域，尤其涉及一种准循环低密度校验矩阵码的通用快速译码协处理器。

背景技术

信道编码技术作为保证通信系统可靠传输的基本技术，在近十年来得到了飞速发展，以Turbo码、低密度奇偶校验码(LDPC码)为代表的一大批性能能够逼近理论极限的信道编码相继被发现并得到深入研究，其中LDPC码在近几年尤其得到了关注，在各项通信标准的制定中，它被广泛认为能够取代Turbo码，成为下一代通信系统的主要信道编码方案。

LDPC码以其接近香农极限的优异性能和可并行解码的译码结构，得到了广泛青睐，成为第二代数字电视广播(DVB-S2)、移动多媒体广播(CMMB)和数字电视地面广播(DTMB)等通信标准的选用信道编码，且在通信领域得到越来越广泛应用。

这些标准中，准循环LDPC码(Quasi-cyclic LDPC，QC-LDPC码)以其逼近香农限的解码门限和并行的译码结构，成为目前最受青睐的信源压缩编码之一。QC-LDPC码校验矩阵H具有以下结构：

其中，I(q_i，j)(0≤i＜m，0≤j＜n)为p×p的循环移位矩阵或全零矩阵。循环移位矩阵I(q_i，j)由单位矩阵I中的所有元素循环右移q_i，j(0≤q_i，j＜p)位构成。这种低密度的准循环校验矩阵，使得信道编码拥有较好的准循环结构，易于硬件实现。

为了适应未来通信系统的通用的要求，设计一种同时适用于LDPC码译码的译码器成为研究和实现的一个热点。由于QC-LDPC码的标准结构，使得各种不同的QC-LDPC码可以用通用的译码器进行译码。这种译码器具有简单的译码结构，可以实现高速率且低资源消耗的通用译码，使得QC-LDPC的通用应用得到了长足的发展。

然而，传统的通用译码器存在两个问题：一是存储资源的配置比较分散，需要多个独立的存储模块来支撑译码运算；二是译码过程中和运算(VNU)与积运算(CNU)交替进行，和积运算单元交替处于空闲状态，译码效率不高。

发明内容

(一)要解决的技术问题

为了克服现有技术的不足，本发明提供了一种准循环低密度奇偶校验码的通用快速译码协处理器，使其可以仅用一块存储资源实现通用译码，且译码中和运算与积运算同时进行。

(二)技术方案

为达到上述目的，本发明提供了一种准循环低密度奇偶校验码的通用快速译码协处理器，该协处理器包括：

输入单元，用于接收输入的信道信息，并经过串并变换，将p个信道信息合成一个位宽较大的数据传送给存储输入控制器，同时提供输入地址；在输入完成时，向译码地址生成单元提供输入完成指示信号；

配置单元，用于根据外部的配置地址和配置数据信号实现译码校验矩阵信息的配置；

译码地址生成单元，用于在输入完成指示信号的启动下，根据配置单元的信息生成和积运算的运算地址，并给出当前配置信息；

输出单元，用于接收到译码地址生成单元提供的运算完成指示信号后，向存储输出控制器发送读出地址，并将读出的p路码字译码结果数据串行输出；

存储输入控制器，用于在信道信息输入时选择信道信息地址和信道信息数据，否则选择运算出地址和运算出数据，作为单块宽口存储单元的输入地址和输入数据输入给单块宽口存储单元；

单块宽口存储单元，用于存储译码的和信息Λ_{j_k}与外信息R_{j_k}，由存储输入控制器提供输入地址和数据，由存储输出控制器提供输出地址，并将输出数据返回给存储输出控制器；

存储输出控制器，用于在译码结构输出时选择译码结果地址和译码结果数据，否则选择运算入地址和运算入数据，作为单块宽口存储单元的输出地址和输出数据信号与单块宽口存储单元相连接，译码结果数据即为和信息的符号；

运算输出控制单元，用于根据运算地址，将输入和信息Λ_{j_k}与外信息R_{i_k}合并为一路数据，供给存储输入控制器；

并行运算组单元，用于根据运算输入控制单元输入的和信息Λ_{j_k}与外信息R_{i，j_k}，实现p路并行和积运算，并将更新的和信息Λ_{j_k}与外信息R_{i，j_k}输出给运算输出控制单元；同时，传递运算地址和配置信息给运算输出控制单元；

运算输入控制单元，用于根据运算入地址，将运算入数据拆分为和信息Λ_{j_k}与外信息R_{i_k}，供给并行运算组单元；并传递运算地址和配置信息给并行运算组单元。

上述方案中，所述配置单元在实现译码校验矩阵信息的配置时，配置内容包含准循环矩阵的每一行块的有效循环块的数目、每一个循环块的偏移量及该循环块的位置。

上述方案中，所述单块宽口存储单元存储译码的和信息Λ_{j_k}与外信息R_{i_k}分别表示校验阵的第j个列块的第k个和信息与校验阵的第i个行块的第k个外信息，单块宽口存储单元中的每一个数据为p个和信息Λ_{j_k}的组合或p个外信息R_{i_k}的组合，和信息Λ_{j_k}初始化为信道信息，外信息R_{i_k}初始化为0。

上述方案中，所述单块宽口存储单元存储译码的和信息Λ_{j_k}与外信息R_{i_k}，在实际译码时，对于特定的第i行块第j个列块的第k行的外信息R_{i，j_k}，这一行中的所有R_{i，j_k}(0≤j＜n)，仅包含一个最小值m₁、次最小值m₂、各自的符号s_d(0≤d＜d_ic，d_ic表示第i行块的非0块的个数)，因此R_{i，j_k}(0≤j＜n)这第i行块第j个列块的第k行的外信息可以压缩存储为 $R_{i\_k}=[m_1,$ $m_2,\mathrm{index},s_1,s_1,...,S_{d_{\mathrm{ic}}}];$ 由于处理器是p行并行处理的，所以R_{i_0}～R_{i_p-1}应该存储在一起，以便它们可以同时被读出；对于和信息Λ_{j_k}，其Λ_{j_0}～Λ_{j_p-1}也存储在一起，以便p行的并行处理。

上述方案中，所述译码地址生成单元首先生成一个行块的外信息R_{i_0}～R_{i_p-1}的地址，然后生成该行块内各块对应的和信息Λ_{i，j_0}～Λ_{i，j_p-1}，并将该行块的有效循环块的数目、当前循环块的偏移量及当前循环块的位置信息传递给存储输出控制器。

上述方案中，所述并行运算组单元包含p个串行运算器，完成p路并行数据的运算；该p个串行运算器串行级连的执行和运算与积运算，在运算时，每进行一次新的和积运算时，输入为初始指示信号和维度数量信号Depth(Depth＝d_ic，d_ic表示第i行块的非0块的个数)，以及单块宽口存储单元串行提供和信息Λ_{j_k}与外信息R_{i_k}，串行运算器输出更新的R_{i_k}和Λ_{j_k}，输出数据被传送到数据总线。

上述方案中，所述输入初始指示信号和维度数量信号Depth根据并行运算组单元传递过来的配置信息确定，配置信息中每行块中非0块的个数即为维度数量信号Depth，并行运算组单元对其处理的块的数量进行计数，若当前块的数量等于配置信息中前i行的非0块的个数之和，则输入初始指示信号有效，否则输入初始指示信号无效。

上述方案中，所述运算输入控制单元将串行输入的运算入数据，通过解复用模块解复用为外信息R_{i_0}～R_{i_p-1}与和信息Λ_{j_0}～Λ_{j_p-1}两路信号，然后解压缩模块将压缩的外信息R_{i_0}～R_{i_p-1}解压为R_{i，j_0}～R_{i，j_p-1}，旋转模块将和信息Λ_{j_0}～Λ_{j_p-1}旋转移位到与外信息列对齐，同时通过延时线传递运算地址和配置信息。

上述方案中，所述运算输出控制单元通过压缩模块将外信息R_{i，j_0}～R_{i，j_p-1}压缩为R_i-0～R_{i_p-1}，通过旋转模块将和信息旋转移位为Λ_{j_0}～Λ_{j_p-1}，最后通过复用模块将两路信息复用为一路运算出数据，同时通过延时线传递运算地址和配置信息。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1)、本发明仅用一块存储资源，实现了准循环LDPC码的通用译码，存储资源的配置比较集中，不需要多个独立的存储模块来支撑译码运算。

2)、本发明的并行运算组单元，通过简单的串行数据处理，使得运算器一次完成和运算与积运算，而不需要和运算(VNU)与积运算(CNU)交替进行；且对各种不同维度的和节点和积节点均适用，故构成了通用的快速和积并行运算组单元，提高了译码效率。

3)、本发明的译码结构，其特征仅决定于循环块大小参数p，与码长码率等参数无关；不同的校验阵仅体现在配置单元中的信息的不同，故该结构通用于各种具有相同循环块大小的LDPC码。通过配置单元存储各种不同LDPC码的信息，即可实现各种不同LDPC码的通用协处理硬件设计。

附图说明

图1是协处理器结构；

图2是通用信息存储结构；

图3是运算输入控制单元结构；

图4是运算输出控制单元结构；

图5是通用串行和积运算单元结构。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明的基本思路是，利用和信息与外信息的复用及外信息的压缩存储，实现存储资源的集中配置；通过和运算与积运算的串行级连运算，使得和运算与积运算均不处于空闲状态，提高译码效率。

下面将结合附图和实施例对本发明进行详细描述。

如图1所示，图1是本发明提供的准循环低密度奇偶校验码的通用快速译码协处理器，该协处理器包括输入单元、输出单元、单块宽口存储单元、存储输入控制器、存储输出控制器、配置单元、译码地址生成单元、并行运算组单元、运算输入控制单元和运算输出控制单元。

其中，输入单元用于接收输入的信道信息，并经过串并变换，将p个信道信息合成一个位宽较大的数据传送给存储输入控制器，同时提供输入地址；在输入完成时，向译码地址生成单元提供输入完成指示信号。配置单元用于根据外部的配置地址和配置数据信号实现译码校验矩阵信息的配置。译码地址生成单元用于在输入完成指示信号的启动下，根据配置单元的信息生成和积运算的运算地址，并给出当前配置信息。输出单元用于接收到译码地址生成单元提供的运算完成指示信号后，向存储输出控制器发送读出地址，并将读出的p路码字译码结果数据串行输出。存储输入控制器用于在信道信息输入时选择信道信息地址和信道信息数据，否则选择运算出地址和运算出数据，作为单块宽口存储单元的输入地址和输入数据输入给单块宽口存储单元。单块宽口存储单元用于存储译码的和信息Λ_{j_k}与外信息R_{j_k}，由存储输入控制器提供输入地址和数据，由存储输出控制器提供输出地址，并将输出数据返回给存储输出控制器。存储输出控制器用于在译码结构输出时选择译码结果地址和译码结果数据，否则选择运算入地址和运算入数据，作为单块宽口存储单元的输出地址和输出数据信号与单块宽口存储单元相连接，译码结果数据即为和信息的符号。运算输出控制单元用于根据运算地址，将输入和信息Λ_{j_k}与外信息R_{i_k}合并为一路数据，供给存储输入控制器。并行运算组单元用于根据运算输入控制单元输入的和信息Λ_{j_k}与外信息R_{i，j_k}，实现p路并行和积运算，并将更新的和信息Λ_{j_k}与外信息R_{i，j_k}输出给运算输出控制单元；同时，传递运算地址和配置信息给运算输出控制单元。运算输入控制单元用于根据运算入地址，将运算入数据拆分为和信息Λ_{j_k}与外信息R_{i_k}，供给并行运算组单元；并传递运算地址和配置信息给并行运算组单元。

配置单元在实现译码校验矩阵信息的配置时，配置内容包含准循环矩阵的每一行块的有效循环块的数目、每一个循环块的偏移量及该循环块的位置。

单块宽口存储单元存储译码的和信息Λ_{j_k}与外信息R_{i，j_k}分别表示校验阵的第j个列块的第k个和信息与校验阵的第i个行块的第k个外信息，单块宽口存储单元中的每一个数据为p个和信息Λ_{j_k}的组合或外信息R_{i_k}的组合，和信息Λ_{j_k}初始化为信道信息，外信息R_{i_k}初始化为0。单块宽口存储单元存储译码的和信息Λ_{j_k}与外信息R_{i_k}，在实际译码时，对于特定的第i行块第j个列块的第k行的外信息R_{i，j_k}，这一行中的所有R_{i，j_k}(0≤j＜n)，仅包含一个最小值m₁、次最小值m₂、各自的符号s_d(0≤d＜d_ic，d_ic表示第i行块的非0块的个数，因此R_i，j-k(0≤j＜N)这一行的外信息可以压缩存储为 $R_{i\_k}=[m_1,m_2,\mathrm{index},s_1,s_1,...,S_{d_{\mathrm{ic}}}];$ 由于处理器是p行并行处理的，所以R_{i_0}～R_{i_p-1}应该存储在一起，以便它们可以同时被读出；对于和信息Λ_{j_k}，其Λ_{j_0}～Λ_{j_p-1}也存储在一起，以便p行的并行处理。

译码地址生成单元首先生成一个行块的外信息R_{i_0}～R_{i_p-1}的地址，然后生成该行块内各块对应的和信息Λ_{i，j_0}～Λ_{i，j_p-1}，并将该行块的有效循环块的数目、当前循环块的偏移量及当前循环块的位置信息传递给存储输出控制器。

并行运算组单元包含p个串行运算器，完成p路并行数据的运算；该p个串行运算器串行级连的执行和运算与积运算，在运算时，每进行一次新的和积运算时，输入为初始指示信号和维度数量信号Depth(Depth＝d_ic，d_ic表示第i行块的非0块的个数)，以及单块宽口存储单元串行提供的和信息Λ_{j_k}与外信息R_{i，j_k}，串行运算器输出为更新的R_{i，j_k}和Λ_{j_k}，传送到数据总线。

输入初始指示信号和维度数量信号Depth根据并行运算组单元传递过来的配置信息确定，配置信息中每行块中非0块的个数即为维度数量信号Depth，并行运算组单元对其处理的块的数量进行计数，若当前块的数量等于配置信中前i行的非0块的个数之和，则输入初始指示信号有效，否则输入初始指示信号无效。

运算输入控制单元将串行输入的运算入数据，通过解复用模块解复用为外信息R_{i_0}～R_{i_p-1}与和信息Λ_{j_0}～Λ_{j_p-1}两路信号，然后解压缩模块将压缩的外信息R_{i_0}～R_{i_p-1}解压为R_{i，j_0}～R_{i，j_p-1}，旋转模块将和信息Λ_{j_0}～Λ_{j_p-1}旋转移位到与外信息列对齐，同时通过延时线传递运算地址和配置信息。

运算输出控制单元通过压缩模块将外信息R_{i，j_0}～R_{i，j_p-1}压缩为R_{i_0}～R_{i_p-1}，通过旋转模块将和信息旋转移位为Λ_{j_0}～Λ_{j_p-1}，最后通过复用模块将两路信息复用为一路运算出数据，同时通过延时线传递运算地址和配置信息。

请再参照图1，输入单元将接收的信道信息经过串并变换成p个信道信息并行的格式。输出单元将p路并行的译码结果数据串行输出。单块宽口存储单块宽口存储单元存储译码的和信息Λ_{j_k}与外信息R_{i_k}。存储输入控制器选择向存储输入信道信息或者译码中的中间信息。存储输出控制器选择输出译码结果或者译码中间信息。配置单元配置准循环矩阵的每一行块的有效循环块的数目、每一个循环块的偏移量及该循环块的位置。译码地址生成单元提供译码运算的控制信号。并行运算组单元实现p路和积运算。运算输入控制单元将单块宽口存储单元送来的数据拆分为和信息Λ_{j_k}与外信息R_{i_k}，供给并行运算组单元。运算输出控制单元将输入和信息Λ_{j_k}与外信息R_{i_k}合并为一路数据，供给存储输入控制器。

协处理器译码时，每次从存储器中读出一个数据，并经过运算输入控制单元分解为p组和信息Λ_{j_k}与外信息R_{i，j_k}。此后p组信息通过p个串行级连和积运算单元，进行和积运算。完成运算后，p个和信息Λ_{j_k}与外信息R_{i，j_k}经过运算输出控制单元合并为一个更新的数据，其数据格式与读出时相同，然后写入到读出时的地址；如此类推，直到完成所有地址的信息的更新，即完成一次和积译码。如此和积运算单元反复迭代，即可完成译码。

实施例一：串行运算器实例

串行运算器串行级联地执行和运算与积运算

Λ′_{i，j_k}＝Λ_{j_k}-R_{i，j_k}

$R_{i,j\_k}=\underset{j^{\′}\∈N\left(i\right)\backslash j}{\mathrm{\Π}}\mathrm{sign}\left({\mathrm{\Λ}}_{i,j^{\′}\_k}^{\′}\right)\underset{j^{\′}\∈N\left(i\right)\backslash j}{\min }\left(\right|A_{i,j^{\′}\_k}^{\′}\left|\right)$

Λ_{j_k}＝Λ′_{i，j_k}+R_{i，j_k}

其结构如图5所示。由于串行运算器每次只能接收到一个和信息，故其运算应该是串行的，其运算结构如图5所示，每进行一次新的和积运算时，输入初始指示信号和维度数量信号Depth(Depth＝d_jc)，并输入外信息存储单元串行提供和信息Λ_{j_k}与外信息R_{i，j_k}，直到d_jc个信息均进入运算器，此后紧跟着输入的是下一次的和积元算的数据和控制信号Init。运算器将Λ_{j_k}和R_{i，j_k}相减，得到Λ′_{i，j_k}，进入比较器。每当输入初始指示信号有效时，比较器初始化，比较结果输出|Λ′_{i，j_k}|的最小值和次最小值和Λ′_{i，j_k}的符号S_i，j-k，而后累次对剩下的(d_ic-1)个输出Λ′_{i，j_k}进行最小值和次最小值求解及符号累加，直到下一个输入初始指示信号有效；与此同时，Λ′_{i，j_k}在深度为Depth的FIFO中移动；当下一个输入初始指示信号有效时，比较器的结果寄存到R₁中。解压缩将R₁解压，得到R_{i，j_k}，并与FIFO同步输出Λ′_{i，j_k}。最后，Λ′_{i，j_k}与R_{i，j_k}求和，得到新的和信息Λ_{j_k}。运算器输出更新的R_{i，j_k}和Λ_{j_k}，传送到数据总线。

输入初始指示信号和维度数量信号Depth根据并行运算组单元传递过来的配置信息信号确定。配置信息信号中每行块中非0块的个数即为维度数量信号Depth。并行运算组单元对其处理的块的数量进行计数，若当前块的数量等于配置信息中前i行的非0块的个数之和，则输入初始指示信号有效，否则输入初始指示信号无效。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，该协处理器包括：

输入单元，用于接收输入的信道信息，并经过串并变换，将p个信道信息合成一个位宽较大的数据传送给存储输入控制器，同时提供输入地址；在输入完成时，向译码地址生成单元提供输入完成指示信号；

配置单元，用于根据外部的配置地址和配置数据信号实现译码校验矩阵信息的配置；

译码地址生成单元，用于在输入完成指示信号的启动下，根据配置单元的信息生成和积运算的运算地址，并给出当前配置信息；

输出单元，用于接收到译码地址生成单元提供的运算完成指示信号后，向存储输出控制器发送读出地址，并将读出的p路码字译码结果数据串行输出；

存储输入控制器，用于在信道信息输入时选择信道信息地址和信道信息数据，否则选择运算出地址和运算出数据，作为单块宽口存储单元的输入地址和输入数据输入给单块宽口存储单元；

单块宽口存储单元，用于存储译码的和信息Λ_{j_k}与外信息R_{i_k}，由存储输入控制器提供输入地址和输入数据，由存储输出控制器提供输出地址，并将输出数据返回给存储输出控制器；

存储输出控制器，用于在译码结果输出时选择译码结果地址和译码结果数据，否则选择运算入地址和运算入数据，作为单块宽口存储单元的输出地址和输出数据信号与单块宽口存储单元相连接，译码结果数据即为和信息的符号；

运算输出控制单元，用于根据运算地址，将输入和信息Λ_{j_k}与外信息R_{i_k}合并为一路数据，供给存储输入控制器；

并行运算组单元，用于根据运算输入控制单元输入的和信息Λ_{j_k}与外信息R_{i_k}，实现p路并行和积运算，并将更新的和信息Λ_{j_k}与外信息R_{i_k}输出给运算输出控制单元；同时，传递运算地址和配置信息给运算输出控制单元；

运算输入控制单元，用于根据运算入地址，将运算入数据拆分为和信息Λ_{j_k}与外信息R_{i_k}，供给并行运算组单元；并传递运算地址和配置信息给并行运算组单元。

2.根据权利要求1所述的准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，所述配置单元在实现译码校验矩阵信息的配置时，配置内容包含准循环矩阵的每一行块的有效循环块的数目、每一个循环块的偏移量及该循环块的位置。

3.根据权利要求1所述的准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，所述单块宽口存储单元存储译码的和信息Λ_{j_k}与外信息R_{i_k}分别表示校验阵的第j个列块的第k个和信息与校验阵的第i个行块的第k个外信息，单块宽口存储单元中的每一个数据为p个和信息Λ_{j_k}的组合或p个外信息R_{i_k}的组合，和信息Λ_{j_k}初始化为信道信息，外信息R_{i_k}初始化为0。

4.根据权利要求1所述的准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，所述单块宽口存储单元存储译码的和信息Λ_{j_k}与外信息R_{i_k}，在实际译码时，对于特定的第i行块第j个列块的第k行的外信息R_{i，j_k}，这第i行块的第k行中所有0≤j<n的外信息R_{i，j_k}，仅包含一个最小值m₁、次最小值m₂、最小值位置索引index，各自的符号s_d，因此这第i行块第k行的所有0≤j<n的外信息R_{i，j_k}可以压缩存储为

其中0≤d<d_ic，d_ic表示第i行块的非0块的个数，n表示QC-LDPC码校验矩阵H的列块数；由于处理器是p行并行处理的，所以R_{i_0}～R_{i_p-1}应该存储在一起，以便它们可以同时被读出；对于和信息Λ_{j_k}，其Λ_{j_0}～Λ_{j_p-1}也存储在一起，以便p行的并行处理。

5.根据权利要求1所述的准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，所述译码地址生成单元首先生成一个行块的外信息R_{i_0}～R_{i_p-1}的地址，然后生成该行块内各块对应的和信息Λ_i，j_₀～Λ_{i，j_p-1}，并将该行块的有效循环块的数目、当前循环块的偏移量及当前循环块的位置信息传递给存储输出控制器。

6.根据权利要求1所述的准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，所述并行运算组单元包含p个串行运算器，完成p路并行数据的运算；该p个串行运算器串行级连的执行和运算与积运算，在运算时，每进行一次新的和积运算时，输入为初始指示信号和维度数量信号Depth，其中Depth=d_ic，d_ic表示第i行块的非0块的个数，以及单块宽口存储单元串行提供的和信息Λ_{j_k}与外信息R_{i_k}，串行运算器输出为更新的R_{i_k}和Λ_{j_k}，输出数据被传送到数据总线。

7.根据权利要求6所述的准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，所述输入的初始指示信号和维度数量信号Depth根据并行运算组单元传递过来的配置信息确定，首先读出配置信息中的维度数量信号Depth，也就是每行块中非0块的个数，然后并行运算组单元对其处理的块的数量进行计数，若当前块的数量等于配置信息中前i行的非0块的个数之和，则输入的初始指示信号有效，否则输入的初始指示信号无效。

8.根据权利要求1所述的准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，所述运算输入控制单元将串行输入的运算入数据，通过解复用模块解复用为外信息R_{i_0}～R_{i_p-1}与和信息Λ_{j_0}～Λ_{j_p-1}两路信号，然后解压缩模块将压缩的外信息R_{i_0}～R_{i_p-1}解压为R_{i，j_0}～R_{i，j_p-1}，旋转模块将和信息Λ_{j_0}～Λ_{j_p-1}旋转移位到与外信息列对齐，同时通过延时线传递运算地址和配置信息。

9.根据权利要求1所述的准循环低密度奇偶校验码的通用快速译码协处理器，其特征在于，所述运算输出控制单元通过压缩模块将外信息R_{i，j_0}～R_{i，j_p-1}压缩为R_{i_0}～R_{i_p-1}，通过旋转模块将和信息旋转移位为Λ_{j_0}～Λ_{j_p-1}，最后通过复用模块将两路信息复用为一路运算出数据，同时通过延时线传递运算地址和配置信息。

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