CN102075197A

CN102075197A - 一种ldpc译码方法

Info

Publication number: CN102075197A
Application number: CN2010106227580A
Authority: CN
Inventors: 曹雷; 闫慧; 徐松艳
Original assignee: Aerospace Long March Launch Vehicle Technology Co Ltd; Beijing Institute of Telemetry Technology
Current assignee: Aerospace Long March Launch Vehicle Technology Co Ltd; Beijing Institute of Telemetry Technology
Priority date: 2010-12-29
Filing date: 2010-12-29
Publication date: 2011-05-25

Abstract

本发明公开了一种LDPC译码方法，包括将准循环的校验矩阵进行划分的步骤；将划分后的校验矩阵进行分组的步骤；确定分组后每组子矩阵中校验节点和信息节点位置的步骤；根据校验节点和信息节点位置确定分组矩阵的步骤；根据分组矩阵的结构对节点信息进行初始化的步骤以及根据分组矩阵的结构进行译码的步骤。本发明解决了现有部分并行结构LDPC译码算法中，并行方式比较单一，实现译码算法需要消耗FPGA资源比较大的问题。

Description

一种LDPC译码方法

技术领域

本发明涉及一种LDPC译码方法，属于译码技术领域。

背景技术

近年来，LDPC码一直是编码理论界和工业界的研究重点，并且取得了一系列进展，每年在IEEE上发表的与LDPC相关的文章就达到了数百篇。由此可以看出，LDPC码作为一种逼近Shannon限的信道编码已经成为了现今编码理论界的研究热点之一，并且被写入很多新的通信标准中，逐步进入实际应用的阶段。

准循环LDPC码是一类具有低复杂度编码的构造码。它可以利用简单的移位寄存器完成编码，其复杂度与生成矩阵有关。优化的准循环LDPC在误码性能，差错平底特性等方面和随机LDPC码一样好。因此，在实际应用中，他们以低复杂度的编码以及较低的差错平底优势成为随机码的强大竞争者。准循环LDPC码凭借它的循环对称性在集成电路译码实现方面也非常有优势。在DMB-TH标准、CMMB标准及DVB-S2标准中使用的LDPC码都是准循环结构的。

LDPC译码器的设计需要考虑的两个因素是：硬件资源的消耗和译码速度。因此我们需要选择一个合适的算法，同时在译码器的结构设计上也有不同的选择，比如有串行结构、并行结构和部分并行结构，结构的选择对资源消耗和译码速度都有很大影响。在算法上一般选取最小和算法，最小和算法虽然性能上会有一定损失，但是通过简化水平运算，使得实现复杂度大大降低。在译码器结构设计上，串行结构延迟大，吞吐量小，需要很多个时钟周期才能完成一次迭代更新，而并行结构需要的硬件资源太大，因此一般采用部分并行结构。在北京交通大学逯春蕊的硕士学位论文《数字电视传输系统中LDPC码译码器的研究与FPGA实现》、电子科技大学陈博硕士学位论文《数字电视地面广播传输系统LDPC编解码方案设计》中给出了几种标准LDPC码的部分并行最小和算法的实现方案。他们的实现方案都是以LDPC校验矩阵的循环子矩阵为单位进行并行运算的部分并行结构，这种部分并行结构比较固定，需要选用较大规模存储资源及逻辑资源的FPGA，对于不同的应用需求，不利于选用相应的低功耗、小规模的FPGA来开发实现。本发明针对这一问题，提出了一种对校验矩阵进行可变划分的方法，即对部分并行的规模进行相应变化来适应实际应用的需求，给出最佳的实现方案。

发明内容

本发明所要解决的技术问题是：针对现有技术的不足，提供了一种LDPC译码方法。采用本发明解决了现有部分并行结构LDPC译码算法中，并行方式比较单一，实现译码算法需要消耗FPGA资源比较大的问题。

本发明的技术解决方案是：

对于准循环LDPC码的校验矩阵H_q，c可以表示成如下形式：

其中A_i，j为b×b的循环方阵，它的重ω相对于b是一个极小的整数，根据实际需求并结合校验矩阵的特点，可以对译码的并行单元进行选取，并行单元的选取实际上就是对校验矩阵进行划分组合的过程，主要遵循以下原则：

循环方阵A_i，j的大小，根据b的值再结合实际应用的信息速率以及所需满足的迭代次数，决定分组的大小的范围。校验矩阵H_q，c的列重的分布情况，根据列重的分布情况决定分组的大小及格式，尽量保证列重相同的在同一分组，使得信息节点更新模块的调用合理。对校验矩阵的划分和译码过程为：

(1)将准循环校验矩阵H_qc划分为m*n个b*b的循环方阵A_ij，其中，b为子矩阵A_ij的秩；i＝0～m-1，j＝0～n-1；m*b，n*b分别为校验矩阵H_qc的行数与列数；

(2)取m，n的公约数t作为对校验矩阵进行分组的大小；若m，n互质，则选取最小的x，y，使得m+x，n+y存在公约数t；每个分组B_k，1由t*t个的A_ij组成，其中，k＝0～(m/t-1)，l＝0～(n/t-1)；

(3)确定每个A_ij中每个校验节点和信息节点的位置，所述位置采用校验节点和信息节点在B_k，1中行号与列号进行标识；将校验节点和信息节点位置完全互不重叠的A_ij分入同一个B_k，1中；转入(4)；

(4)若B_k，1的行重与列重均为1；则转入(5)；否则返回(3)重新确定A_ij的分组；

(5)根据B_k，1矩阵结构，利用译码时输入的信道信息对译码所需的节点信息进行初始化；

(6)译码过程中，利用初始化后的节点信息和B_k，1的矩阵结构进行译码。

本发明与现有技术相比的优点在于：本发明方法大大降低了译码算法实现的并行规模，减少了译码算法实现所需的存储器个数。本发明方法实现译码算法所占用的FPGA资源约为现有方法的1/t，所需的存储器RAM个数也为现有方法的1/t。这就大大降低了LDPC译码算法实现所需FPGA资源的规模，为LDPC码在低功耗、小规模FPGA上的应用提供了有效技术途径。

附图说明

图1为本发明流程图；

具体实施方式

下面针对国标DMB-TH标准的码率为0.4的LDPC码给出具体实施方式。国标DMB-TH标准中0.4码率LDPC码的校验矩阵H用子矩阵A_i，j表示成H_q，c的形式如式(1)所示：

其中A_i，j为127×127的矩阵，是行重为1循环矩阵或全0矩阵，H矩阵的其它相关参数为：c＝35，t＝59，即矩阵H_q，c是35行，59列；整个H的大小是4445行，7493列；行重为7和8，列重为3、4和11。H矩阵中1的总数为275×127。

下面以每个非0循环子矩阵第一行中1的位置来表示这个子矩阵A_i，j，整个校验矩阵H_q，c可表示成如表1所示的形式：

表1校验矩阵H_q，c

校验矩阵H_q，c的1～20列

	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16	17	18	19	20
																					1
2		1
																					3	32	8
4		104	8	1
																					5		104	8	1
6				104	8	1
																					7				104	8	1
8						104	8	1
																					9						104	8	1
10	126							8	32	1
																					11								104	7	1
12										104	7	1
																					13										104	8	1
14												104	8	1

15		104	8	1
										16		104	7	1
17				104	8	1
										18	40			8	32	1
19						104	8	1
										20						104	8	1
21	18							8	32
										22								104
23
										24
25
										26
27
										28
29

30
	31
32
	33
34
	35	0

校验矩阵H_q，c的21～40列

校验矩阵H_q，c的41～59列

	41	42	43	44	45	46	47	48	49	50	51	52	53	54	55	56	57	58	59
																				1			3						13	117
2								29				92				23			79
																				3				3				34			117		68
4			115										84			28			68
																				5						62			12		13		117
6										62	102					92			117
																				7								62				92	13
8			53						122			62			12				13
																				9		21	53					8			12			92
10										78				62	102		12
																				11					110				122	3
12				41									122	8
																				13	81				74		70			112				29

14	81					74			70					8		62
																		15	126			21				70			78		8
16		60		66						110			115
																		17		81						53				115	78
18					42				21				70				122
																		19						67	41				110			115
20	16						42		67					110		17
																		21		2							41				110	70
22								81	42			41			53
																		23					126				66	67				53
24			24								42		67		21
																		25						31	126						41
26								2			60	81			67
																		27	89		24					31			81			67

28	48	22			2			60			67
												29		89	69					2		60		66
30			69			63	2			81
												31	120					57	24		63			81
32				40	24			63		126
												33				48				24		63		126
34				69		57		116	63
												35					48			40	57		16

根据实际需求并结合校验矩阵的特点，可以对译码的并行单元进行选取，并行单元可分为5×5子矩阵或12×12子矩阵。这里给出5×5子矩阵为并行单元的实现方案。

首先对校验矩阵H_q，c进行划分组合，将矩阵划分为7×12个块，其中在第1列前补1列全0，使得所有块都为5×5的子矩阵，然后以5列为一组对矩阵划分组合为行重列重都小于等于1(最好为1)的5×5子矩阵，这样每个5×5子矩阵的节点信息可以存储在1个深度为635，位宽为信息位宽(一般取6位)的RAM中。整个译码算法调用7个8校验节点更新模块、5个3信息节点更新模块、5个4信息节点更新模块和2个11信息节点更新模块。例如5～9列可划分组和为3个5×5子矩阵，如表2所示：

表2 5～9列矩阵

其中数字上标表示的是该节点子矩阵在第几个校验更新模块中调用，3个矩阵块的节点信息分别存储在3个深度为635的RAM中，在信息节点更新时调用1个3信息节点更新模块，RAM的读写地址按0～634递增；在校验节点更新时RAM的地址按节点的行标从0～634递增对应的列标进行读写。

下面再给出35～39列的划分方式，如表3所示：

表3 35～39列矩阵

这种方式是按5列为1组的行复用的组合方式，整个校验矩阵划分下来总共需要70个深度为635的RAM，其中一些RAM地址未使用；如果再结合组之间的列复用，最终只需要55个深度为635的RAM。

如果信息采用6位软判决数据，以循环子矩阵为并行单元译码时需要使用275个位宽为6深度127的RAM，调用30个8校验节点更新模块、5个7校验节点更新模块、31个3信息节点更新模块、18个4信息节点更新模块和10个11信息节点更新模块。而按本发明方法采用5×5子矩阵为并行单元时只需要使用70个位宽为6深度635的RAM，调用7个8校验节点更新模块、5个3信息节点更新模块、5个4信息节点更新模块和2个11信息节点更新模块，在校验节点更新时RAM读写地址选择方面会增加一些资源，总的来说所占用的FPGA资源约为原方案的四分之一。在200M的FPGA系统时钟下，两路复用迭代20次可处理信息率为60Mbps的数据，这为该LDPC码译码算法在信息率为10～100Mbps中的应用提供了更好的解决方案。

下面就结合图1所示流程图和具体实施例对本发明的译码流程进行介绍。

1.整体结构设计

首先对信息节点初始化，将收到的信道信息按各个信息节点的方式写入RAM中，可调用信息节点更新模块，将更新输入的信息节点信息设为0，只有输入的信道信息有效。

调用存储器读写控制模块来控制信息节点更新和校验节点更新时对RAM地址的读写次序。

按发明内容中给出的子矩阵的组合方式，调用7个8校验节点更新模块对校验节点进行更新，然后分别调用5个3信息节点更新模块、5个4信息节点更新模块和2个11信息节点更新模块对信息节点进行更新，同时对判决输出进行更新，并存入判决输出存储器中。

完成20次迭代后，将判决输出存储器中每一信息位的最终判决输出依次读出。

2.校验节点更新模块

校验节点更新模块(以下称cfu)要做的工作包括三部分：求参与运算各数据绝对值中的最小值、求各数据符号值的乘积、将所得最小值和符号值合并成新的数据。

参与cfu运算的数据来自从节点信息RAM读取出的数据，但对于每一个输出，并不是所有输入的数据全都参与，当算一组中每个点得更新数值时，要把当前点的信息排除，只计算其他几个点上的数值。

cfu是针对矩阵每个校验式所在的行进行的更新运算，是对该行为l的位置的节点进行计算，得出每个节点对应的更新值。这里调用了7个8节点cfu，对于其中一些只有7个1的行，需要填充一个正最大幅度的节点值，这样不影响7个校验节点的更新。单个校验节点更新是用校验矩阵同一行中其他7个节点的符号位的异或和数据绝对值的最小值来更新的。先将所有8个数的最小值和次小值求出，再将得到的值分别和8个输入相比较，得到最终所需的最小值。同样，对于求符号值模块，先将所有8个数的总异或值求出，再将得到的值分别和所对应的输入异或，得到最终所需的符号值。将最终的输出值存入相应的RAM地址中，供信息节点更新使用。

3.信息节点更新模块

信息节点更新模块(以下称bfu)要做的工作就是加和运算。加和运算的数据来自信道信息数据和从节点信息RAM读取出的数据，同cfu一样，对于每一个输出，并不是所有输入的数据全都参与，而且当算一组中每个点得更新数值时，要把当前点的信息排除，只计算其他几个点上的数值。

bfu是针对校验矩阵每个比特节点所在的列进行的更新运算，是对该列为1的位置的节点进行计算，得出每个节点对应的更新值。根据对校验矩阵的统计，校验矩阵的列重在不同位置分别为3，4和11，需要分别调用5个3节点bfu、5个4节点bfu和2个11节点bfu对信息节点进行更新。

bfu的运算过程，以3节点bfu为例，有3个节点值要参与计算，当算第一个节点更新值的时候，将后两个节点值和信道信息输入值代入公式计算；当算第二个节点更新值的时候，将1，3号节点值和译码器输入值代入公式计算；以此类推，当算最后一个节点更新值的时候，将前两个号节点值和译码器输入值代入公式计算。而判决信息是将信道信息输入值和同一列中全部节点值一起求和所得值的符号位，因此，为了提高运算速度，节省资源占用和降低复杂度，对bfu也做一些改进。可以将信息节点更新运算和判决过程都在bfu中进行，这样bfu不仅输出更新后的比特节点值送给节点RAM存储供cfu使用，还将经过译码迭代的判决数据输出，送给判决输出存储器。

4.存储器模块

存储器模块分为两部分，分别是存储器RAM和存储器读写控制模块。其中存储器是由RAM组成，用来存储cfu的输出值和bfu的输出值，节点信息数据的存取和地址映射由存储器读写控制模块来控制。这部分模块在译码运算过程中没有体现，但是却是整个译码器最为核心的部分。

按发明内容中给出的子矩阵的组合方式使用的70个RAM存储bfu更新后的数值，经过地址映射将数据排列成cfu需要的顺序，供cfu读取做更新运算使用；存储cfu更新后的数值，经过地址映射将数据排列成bfu需要的顺序，供bfu读取做更新运算使用。由此可见地址映射其实就是排序的过程，存进来的数需要换一下次序供下一模块直接读出使用。放到RAM上来考虑就是读写地址的问题，因此叫做地址映射。存储器读写控制模块控制译码算法中使用的70个RAM，按发明内容中给出的子矩阵的组合方式的矩阵中1的排列顺序，在存储cfu更新后的数据时，RAM的读写地址按0～634递增，在校验节点更新时RAM的地址分别按这70个矩阵中1的行标从0～634递增对应的列标进行读写。

5.判决输出

上述过程迭代20次后，将第20次迭代更新后的判决输出存储器中的值做为最终判决依次输出，完成该LDPC码的译码块(7493个数据)的译码输出。

本发明未详细说明部分属本领域技术人员公知常识。

Claims

1.一种LDPC译码方法，其特征在于通过以下步骤实现：

(2)取m，n的公约数t作为对A_ij进行分组的大小；若m，n互质，则选取最小的x，y，使得m+x，n+y存在公约数t；每个分组B_k，1由t*t个的A_ij组成，其中，k＝0～(m/t-1)，l＝0～(n/t-1)；