CN101471673A - Ldpc码存储单元划分方法以及一种ldpc码存储器 - Google Patents

Abstract

一种低密度奇偶校验LDPC码的存储方法，包括：以LDPC码的校验矩阵的基矩阵包含的变量节点个数C为单位，将存储空间划分为多个子块，其中每一个子块用于存储对应的变量节点信息；将所述多个子块进行组合，形成并行处理分支，以便用于所述LDPC码的译码。针对LDPC码矩阵的特点，利用本发明的LDPC码的存储方法，能够简便地实现部分并行译码结构，在保证译码速度的前提下，有效降低LDPC码译码器的空间复杂度。

Description

LDPC码存储单元划分方法以及一种LDPC码存储器

技术领域

本发明涉及通信系统，更具体地，本发明涉及一种LDPC码的存储方法以及一种LDPC码存储器。

背景技术

研究表明，纠错编码是逼近可靠通信信道容量的有效方法。随着信道编译码技术和通信业务需求的发展，现代纠错编码技术受到越来越多的关注。除纠错性能之外，编译码复杂度是纠错码实际应用中必须考虑的因素。1993年，一类并行级联卷积码，Turbo码问世，并以其快速的编码和优越的译码性能很快得到了广泛应用。与此同时，一种线性分组码——低密度奇偶校验(LDPC)码，以其更为简单的迭代译码算法和更为优越的纠错的性能引起了人们浓厚兴趣。

信道编码研究者已经证明：基于置信传播(belief propagation，简记为BP)算法的二元低密度奇偶校验(low-density parity-check，简记为LDPC)码的迭代译码性能与加性高斯白噪声信道容量只有0.0045dB(参见参考文献1：S.-Y.Chung，G.D.Forney，Jr.，T.J.Richardson，and R.Urbanke.Feb.2001.On the design of low-densityparity-check codes within 0.0045 dB of the Shannon limit.Vol.5，pp.58-60.IEEE Commun.Lett.)的距离。此外，并行的译码结构，也使得LDPC码在高速编译码领域优势明显。

由于LDPC码性能优越、译码复杂度低，已成为一些现代通信系统首选的前向纠错(forward error correcting，简记为FEC)码。例如第二代数字卫星视频广播系统(Digital video broadcasting satelliteversion 2，简记为DVB-S2)、清华提出的数字电视地面广播系统(Digital television terrestrial broadcasting，简记为China DVB-T)、泰美(TiMi)公司提出的移动多媒体广播系统(Mobile multimediabroadcasting，简记为China CMMB)都使用了LDPC码为内码的级联码作为其信道编码。

然而，对于这些广播系统的移动接收机来说，要求LDPC码译码器功率、空间复杂度和时间复杂度越低越好。这样，在功耗、译码速度、译码器复杂度等方面的折中优化成为译码器设计中必须考虑的问题。为此，这些移动多媒体标准中提出了许多新的LDPC码构造方法和新的码矩阵。这些LDPC码可以非常容易的实现部分并行的译码结构，从而在译码速度和复杂度间获得折中。但是，码构造中规律性将带来一定的纠错性能损失，为了获得更好的纠错性能，在一些新的LDPC码的构造方法中，矩阵构造的随机性得到增强，这导致了译码器在并行处理中出现新的问题。

另一方面，在传统BP算法中，所有的信道信息、变量节点信息和校验信息都需要存储，如何设计有效的存储器结构和访问方法成为译码器设计的关键问题之一，这也将直接决定译码器的功耗、速度和复杂度。由于矩阵构造上的差别，参考文献2(J.Dielissen，A.Hekstra，and V.Berg.Low cost LDPC decoder for DVB-S2.2006.Philips Research，High Tech Campus 5，5656 AE Eindhoven，The Netherlands)和参考文献3(K.Shimizu，T.Ishikawa，N.Togawa，T.Ikenaga and S.Goto，Partially-Parallel LDPC Decoder Based on High-Efficiency Message-Passing Algorithm，＂in Proc.Int.Conf.on Computer Design(ICCD)，pp.503--510，Oct.2005.)中提出的适用于DVB-S2所采用的移位LDPC码的存储器结构和访问方法不再适用于如STiMi标准中采用的LDPC码。为了进一步降低存储单元的使用，降低译码器的计算复杂度，不仅需要提出新的译码算法和消息存储方法，如参考文献2所提出方法，同时，也需要提出更为有效的存储器的结构和访问方法。

为了减少存储器的使用量，已经提出了很多译码算法和消息存储方法，其中，以校验节点为中心的(check node central，简记为CN_C)的BP算法能有效的降低迭代次数，降低功耗。同时，由于处理中以校验节点为中心进行计算，因此，不需要存储校验节点信息，而只需存储变量节点信息，这可以大大降低存储单元的使用。这两项技术非常符合移动多媒体终端对低功耗和低复杂度的要求。

对于BP译码算法，需要存储所有的信道信息、变量消息和校验消息，所耗的存储单元巨大，必须合理的设计存储器结构才能有效的进行消息的读写和运算。事实上，无论选择何种译码算法，存储单元的结构和读写方法将最终决定译码器的速度和复杂度。在前面，已经对STiMi标准采用的LDPC码校验矩阵进行了分析。值得注意的是，在图2基矩阵的选取可以是任意的，而图1子矩阵的扩展方式也并不唯一，可以推广为一种校验矩阵构造方法。与之前DVB-S2中所用的矩阵不同，通过这种方法构造的矩阵随机性更强，在存储器的访问中会遇到更多的访问冲突。特别是对于只存储变量节点信息的算法，由于信息存储量的降低，存储器的访问量相对增加，现有的存储结构和访问方法无法再满足需要，而目前，还没有对STiMi所用LDPC译码器的存储结构和访问方法的相关专利。因此，为了获得适用于移动多媒体终端的高效LDPC译码器，必须针对这类矩阵的一般特点设计存储器结构和访问方法。

发明内容

因此，本发明通过分析STiMi标准中使用的LDPC码校验矩阵结构，利用其中的规律，提出了一种LDPC码的存储方法及一种存储器，以在移动多媒体广播系统中获得更好性能。本发明提出的方法并不局限于STiMi标准，通过对这些规律的推广，并获得其它的LDPC码构造方法，本发明提出的方法可以适用于更为广泛的LDPC码。

根据本发明的一方面，一种低密度奇偶校验LDPC码的存储方法，包括：以LDPC码的校验矩阵的基矩阵包含的变量节点个数C为单位，将存储空间划分为多个子块，其中每一个子块用于存储对应的变量节点信息；将所述多个子块进行组合，形成并行处理分支，以便用于所述LDPC码的译码。

根据本发明的另一方面，一种用于低密度奇偶校验LDPC码的存储器，包括：多个第一区，以LDPC码的校验矩阵的基矩阵包含的变量节点个数为单位，将存储器的存储空间划分为多个第一区，其中每一个第一区用于存储对应的变量节点信息；将所述多个第一区进行组合，形成并行处理分支，以便用于所述LDPC码的译码。

针对LDPC码矩阵的特点，利用本发明的LDPC码的存储方法，能够简便地实现部分并行译码结构，在保证译码速度的前提下，有效降低LDPC码译码器的空间复杂度。

附图说明

图1：STiMi标准LDPC码子矩阵结构；

图2：由图1的标准子矩阵结构得到的STiMi标准LDPC基矩阵结构；

图3演示了根据本发明实施例的并行访问存储器划分；

图4演示了根据本发明实施例的并行存储结构；

图5演示了根据本发明实施例的并行访问存储结构寻址格式；

图6演示了根据本发明实施例的串行访问存储器划分；

图7演示了根据本发明实施例的串行访问存储结构。

具体实施方式

已知LDPC码的高速译码特性来源于并行处理，而并行结构的实现与校验矩阵的结构密切相关。虽然全并行的LDPC码译码器对于实际应用系统来说是不可接受的，但是在分析中，仍然以全并行为目标进行分析，从而在实现时可以自由选择。首先对已有的STiMi标准中所给LDPC码校验矩阵进行分析。

以STiMi使用的LDPC码校验矩阵为例来描述本发明。图1给出了STiMi使用的LDPC码校验矩阵的子矩阵索引形式，该码码长为9216，码率1/2。矩阵中每行代表一个校验节点所连接的变量节点，其中每个元素代表构成该行校验关系的变量节点序号，即与该行表示的校验节点相连的变量节点非零元素的列位置。以图1第一行为例，其6个元素0、6、12、18、25和30表示与第一个校验节点相连的变量节点分别是第1、7、13、19、26、31个。对应与校验矩阵，在第一行的第1、7、13、19、26、31列上的元素为1，其他为0。进一步观察可以发现，图1矩阵可以由图2矩阵扩展而来。这里定义图2矩阵为基矩阵，其中元素记为Bi，图1矩阵为校验矩阵的子矩阵，其中元素记为E_i。那么，通过选择一组扩展因子{k_i，0≤k_i≤255，i∈Z⁺}，将图2索引形式的基矩阵中各元素按E_i＝B_i+36 x k_i进行扩展，就可得到图1的子矩阵。进一步对图1的子矩阵中的元素按照P_p，i＝mod(E_i+36 x p，9216)进行扩展，这里p表示校验矩阵中第p个子矩阵，对于本例中的LDPC码p为0～255之间的正整数。P_i表示扩展后校验矩阵中的元素。由于本例LDPC码是(3，6)规则码，因此，经过上述两次扩展后得到的校验矩阵的索引形式是一个4608 x 6的矩阵，为了观察方便，我们对该校验矩阵的每一行元素按数值大小升序排列，得到最终STiMi所使用的LDPC码校验码。

根据BP迭代算法，校验节点软信息和变量节点软信息都需要存储在存储器中。这里我们考虑以校验节点为中心的BP迭代算法。对于这种算法，所有的译码迭代运算都以校验节点为中心，寻找相应的变量节点信息进行运算。因此，只需考虑变量节点信息的存储和访问情况，而校验节点信息只需顺序存储即可。更进一步，在有些更为简单的译码算法中，只需要存储变量节点信息，而不需要存储校验节点信息。基于上述考虑，本发明中，给出变量节点信息的存储方法。该方法不局限于某种特定的译码算法，但特别适用于以校验节点为中心的BP迭代算法。

从上述校验矩阵扩展方法可知，校验矩阵中所有元素都是由一个子矩阵按P_p，i＝mod(E_i+36 x p，9216)的关系扩展而来。这意味着，如果将变量节点存储空间以36为单位划分为若干子块。在译码时，只需获得一个子矩阵中某个元素的存储单元地址，就可以根据上述扩展关系，获得其它子矩阵中相应元素的地址，这将大大减少寻址的复杂度和存储地址信息所需的空间，同时实现并行运算。进一步，注意到图2基矩阵中元素都不大于36，而图1子矩阵是由图2基矩阵按E_i＝B_i+36xk_i的关系扩展而得，如果对每个存储子块再次以6为单位划分成6个小子块，那么，如图2可示，除了阴影部分的两个元素外，其它各行中元素都分别处于不同的小子块中。例如，将第一个变量节点存储子块划分为6个小子块，即将元素0～35划分为0～5，6～11，12～17，18～23，24～29，30～35六个存储小块，那么图2第一行元素分别处于在六个存储小子块中，以此类推，可以将存储器以6为单位划分成1536个小子块。我们知道，要实现并行访问，必须保证所访问的内容在独立的存储块中。因此，根据上述方法，把一个大存储器划分为1563个独立的小子块，再利用一些冲突处理方法，就可以同时访问1536个存储小子块。

1)并行访问存储器结构

为了实现并行访问，将存储器划分成若干独立的单元块。在前面的分析中，已经得到了对STiMi所用LDPC码译码器存储器划分的方法。但是，全并行访问1536个小子块控制逻辑复杂，计算单元太多，对于实际应用来说是无法接受的。因此，这里给出一种部分并行的存储器结构，在保证译码速度的同时，大大降低控制复杂度。

本发明提出的存储方法并不单独针对STiMi标准，而是对一类符合某些共同规律的LDPC码通用。这类LDPC码至少符合以下规律：

a)LDPC码的M×N校验矩阵由某个M_B×N_B的基矩阵两次扩展而成，其索引形式可写成M_B×d_c的矩阵，其元素组成集合B；

b)基矩阵的一次扩展子矩阵元素E_i符合公式E_i＝C×k_i，其中，k_i为扩展系数{k_i，0≤k_i≤K-1，i∈Z⁺}，C为基矩阵包含的变量节点个数，K×C＝N；

c)基矩阵的二次扩展校验矩阵中每行元素P(0：d_c，n)符合公式

其中

表示取下限，mod()为取模运算；

d)基矩阵符合如下规律：

定义集合 $M_c\left(d\right)\⋐B,$ 且当d≠d’时，M_c(d)∩M_c(d’)≡Φ；D{d|0≤d≤C/d_c}，M_c(D)＝B；I{I|0≤i≤C/d_c-1}；J{J|0≤j≤M_B}；b(i，j)为基矩阵中元素，则：

如果b(i，j)∈M_c(d)，那么，

$\∈M_c\left(d^{,}\right),d^{,}\∈\{D\backslash d\}.$

根据BP算法，对一个连接d_c个变量节点的校验节点c，其消息的更新需要获得与之相关的d_c个变量节点信息。为了获得实现高速译码，必须保证一个计算单元能同时获得d_c个变量节点信息。为了达成这一目的，给出如下变量节点信息存储方法。这里，每个变量节点信息的存储地址与校验矩阵中相应元素的值一一对应：

1.以C为单位将变量节点存储器存储空间顺序划分为多个子块；

2.根据上述LDPC码符合的规律d，若将M_B×N_B的基矩阵中元素集合划分为连续的d_c子集，基矩阵中每一行的各个元素都将分别处于某一个小块中，不存在同一行两个元素处于同一小块中的情况。因此，可以按将第一子块进一步划分为d_c小块，每个小块所含存储单元的个数与上述基矩阵元素集合划分成子集中元素个数相同。对其它子块，以与第一子块相同方法进行划分。这里，也可以根据并行的需要，对每个子块划分成的小块进行适当合并。

3.以子块为单位，根据并行处理单元的多少，将不同子块重新组合，形成并行处理分支，每个分支包含d_c个独立的存储单元块，每块包含若干小块。相邻两个并行分支相应位置变量节点序号的差值(gap)相同。译码器在节点计算时，计算节点对每个分支的d_c个独立存储单元块同时进行访问，获取所需变量节点信息，由此提高译码速度。

根据上述划分方法，可以自由地对存储空间进行划分，适应各种译码速度的要求。利用划分后形成的存储空间结构，每个并行分支可以同时访问与某个校验节点相连的d_c个变量节点信息，而不会产生冲突，这大大加快了译码速度。在满足译码速度要求的前提下，可以减少并行分支数，降低译码器复杂度。

本发明提出的方法并不局限于特定的译码算法或消息存储形式，具有普适性。因为可以一次完成一个校验节点处理所需的所有信息，并且不产生冲突，该方法特别适用于以校验节点为中心的BP算法和只存储节点信息的消息存储方式。在这种情况下将获得最小的存储器使用量，进一步降低了译码器规模。

利用一些冲突处理手段，上述方法同样适用于某些并不完全符合规律的LDPC码。例如，STiMi标准采用的LDPC码，根据上述划分，将在处理中出现少量冲突。通过对冲突的特殊处理，本方法仍然适用。在后面，将以此为实例，对本发明所述方法进行描述。

2)串行访问存储结构

在校验矩阵中引入规律性，将损失纠错性能。为了获得更好的纠错性能，LDPC码的设计将趋随机化。在某些应用中，并不需要非常高的译码速度，而需要更好的译码性能。为此，在利用上述规律生成了一个比较规则的矩阵后，通过某些变换，打乱其中的一些规律，达到满足一定的度分布设计的目的。或者在选取基矩阵时，选用了更为随机的矩阵，这样，采用上述并行访问存储结构时会出现较多的冲突，使译码器复杂化。为了解决这一问题，获得在更广泛的LDPC码上适用的存储结构，本发明提出了一种针对串行访问的存储方法。只需符合并行存储结构中定义的规则(a)—(c)的LDPC码，都能适用该方法。这类LDPC码的校验矩阵，可以看成是由基矩阵一次扩展后的子矩阵根据P_p，i＝mod(E_i+36 x p，9216)扩展而来，子矩阵中元素间没有其他规律可寻。由此可见，串行访问的LDPC码存储方法针对更为一般的LDPC码而设计。

针对串行访问的LDPC码存储方法如下：

1.以C为单位将存储器顺序划分为若干子块，每个子块含有N/Q个变量节点消息，Q为并行分支数；

2.根据并行处理单元的多少，将若干子块进行组合，形成新的存储单元块，形成并行分支数。相邻两个并行分支对应的存储单元块相应位置变量节点序号的差值(gap)相同。即，设并行分支数为Q，R_j，_i表示第j个并行分支，即第j个存储单元块中第i个变量信息的地址，则

R_j，i＝mod(R_0，i+j*gap，N)0≤j≤Q             (1)

3.在译码运算时，每个并行分支连续读取或写入d_c个变量节点信息。

利用上述方法，可以方便的根据译码速度的需要划分存储单元，形成Q个并行分支。每个并行分支对应一个计算单元。因为基矩阵构造的随机性，每个计算单元都可能访问到所有的存储单元块。因此，在存储单元划分中，要求相邻两个并行分支对应的存储单元块相应位置变量节点需要差值相等，这样，只需通过简单的移位，就可由一个并行分支的相对访问地址，计算得到其它分支所需信息的地址。

下面利用具体实例来阐述根据本发明的LDPC码存储方法。

以STiMi标准中1/2码率LDPC码为例，其基矩阵如图2所示，扩展得到如图1所示的子矩阵。注意图2矩阵中阴影部分，由于这两个特殊点的存在，使得该LDPC码并不完全符合码规律d)，因此在适用并行访问存储结构时需要考虑冲突处理。这里，给出了一种通过额外存储单元来处理冲突的方法。在下面的实例中，都以Q＝16个并行分支数为例，但是，本发明所提算法不局限与此，并行分支数可以根据实际译码器需要任意选择。

根据针对并行访问的存储方法，首先将存储器划分为如图3所示结构，图中N_B＝36，d_c＝6，K＝256。可见，存储器被划分为1536个小子块，每个小子块含有6个存储单元。每6个相邻的小子块组成一个子块。然后，根据并行访问存储器划分准则3，对子块进行组合，形成译码器最终的存储结构如图4所示。如下所示，表1给出了每个子块的最终存储结构：

表1：子块C(m，n)的存储结构

 

B+0

B+6

B+12

B+18

B+24

B+30

 

B+1	B+7	B+13	B+19	B+25	B+31
								B+2	B+8	B+14	B+20	B+26	B+32
B+3	B+9	B+15	B+21	B+27	B+33
								B+4	B+10	B+16	B+22①	B+28	B+34	B+22②	B+22③
B+5	B+11	B+17	B+23		B+35		B+29

B＝576*m+36*n，

①当mod(m，3)＝＝0时，②当mod(m，3)＝＝1时，①当mod(m，3)＝＝2时

可见，为了避免冲突，增加了2列存储单元，将可能出现冲突的节点信息存储在这两个额外的冲突处理存储单元中。在计算时，当计数器技术到相应位置时，进行冲突处理，将访问地址指向冲突处理存储单元。由于，B+22节点的冲突较为复杂，因此，适用了两个冲突处理存储单元来分别存储不同情况下的节点信息，具体参见表1。为了方便寻址，设计了图5所示的地址结构。利用这种结构，只需对地址各字段进行简单的判断和加减运算，即可处理冲突。具体地说，在处理表1中B+29的冲突时，判断第2和第4字段，当分别指示为各并行分支中第5个独立存储单元块的个小块中第6个存储单元时，将第2字段地址加2，再访问存储器，由此避免了B+29与B+24的冲突。在处理B+22冲突时，对于第2和第4字段，当分别指示为各并行分支中第4个独立存储单元块的个小块中第5个存储单元时，根据第3字段区分表1中①②③情况，表中m即为第3字段值。最后，根据这三种情况分别将第2字段地址加0，1，或2后访问存储器，由此避免B+22的冲突。译码器每个并行处理分支的存取地址a都可根据图1子矩阵中的个元素对应的地址，定义为b，通过下式计算得到：

a(0：(d_c-1)，m，n)＝sort(mod(576*m+36*n+mod(b(0：(d_c-1)，j)，36)，9216))

0≤m，n≤16，0≤j≤18   (2)

公式中sort( )表示升序排序。

同样，根据串行访问方法，可以将存储器划分成如图6所示的若干小子块，之后根据准则2)获得如图7所示串行访问存储器结构。其中每个子块包含576个存储单元，分别存储连续的576个变量节点信息。相邻两个RAM块相同位置的变量节点序号相差576。每次读写地址计算由公式(3)给出。

a(0：(dc-1)，m，n)＝sort(mod(576*m+n+mod(b(0：(d_c-1)，j)，36)，9216))

0≤m≤16，0≤n≤575，0≤j≤18       (3)

将公式(3)中n值划分为16等分后，公式(3)与公式(2)相同。这是因为在串行访问存储器划分中，由于每个并行分支每次只读取一个变量节点信息，这样，独立存储单元块中的变量节点信息可以顺序排放。而在并行访问存储器划分中，每个并行处理支路一次读写d_c个变量节点信息，因此，每个独立存储单元块中的变量节点不是顺序排放的。由表1可知，顺序的36个变量节点信息被分散到了8个独立存储单元块中。

上述给出的两种存储器结构并不是唯一的，根据本发明提供的方法，可以获得其它的存储器结构，这里不再一一描述。

由上述实例可见，利用冲突处理方法，本发明提出的存储方法可以扩展到更广的范围。

从上面的论述中可以看到，该方法不局限于特定的译码算法，并且也不局限于STiMi标准，适用于一类LDPC码。本发明提出的算法特别适用于CN_C BP算法，对于这种算法，无需存储校验消息便可进行消息的迭代更新计算，所需存储单元较少。本发明所提供的存储结构和访问方法在保证译码速度的同时，有效的解决了存储器访问中的冲突问题，降低译码器空间和计算复杂度。

Claims (9)

1.一种低密度奇偶校验LDPC码的存储方法，包括：

以LDPC码的校验矩阵的基矩阵包含的变量节点个数为单位，将存储空间划分为多个子块，其中每一个子块用于存储对应的变量节点信息；

将所述多个子块进行组合，形成并行处理分支，以便用于所述LDPC码的译码。

2.根据权利要求1所述的方法，其中，将所述多个子块分别细分为若干小块，以使基矩阵中同一行的各个元素分别处于不同小块中。

3.根据权利要求2所述的方法，其中，将基矩阵中元素集合划分为连续的子集，将每一子块进一步划分为d_c个小块，每个小块所含存储单元的个数与上述基矩阵元素集合划分成子集中元素个数相同，其中d_c是校验节点所连接的变量节点的个数。

4.根据权利要求2所述的方法，其中，根据译码并行处理单元的个数，将所述多个子块重新组合，形成并行处理分支，每个分支包含与连接到一个校验节点的变量节点的个数相对应的独立存储单元块。

5.根据权利要求1所述的方法，其中，针对存储空间的串行访问，所述多个子块中的第一子块含有N/Q个变量节点信息，其它子块含有相应扩展后的其他变量节点信息。

6.根据权利要求1所述的方法，其中，相邻两个并行处理分支对应的存储单元块的相应位置变量节点序号的差值相同。

7.根据权利要求2所述的方法，其中，增加一个或多个存储单元，将可能出现冲突的节点信息存储在所述一个或多个存储单元中。

8.根据权利要求2所述的方法，其中，根据校验矩阵的一个子矩阵中变量节点地址得到每个并行分支的存取地址。

9.一种用于低密度奇偶校验LDPC码的存储器，包括：

多个第一区，以LDPC码的校验矩阵的基矩阵包含的变量节点个数C为单位，将存储空间划分为多个第一区，其中每一个第一区用于存储对应的变量节点信息；

将所述多个第一区进行组合，形成并行处理分支，以便用于所述LDPC码的译码。

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