CN101145789B - 高速维特比译码器幸存路径管理模块 - Google Patents
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Abstract
一种高速维特比(Viterbi)译码器幸存路径管理模块，属于集成电路设计和数字信号处理的技术领域，含两个子模块：寄存器交换读写模块和输出控制模块，采用固定段长的HTF的方式，将译码深度X分为若干段，每段的长度恒定为6位，这样每执行一次HTF之后，存在该寄存器之中的数据就是经过当前该状态的幸存路径在前6个时刻的状态点。到输出的时候，只需直接追踪到正确的最初寄存器加以输出，以上过程省去了每段的回溯过程，可省去判断位元的存取和存储器模块。有能提高译码器的译码速度，减少译码延迟和输出间隔，增大系统的数据处理能力的优点。
Description
技术领域
本发明涉及一种高速维特比(Viterbi)译码器幸存路径管理模块，属于集成电路设计和数字信号处理的技术领域。
背景技术
纠错码和差错控制技术在我们的生活里扮演了越来越重要的角色，其中卷积码由于其出色的纠错性能而得到了广泛使用，如在W-CDMA，DVB-S，DVB-T，IEEE802.11系统中都使用了卷积编码。维特比译码算法是卷积码的一种概率译码算法，通过在编码器网格图上寻找最终幸存路径可以得到译码的输出。因此对于高速系统，一个具有高速与低译码延迟的译码器就显得非常必要。传统的维特比译码器幸存路径管理模块含三个子模块：寄存器交换读写模块，输出控制模块和存储器模块，见图1，采用分段执行的混合式前向回溯(HybridTrace Forward(HTF))的方式，将译码深度X分成4段，每段长为译码深度X的1/4，在每进行1/4X时刻后，将HTF得到的结果在寄存器组里保存起来，然后当译码长度超过X时，就可以将保存的这些数据取出来寻找开始回溯的初始点。译码深度指当译码器接收到多少数据之后开始输出结果。具体实现的方法是将输入数据送入寄存器交换读写模块进行寄存器组的交换读写，同时也写入到存储器模块中。输出控制模块通过地址线Address、控制信号Set和RD来从寄存器交换读写模块或存储器模块中选择需要的数据，完成译码输出。但是传统的维特比译码器的幸存路径管理模块需要频繁地读写存储器模块，存在着较大的译码延迟，导致译码速度受到限制。
发明内容
本发明要解决的技术问题是推出一种高速维特比译码器幸存路径管理模块，该模块在不增加功耗的前提下提高译码速度。
为解决上述的技术问题，本发明采用以下的技术方案。所述的管理模块含两个子模块：寄存器交换读写模块和输出控制模块，采用固定段长的HTF的方式，将译码深度X分为若干段，每段的长度恒定为6位。这样每执行一次HTF之后，存在该寄存器之中的数据就是经过当前该状态的幸存路径在前6个时刻的状态点。到输出的时候，只需直接追踪到正确的最初寄存器加以输出。在以上的过程中，因为省去了每段的回溯过程，所以可省去判断位元的存取和存储器模块。
现结合附图详细说明本发明的技术方案。
一种高速维特比译码器幸存路径管理模块，由寄存器交换读写模块1和输出控制模块2组成，寄存器交换读写模块1由第一、二寄存器组11、12，控制模块13，寄存器锁存14组成，第一、二寄存器组11、12的每一组含64个6位寄存器，控制模块13是第一、二寄存器组11、12交换的转移电路，是根据状态转移路径得到的单向传输门，使一个寄存器组中的任一个寄存器可将其存储内容单向传输到另一个寄存器组的任一个寄存器中，64个寄存器的转移路径可以选择，第一寄存器组11有三个输入端、一个输出端和一个双向输入输出端，所述的三个输入端为clk，rst，set端，所述的一个输出端为out端，所述的一个双向输入输出端为chn端，第二寄存器组12有两个输入端和一个双向输入输出端，所述的两个输入端为clk，rst端，所述的一个双向输入输出端为chn端，控制模块13有两个输入端和两个双向输入输出端，所述的两个输入端为clk，in端，所述的两个双向输入输出端为chn_a，chn_b端，寄存器锁存14有四个输入端和一个输出端，所述的四个输入端为clk，rd，in，addr端，所述的一个输出端为out端，第一寄存器组11的chn端与控制模块13的chn_a端相连，第二寄存器组12的chn端与控制模块的chn_b端相连，第一寄存器组11的out端与寄存器锁存14的in端相连，第一寄存器组11的clk端、第二寄存器组12的clk端、控制模块13的clk端和寄存器锁存14的clk端连接后作为寄存器交换读写模块1的Clock端，第一寄存器组11的rst端和第二寄存器组12的rst端连接后作为寄存器交换读写模块1的Reset端，控制模块13的in端作为寄 存器交换读写模块1的Data_in端，第一寄存器组11的set端作为寄存器交换读写模块1的Set端，寄存器锁存14的addr端作为寄存器交换读写模块1的Address端，寄存器锁存14的rd端作为寄存器交换读写模块1的RD端，寄存器锁存14的out端作为寄存器交换读写模块1的Data端，输出控制模块2由控制21、数据选择22和输出缓存23组成，控制21有两个输入端和六个输出端，所述的两个输入端为clk，rst端，所述的六个输出端为clk1，clk2，out_clk，set，RD，TB_EN端，数据选择22有五个输入端和两个输出端，所述的五个输入端为clk1，clk2，TB_EN，in，init state端，所述的两个输出端为addr，out端，输出缓存23有两个输入端和一个输出端，所述的两个输入端为clk，in端，所述的一个输出端为out端，控制21的clk1、clk2和TB_EN端分别与数据选择22的clk1、clk2和TB EN端相连，控制21的out_clk端与输出缓存23的clk端相连，数据选择22的out端与输出缓存23的in端相连，控制21的clk端作为输出控制模块2的Clock端，与外部的Reset信号连接的控制21的rst端作为输出控制模块2的Reset端，数据选择22的in端作为输出控制模块2的Data端，数据选择22的init state端作为输出控制模块2的Init State端，控制21的set端作为输出控制模块2的Set端，控制21的rd端作为输出控制模块2的RD端，数据选择22的addr端作为输出控制模块2的Address端，输出缓存23的out端作为输出控制模块2的Out端，寄存器交换读写模块1的Data端与输出控制模块2的Data端连接，寄存器交换读写模块1的Address端与输出控制模块2的Address端连接，寄存器交换读写模块1的Set端与输出控制模块2的Set端连接，寄存器交换读写模块1的RD端与输出控制模块2的RD端连接，寄存器交换读写模块1的Clock端与输出控制模块2的Clock端连接后作为所述的管理模块的时钟输入端Clock，寄存器交换读写模块1的Data_in端作为所述的管理模块的数据输入端Data_in，寄存器交换读写模块1的Reset端和输出控制模块2的Reset端连接后作为所述的管理模块的复位输入端Reset，输出控制模块2的Init State端作为所述的管理模块的 初始状态信号输入端Init State，输出控制模块2的TB_EN端作为所述的管理模块的使能控制信号输入端TB_EN，输出控制模块2的out端作为所述的管理模块的数据输出端Out。
上述功能模块均能用基本的门级电路构建实现。
本发明的优点计有：它能提高译码器的译码速度，减少译码延迟和输出间隔，增大系统的数据处理能力。
本发明的结构与传统的结构的比较如下表所示：
| 结构(X＝36) | 输出第一组数据的时间延 时(t) | 输出数据间隔 (t) | 存储器长 度 | 存储器 数 | 寄存器组 数 |
| HTF结构 | 109 | 36 | 3X | 3 | 0 |
| 4段HTF结构 | 58 | 9 | 3X/2 | 6 | 4 |
| 本发明的结构 | 48 | 6 | 0 | 0 | 6 |
X：译码深度，t：读写一个数据所需要的时间，单位为系统工作频率的倒数(1/f秒)。
从表中可以看出：在输出数据的延时上，本发明的结构相比传统结构降低了17％；在输出数据间隔上，则减少了33％；此外去掉了存储器的使用，提高了译码器的译码速度和数据处理能力。
附图说明
图1为传统的维特比译码器的幸存路径管理模块的结构框图。
图2为本发明的维特比译码器的幸存路径管理模块的结构框图。
图3为本发明的维特比译码器的幸存路径管理模块的寄存器交换读写模块1的结构框图。
图4为本发明的维特比译码器的幸存路径管理模块的输出控制模块2的结构框图。
具体实施方式
现结合附图和实施例详细说明本发明的技术方案。
实施例(2，1，7)的维特比译码器
本实施例采用如图2、3和4所示的结构框图的硬件结构来实现维特比译码过程。Clock为外部输入时钟，当接收到由前级送来的判断位元Data_in时，控制模块控制两个64*6的寄存器组11，12，进行交换，交换方向由输出控制模块2决定，每交换6次后将结果送入寄存器锁存23中保存，同时两个寄存器组11，12复位，重新开始新的交换。当处理数据量超过译码深度时，输出控制模块2采样InitState信号，并以此得到读取寄存器锁存23的地址。按此方法依次读取寄存器锁存23中的数据，直到读到最初存入的数据，就可以拿来缓存输出了。
本实施例采用Verilog语言编写程序，并采用ModelSim SE5.7i工具进行了仿真，经验证结果正确。
本实施例利用了ISE工具中的XST进行了综合，并且在Xilinx公司的VirtexII系列xc2v1000-6fg256型FPGA开发板上实现所设计的运算核，开发板型号为DS-KIT-V2MB1000-EURO。在100MHz的时钟下，功能完全正确。
Claims (1)
1.一种高速维特比译码器幸存路径管理模块，由寄存器交换读写模块(1)和输出控制模块(2)组成，寄存器交换读写模块(1)由第一、二寄存器组(11、12)，控制模块(13)，寄存器锁存(14)组成，第一、二寄存器组(11、12)的每一组含64个6位寄存器，控制模块(13)是第一、二寄存器组(11、12)交换的转移电路，是根据状态转移路径得到的单向传输门，使一个寄存器组中的任一个寄存器可将其存储内容单向传输到另一个寄存器组的任一个寄存器中，64个寄存器的转移路径可以选择，第一寄存器组(11)有三个输入端、一个输出端和一个双向输入输出端，所述的三个输入端为clk，rst，set端，所述的一个输出端为out端，所述的一个双向输入输出端为chn端，第二寄存器组(12)有两个输入端和一个双向输入输出端，所述的两个输入端为clk，rst端，所述的一个双向输入输出端为chn端，控制模块(13)有两个输入端和两个双向输入输出端，所述的两个输入端为clk，in端，所述的两个双向输入输出端为chn_a，chn_b端，寄存器锁存(14)有四个输入端和一个输出端，所述的四个输入端为clk，rd，in，addr端，所述的一个输出端为out端，第一寄存器组(11)的chn端与控制模块(13)的chn_a端相连，第二寄存器组(12)的chn端与控制模块的chn_b端相连，第一寄存器组(11)的out端与寄存器锁存(14)的in端相连，第一寄存器组(11)的clk端、第二寄存器组(12)的clk端、控制模块(13)的clk端和寄存器锁存(14)的clk端连接后作为寄存器交换读写模块(1)的Clock端，第一寄存器组(11)的rst端和第二寄存器组(12)的rst端连接后作为寄存器交换读写模块(1)的Reset端，控制模块(13)的in端作为寄存器交换读写模块(1)的Data_in端，第一寄存器组(11)的set端作为寄存器交换读写模块(1)的Set端，寄存器锁存(14)的addr端作为寄存器交换读写模块(1)的Address端，寄存器锁存(14)的rd端作为寄存器交换读写模块(1)的RD端，寄存器锁存(14)的out端作为寄存器交换读写模块(1)的Data端，输出控制模块(2)由控制(21)、数据选择(22)和输出缓存(23)组成，控制(21)有两个输入端和六个输出端，所述的两个输入端为clk，rst端，所述的六个输出端为clk1，clk2，out_clk，set，rd，TB_EN端，数据选择(22)有五个输入端和两个输出端，所述的五个输入端为clk1，clk2，TB_EN，in，init state端，所述的两个输出端为addr，out端，输出缓存(23)有两个输入端和一个输出端，所述的两个输入端为clk，in端，所述的一个输出端为out端，控制(21)的clk1、clk2和TB_EN端分别与数据选择(22)的clk1、clk2和TB_EN端相连，控制(21)的out_clk端与输出缓存(23)的clk端相连，数据选择(22)的out端与输出缓存(23)的in端相连，控制(21)的clk端作为输出控制模块(2)的Clock端，与外部的Reset信号连接的控制(21)的rst端作为输出控制模块(2)的Reset端，数据选择(22)的in端作为输出控制模块(2)的Data端，数据选择(22)的init state端作为输出控制模块(2)的Init State端，控制(21)的set端作为输出控制模块(2)的Set端，控制(21)的rd端作为输出控制模块(2)的RD端，数据选择(22)的addr端作为输出控制模块(2)的Addrss端，输出缓存(23)的out端作为输出控制模块(2)的Out端，寄存器交换读写模块(1)的Data端与输出控制模块(2)的Data端连接，寄存器交换读写模块(1)的Address端与输出控制模块(2)的Address端连接，寄存器交换读写模块(1)的Set端与输出控制模块(2)的Set端连接，寄存器交换读写模块(1)的RD端与输出控制模块(2)的RD端连接，寄存器交换读写模块(1)的Clock端与输出控制模块(2)的Clock端连接后作为所述的管理模块的时钟输入端Clock，寄存器交换读写模块(1)的Data_in端作为所述的管理模块的数据输入端Data_in，寄存器交换读写模块(1)的Reset端和输出控制模块(2)的Reset端连接后作为所述的管理模块的复位输入端Reset，输出控制模块(2)的InitState端作为所述的管理模块的初始状态信号输入端Init State，输出控制模块(2)的TB_EN端作为所述的管理模块的使能控制信号输入端TB_EN，输出控制模块(2)的Out端作为所述的管理模块的数据输出端Out。
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