CN114401014B - 一种低功耗的并串转换电路 - Google Patents

Abstract

本发明属于数字通信集成电路领域，具体涉及一种低功耗的并串转换电路。本发明将传统并串转换电路拆分为驱动电路和输出电路，采用触发器实现，通过调整触发器的连接方式、使能信号和增加三态门，降低了并行数据在转为串行输出时要经过的触发器数量，减小了数据传递出错的概率，从而降低了并串转换电路的功耗；并且提出将三态门和触发器进一步集成的方式，降低整个集成电路的面积，从功耗和面积两方面提高电路的性能。

Description

一种低功耗的并串转换电路

技术领域

本发明属于数字通信集成电路领域，具体涉及一种低功耗的并串转换电路。

背景技术

在高速通信系统中，数据通常以并行的方式在处理器中做运算，运算完成后，又需要将数据转换为串行的方式发出。传统的并串转换电路有两种实现方法，一种是将并行数据刷新到移位寄存器的输出端，然后顺序移位输出串行数据，如图1所示，这种方法的优点是只使用触发器，不需要额外的选择器，缺点是只能得到顺序的输出，并且触发器的翻转次数多，功耗较大。另一种方式是采用数据选择器MUX，将数据以二选一的方式选出，经过多层MUX 来得到最终输出，如图2所示，这种方法的优点是可以将输入的并行数据以任意顺序输出，缺点是使用的数据选择器数量较多，在集成电路中占用面积大。因此，设计一种低功耗、占用面积小的并串转换电路是亟待解决的问题。

发明内容

针对上述存在问题或不足，为解决现有并串转换电路存在高功耗或占用面积大的问题，本发明提供了一种低功耗并串转换电路。本发明通过调整触发器的连接方式、使能信号和增加三态门，降低了器件的翻转次数，进而降低电路的功耗。

一种低功耗并串转换电路，包括驱动电路和输出电路。

所述驱动电路包括n位的二进制计数器和逻辑门电路，为输出电路提供使能信号sel₁～sel_n，其中n＝log₂N。驱动电路检测输入的并行数据是否有效，在检测到有效输入时，进入驱动准备状态，并在逻辑门输出使能有效时将使能信号sel₁～sel_n置为有效，直到并串转换结束，驱动电路进入空闲状态。

逻辑门输出使能有效的公式为：对于sel_n，要求二进制计数器从最低位开始数有n-1个 1，即第n位为0，剩下n-1位为1。例如对于sel₁，要求计数器从最低位开始数有0个1，即最低位为0；对于sel₂，要求计数器从最低位开始数有1个1，即最低两位为01；对于sel₃，要求计数器从最低位开始数有2个1，即最低三位为011。

所述输出电路接收N位并行输入数据和驱动电路提供的使能信号sel₁～sel_n，在使能信号有效的时刻，打开数据传输通道，并在下一时刻将并行输入数据驱动到触发器的输出端口上。

进一步的，所述输出电路包括N个触发器M₀～M_N-1和N-1个三态门，这N个触发器被依次分为n+1组触发器G₁～G_n+1。第1组触发器G₁包括1个触发器，不包括三态门；剩下其余n组触发器每组包括2^n-2个触发器和2^n-2个三态门；第n组触发器的2^n-2个触发器依次编号为G_{n_0}、G_{n_1}、G_{n_2}……。从第2组触发器G₂起，n组触发器包含的各触发器分别一一对应连接有一个三态门，使得N-1个三态门被对应依次分配给G₂～G_n+1这n+1组触发器。

所述N个触发器与N-1个三态门的连接方式为：第1组触发器G₁的输出端不与三态门相连接，其余N-1个触发器的输出端与N-1个三态门输入端按顺序一一对应连接。N-1个三态门的输出端的连接方式为：G_{n+1_k}连接到M_h，即第n+1组的第k个三态门输出端连接到N个触发器中的第h个触发器M_h的输入端，其中0≤k≤2^n-2-1，h＝k。

进一步的，所述驱动电路输出的使能信号sel₁～sel_n与三态门的使能输入信号相连，其对应连接方式定义如下：对于第n+1组触发器G_n+1连接的三态门，其使能信号均连接到sel_n。例如对于与第2组触发器G₂相连的1个三态门，其使能信号连接到sel₁；对于与第3组触发器 G₃相连的2个三态门，其使能信号均连接到sel₂；对于与第4组触发器G₄相连的4个三态门，其使能信号均连接到sel₃。

进一步的，所述驱动电路中，n位的二进制计数器由一个n位二进制计数器构成，或p 个二进制计数器(每个计数器的位数是qi)构成，或其他具有2ⁿ个不同数值的计数器。

进一步的，所述输出电路中的触发器选用边沿触发的触发器、电平触发的锁存器或其他具有读写功能的存储器。

进一步的，所述输出电路中的三态门选用模拟开关，数字开关，或者选用数据选择器。

进一步的，所述输出电路中的触发器和三态门选用具有存储和数据选择功能的单独或复合器件。

进一步的，所述触发器和三态门作为一个整体器件，进行集成，以降低整个串并转换电路在集成电路中所占的面积。

进一步的，所述触发器为多bit或多值存储器，以实现多bit数据同时输出。

综上所述，本发明通过调整触发器的连接方式、使能信号和增加三态门，降低了并串转换电路的功耗，并且提出将触发器和三态门进一步集成的方式，以降低集成电路的面积，从功耗和面积两方面提高电路的性能。

附图说明

图1为现有技术中提供的并串转换电路方式1；

图2为现有技术中提供的并串转换电路方式2；

图3为本发明的低功耗并串转换电路结构图；

图4为本发明的输出电路连接图；

图5为实施例的8位并串转换输出电路在不同时刻的连接示意图；

图6为实施例的8位并串转换波形示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚，下面将结合附图及实施实例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施实例仅用以解释本发明，并不限定本发明。

一种低功耗并串转换电路，如图3所示，包括驱动电路，输出电路。

驱动电路包括n位的二进制计数器和逻辑门电路，在有效输入数据到来时，计数器开始计数，经过逻辑门运算，输出使能信号sel₁～sel_n，为输出电路的三态门提供输出选择信号。逻辑门运算的公式为：对于sel_n，在计数器从最低位开始数有n-1个1，即第n位为0，剩下 n-1位为1时输出sel_n使能有效。

输出电路中包含N个触发器和N-1个三态门，这N个触发器被分为n+1个触发器组G₁～G_n+1， N-1个三态门被分为n组G₂～G_n+1。第1组触发器包括1个触发器，不包括三态门；剩下其余触发器组每组包括2^n-2个触发器和三态门。除第一个触发器输出端不与三态门连接，其余触发器输出端与三态门输入端按顺序一一对应相连，三态门的使能信号连接到驱动电路的使能信号 sel₁～sel_n，其连接方式定义为：对于第n+1组触发器G_n+1连接的三态门，其使能信号均连接到sel_n。例如对于G₂组的1个三态门，其使能信号连接到sel₁；对于G₃组的2个三态门，其使能信号均连接到sel₂。

图4是本发明所提出的低功耗并串转换的输出电路连接示意图，其中展示了触发器组与三态门在电路中的输入端、输出端和使能信号连接方法。从图中可以看出，其连接方式为：对于第n+1组触发器G_n+1，其中的第k个触发器G_n+1__k经过三态门缓冲后与M_h的输入端相连。尽管每个触发器的输入端都与后面多个三态门输出端相连，实际使用时，通过控制在不同时刻三态门的使能信号有效时刻来决定此时三态门输出与触发器输入端之间的连接情况。

第1组触发器中总共包含1个触发器M₀，其输出端不接三态门，其输入端与第2～n+1组触发器的第一触发器(即G_{2_0}，G_{3_0}，……，G_{n+1_0})经过三态门缓冲后的输出端相连。由于第2～n+1组触发器的三态门使能信号sel₁～seln有效的时刻不同，因此不同时刻实际与第1组触发器M₀的输入端连接的有效触发器也不同。

第2组触发器中总共包含1个触发器M₁，其输出端接三态门，其输入端与第3～n+1组触发器的第二触发器(即G_{3_1}，G_{4_1}，……，G_{n+1_1})经过三态门缓冲后的输出端相连，由于第3～n+1 组触发器的三态门使能信号sel₂～sel_n有效的时刻不同，因此不同时刻实际与第2组触发器 M1的输入端连接的有效触发器也不同。

第3组触发器中总共包含2个触发器M₂、M₃，其输出端接三态门，其中M₂的输入端与第 4～n+1组触发器的第三触发器(即G_{4_2}，G_{5_2}，……，G_{n+1_2})经过三态门缓冲后的输出端相连，而M₃的输入端与第4～n+1组触发器的第四触发器(即G_{4_3}，G_{5_3}，……，G_{n+1_3})经过三态门缓冲后的输出端相连，由于第4～n+1组触发器的三态门使能信号sel₃～sel_n有效的时刻不同，因此不同时刻实际与第3组触发器M₂、M₃的输入端连接的有效触发器也不同。

以此类推，第n+1组触发器G_n+1中共包含2^n-1个触发器，第n+1组中的第一触发器G_{n+1_0}经过三态门的输出与M₀相连，第二触发器G_{n+1_1}经过三态门的输出与M₁相连，第三触发器G_{n+1_2}经过三态门的输出与M₂相连，第四触发器G_{n+1_3}经过三态门的输出与M₃相连，第2^n-1触发器经过三态门的输出与触发器相连。

图5是本实施例所提供的8位并串转换输出电路在不同时刻的连接示意图，图中将M₁～M₈的三态门省略未画出。如图所示，图中共展示了8个时刻触发器组之间的四种不同的连接方式。串行数据均从M₀输出，在t1时刻，并行输入数据din[7:0]被置于各个触发器的输出端， M₀输出自己输出端的数据；在t1、t3、t5、t7时刻，sel₁有效，则M₁与M₀相连，M₀将在下一时刻输出M₁输出端的数据；在t2、t6时刻，sel₂有效，则M₂与M₀相连，M₀将在下一时刻输出 M₂输出端的数据，与此同时，M₃输出端与M₁输入端相连；在t4时刻，sel₃有效，M₄与M₀相连， M₀将在下一时刻输出M₄输出端的数据，与此同时，M₅输出端与M₁输入端相连，M₆输出端与M₂输入端相连，M₇输出端与M₃输入端相连。由于触发器组之间的连接方式具有随着时间改变的特征，使得8位并串转换电路触发器总使能次数降低，从而达到降低功耗的目的。

图6是本实施例所提供的8位并串转换波形示意图，其中clk为时钟信号，din[7:0]为输入并行数据，dout为输出串行数据，counter为计数器的值，图中的虚线用于标识串行输出触发器的输入端D0的数据是根据对应使能有效信号得到的。

第1组触发器M₀输入端和输出端的信号分别为D0和Q0，其中Q0与dout信号波形相同。在t1时刻，输入数据有效，输入的连接方式如图5第一种连接所示。第2组触发器M1的三态门使能信号为sel₁，输入端和输出端的信号分别为D1和Q1，这里预设使能信号是高有效信号，则sel₁在t1、t3、t5、t7时刻有效，此时触发器之间的连接效果如图5第二种连接所示，sel₁的这4次有效分别使得d1、d3、d5、d7刷新到D0端口，并分别在下一时刻输出到 Q0端口。第3组触发器M₂、M₃的三态门使能信号为sel₂，输入端和输出端的信号分别为D2、 D3和Q2、Q3，sel2在t2、t6时刻有效，此时触发器之间的连接效果如图5第三种连接所示， sel₂的这2次有效分别使得d2、d6刷新到D0端口，d3、d7刷新到D1端口，。第4组触发器 M₄、M₅、M₆、M₇的三态门使能信号为sel₃，输入端和输出端的信号分别为D4、D5、D6、D7和 Q4、Q5、Q6、Q7，sel₃在t4时刻有效，此时触发器之间的连接效果如图5第四种连接所示，sel₃的这1次有效使得d4、d5、d6、d7分别刷新到D0、D1、D2、D3端口。由此可知，8位低功耗并串转换单路触发器的最大总刷新次数为：7+3+1*2＝12次，其中7为第1组触发器的刷新次数，3为第2组触发器的刷新次数，1为第3组触发器刷新次数。相比于传统的8位并串转换电路，最大总刷新次数为：7+6+5+4+3+2+1＝28次，提出的低功耗并串转换电路最大总刷新次数降低了约57％。

通常地，本发明中的低功耗N位并串转换电路，触发器总刷新次数为：N-1+(N/2-1)+ (N/4-1)*2+…+(N/(N/2)-1)*(N/4)＝N*log₂N。对于现有的N位并串转换电路方式一，触发器总刷新次数为：(N-1)+(N-2)+(N-3)+…3+2+1+0＝N(N-1)/2，因此传统的方式一并串转换需要的最大刷新的次数近似于o(N²)，而本发明中的低功耗并串转换需要的最大刷新次数近似于o(N*log₂N)。当并串转换的数据较多时，低功耗并串转换的刷新次数将大幅度减少，达到降低功耗的效果。

综上可知，本发明将传统并串转换电路拆分为驱动电路和输出电路，采用触发器实现，通过调整触发器的连接方式、使能信号和增加三态门，降低了并行数据在转为串行输出时要经过的触发器数量，减小了数据传递出错的概率，从而降低了并串转换电路的功耗；并且提出将三态门和触发器进一步集成的方式，降低整个集成电路的面积，从功耗和面积两方面提高电路的性能。

Claims (9)

1.一种低功耗并串转换电路，其特征在于：包括驱动电路和输出电路；

所述驱动电路包括n位的二进制计数器和逻辑门电路，为输出电路提供使能信号sel₁～sel_n，其中n＝log₂N；驱动电路检测输入的并行数据是否有效，在检测到有效输入时，进入驱动准备状态，并在逻辑门输出使能有效时将使能信号sel₁～sel_n置为有效，直到并串转换结束，驱动电路进入空闲状态；

逻辑门输出使能有效的公式为：对于sel_n，要求二进制计数器从最低位开始数有n-1个1，即第n位为0，剩下n-1位为1；

所述输出电路接收N位并行输入数据和驱动电路提供的使能信号sel₁～sel_n，在使能信号有效的时刻，打开数据传输通道，并在下一时刻将并行输入数据驱动到触发器的输出端口上；

输出电路中包含N个触发器和N-1个三态门，这N个触发器被分为n+1个触发器组G₁～G_n+1，N-1个三态门被分为n组G₂～G_n+1；第1组触发器包括1个触发器，不包括三态门；剩下其余触发器组每组包括2^n-2个触发器和三态门；除第一个触发器输出端不与三态门连接，其余触发器输出端与三态门输入端按顺序一一对应相连，三态门的使能信号连接到驱动电路的使能信号sel₁～sel_n，其连接方式定义为：对于第n+1组触发器G_n+1连接的三态门，其使能信号均连接到sel_n；对于G₂组的1个三态门，其使能信号连接到sel₁；对于G₃组的2个三态门，其使能信号均连接到sel₂；

触发器组与三态门在电路中的输入端、输出端和使能信号连接方式为：对于第n+1组触发器G_n+1，其中的第k个触发器G_n+1__k经过三态门缓冲后与M_h的输入端相连；尽管每个触发器的输入端都与后面多个三态门输出端相连，实际使用时，通过控制在不同时刻三态门的使能信号有效时刻来决定此时三态门输出与触发器输入端之间的连接情况；

第1组触发器中总共包含1个触发器M₀，其输出端不接三态门，其输入端与第2～n+1组触发器的第一触发器即G_{2_0}，G_{3_0}，……，G_{n+1_0}经过三态门缓冲后的输出端相连；由于第2～n+1组触发器的三态门使能信号sel₁～sel_n有效的时刻不同，因此不同时刻实际与第1组触发器M₀的输入端连接的有效触发器也不同；

第2组触发器中总共包含1个触发器M₁，其输出端接三态门，其输入端与第3～n+1组触发器的第二触发器即G_{3_1}，G_{4_1}，……，G_{n+1_1}经过三态门缓冲后的输出端相连，由于第3～n+1组触发器的三态门使能信号sel₂～sel_n有效的时刻不同，因此不同时刻实际与第2组触发器M₁的输入端连接的有效触发器也不同；

第3组触发器中总共包含2个触发器M₂、M₃，其输出端接三态门，其中M₂的输入端与第4～n+1组触发器的第三触发器即G_{4_2}，G_{5_2}，……，G_{n+1_2}经过三态门缓冲后的输出端相连，而M₃的输入端与第4～n+1组触发器的第四触发器即G_{4_3}，G_{5_3}，……，G_{n+1_3}经过三态门缓冲后的输出端相连，由于第4～n+1组触发器的三态门使能信号sel₃～sel_n有效的时刻不同，因此不同时刻实际与第3组触发器M₂、M₃的输入端连接的有效触发器也不同；

以此类推，第n+1组触发器G_n+1中共包含2^n-1个触发器，第n+1组中的第一触发器G_{n+1_0}经过三态门的输出与M₀相连，第二触发器G_{n+1_1}经过三态门的输出与M₁相连，第三触发器G_{n+1_2}经过三态门的输出与M₂相连，第四触发器G_{n+1_3}经过三态门的输出与M₃相连，第2^n-1触发器

经过三态门的输出与

触发器相连。

2.如权利要求1所述低功耗并串转换电路，其特征在于：

所述输出电路包括N个触发器M₀～M_N-1和N-1个三态门，这N个触发器被依次分为n+1组触发器G₁～G_n+1；

第1组触发器G₁包括1个触发器，不包括三态门；剩下其余n组触发器每组包括2^n-2个触发器和2^n-2个三态门；第n组触发器的2^n-2个触发器依次编号为G_{n_0}、G_{n_1}、G_{n_2}……；

从第2组触发器G₂起，n组触发器包含的各触发器分别一一对应连接有一个三态门，使得N-1个三态门被对应依次分配给G₂～G_n+1这n+1组触发器；

所述N个触发器与N-1个三态门的连接方式为：第1组触发器G₁的输出端不与三态门相连接，其余N-1个触发器的输出端与N-1个三态门输入端按顺序一一对应连接；

N-1个三态门的输出端的连接方式为：G_{n+1_k}连接到M_h，即第n+1组的第k个三态门输出端连接到N个触发器中的第h个触发器M_h的输入端，其中0≤k≤2^n-2-1，h＝k。

3.如权利要求1所述低功耗并串转换电路，其特征在于：

所述驱动电路输出的使能信号sel₁～sel_n与三态门的使能输入信号相连，其对应连接方式定义如下：对于第n+1组触发器G_n+1连接的三态门，其使能信号均连接到sel_n。

4.如权利要求1所述低功耗并串转换电路，其特征在于：

所述驱动电路中，n位的二进制计数器由一个n位二进制计数器构成；或p个二进制计数器构成，每个计数器的位数是qi，

或其他具有2ⁿ个不同数值的计数器。

5.如权利要求1所述低功耗并串转换电路，其特征在于：

所述输出电路中的触发器选用边沿触发的触发器、电平触发的锁存器或具有读写功能的存储器。

6.如权利要求1所述低功耗并串转换电路，其特征在于：

所述输出电路中的三态门选用模拟开关，数字开关，或者数据选择器。

7.如权利要求1所述低功耗并串转换电路，其特征在于：所述输出电路中的触发器和三态门选用具有存储和数据选择功能的单独或复合器件。

8.如权利要求7所述低功耗并串转换电路，其特征在于：所述触发器和三态门作为一个整体器件，进行集成，以降低整个串并转换电路在集成电路中所占的面积。

9.如权利要求1所述低功耗并串转换电路，其特征在于：所述触发器为多bit或多值存储器，以实现多bit数据同时输出。

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