JP2007166535A - デジタルフィルタ - Google Patents
デジタルフィルタ Download PDFInfo
- Publication number
- JP2007166535A JP2007166535A JP2005363847A JP2005363847A JP2007166535A JP 2007166535 A JP2007166535 A JP 2007166535A JP 2005363847 A JP2005363847 A JP 2005363847A JP 2005363847 A JP2005363847 A JP 2005363847A JP 2007166535 A JP2007166535 A JP 2007166535A
- Authority
- JP
- Japan
- Prior art keywords
- output
- unit
- input
- signal
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0294—Variable filters; Programmable filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0283—Filters characterised by the filter structure
- H03H17/0292—Time multiplexed filters; Time sharing filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0671—Cascaded integrator-comb [CIC] filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2220/00—Indexing scheme relating to structures of digital filters
- H03H2220/02—Modular, e.g. cells connected in cascade
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Mobile Radio Communication Systems (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Complex Calculations (AREA)
Abstract
【解決手段】機能変更が可能な演算器コア群1010〜1017を配置し、これらの間を入力インタフェース部102と出力インタフェース部103により相互に接続する。通信モードの変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づいて、使用する演算リソースの数とその設定内容を決定し、決定に基づいて各部の機能変更を行い所定の動作制御を行うようにすることにより、限られた積和演算リソースの演算タップ数、動作クロックや接続関係を柔軟に変更することにより複数の異なるFIRフィルタ処理を同時並列的に実行することを可能とし、かつ複数のフィルタ処理を同時並列的に行うことが可能とする。
【選択図】図1
Description
本実施の形態1では、複数タップ分の積和演算を実行可能な積和演算器コアを複数直列接続した演算器コア群を複数配置し、前記演算器コア群の入出力接続関係を切り替えるインタフェースを設け、これら個々の積和演算器コアにおける動作機能設定と入出力インタフェースの接続設定を切り替えることにより、通信処理に要求されるフィルタ特性に応じて前記積和演算器コアの演算リソースを動的に変更し、複数のフィルタ処理の同時動作を行う場合の構成および動作例を説明する。
ここでは、信号入力端子1101に対して、演算器コア群1010〜1017を用いて128タップFIRフィルタを構成し、信号出力端子1103へ出力する場合の設定と動作の例について説明する。
機能設定制御部107から前記のように各部の設定を行った上で、フィルタ処理制御部108が行う制御内容について以下に説明する。
ここでは、信号入力端子1101に対して、演算器コア群1010〜1013を用いてポリフェーズ型でデシメーション率1/4で、積和演算器コア100当たり8タップ分の積和演算を行う128タップFIRフィルタを構成し、信号出力端子1103へ出力する場合の設定と動作の例について説明する。
機能設定制御部107から上記のように入力インタフェース部102、演算器コア群1010〜1013及び出力インタフェース部103の各部の機能設定を行った上で、フィルタ処理制御部108が行う制御内容について以下に説明する。
ここでは、信号入力端子1101に入力される信号に対して、演算器コア群1010、1011を用いてポリフェーズ型でデシメーション率1/4で、積和演算器コア当たり8タップ分の積和演算を行う64タップFIRフィルタを構成し、信号出力端子1103へ出力する場合の設定と動作の例について説明する。デシメーション率1/4のポリフェーズ型FIRフィルタでは、通常信号入力を4系統に順次分岐して1系統あたり1/4の演算量のフィルタ処理を行うが、ここでは1系統で2系統分の積和演算処理を時間多重し、計2系統で4系等分のポリフェーズ型FIRフィルタ処理を行う場合の動作例を示す。
・・・・・(3)
ここで、式(3)における[]は[]内における値を超えない最大の整数を表し、(k mod 4)はkを4で除した時の剰余を表す。
本実施の形態2では、CIC(Cascaded Integrator Comb)フィルタの構成要素である積分器、差分器と間引き処理部を複数配置し、各構成要素間の入出力接続関係を切り替えるインタフェースを設け、これら個々の構成要素における動作機能の設定と入出力インタフェースの接続設定を切り替えることにより、要求されるフィルタ特性に応じて、各構成要素のリソースを動的に変更し、複数のフィルタ処理の同時動作を行う場合の構成および動作例を説明する。
H(Z)=(1−Z−RM)N/(1−Z−1)N・・・・(4)
本実施の形態3では、上記実施の形態1で説明したマルチモードFIRフィルタ処理部と上記実施の形態2で説明したマルチモードCICフィルタ処理部をともに実装することにより、機能や性能をより柔軟に変更可能なマルチモード受信フィルタ処理部を構成する場合の構成と動作について説明する。
100 積和演算器コア
102 入力インタフェース部
103 出力インタフェース部
104 マルチモード動作制御部
105 リソース割当制御部
106 機能設定レジスタ
107 機能設定制御部
108 フィルタ処理制御部
1001 乗算器
1002 加算器
1003 遅延レジスタ群
1004 タップ係数メモリ
1005、1006 セレクタ
1007 ラッチ回路
1010〜1017 演算器コア群
Claims (6)
- 機能変更制御信号に応じて積和演算機能を変更し、その機能変更に応じた複数タップ分の積和演算処理を行って累積演算結果を出力する複数の演算器群と、
前記各演算器群からの累積演算結果出力を機能変更制御信号に応じて選択的に加算処理するとともに、前記累積演算結果出力をフィードバック出力として出力する出力インタフェース部と、
複数の信号入力端子を有し、前記機能変更制御信号に応じて所望の入力信号を同時又は順次に前記複数の演算器群に供給するとともに、前記機能変更制御信号に応じて前記フィードバック出力のうち所定の出力を前記複数の演算器群の累積演算入力段に供給する入力インタフェース部と、
前記複数の演算器群により構成される演算リソースに対して、現在の演算リソース使用状況と、新たなフィルタ処理に要求される演算リソースを設定したフィルタ設定候補リストとに基づいて、新たなフィルタ処理に割り当て可能な前記演算リソースを決定してリソース割当決定情報を出力するリソース割当制御部と、
前記リソース割当決定情報に基づいて、前記複数の演算器群と前記入力インタフェース部と前記出力インタフェース部の各部に対して機能設定を行うための前記機能変更制御信号を出力する機能設定制御部と、
前記機能変更制御信号により各々機能が設定された前記複数の演算器群と前記入力インタフェース部と前記出力インタフェース部の各々に対して所望のフィルタ処理をおこなうための動作制御信号を出力するフィルタ処理制御部と、
を具備することを特徴とするデジタルフィルタ。 - 前記各演算器群は、前記信号入力端子に入力される入力信号に対するタップ演算処理数、タップ係数を前記機能変更制御信号に応じて変更可能な積和演算器を複数直列接続して構成されることを特徴とする請求項1記載のデジタルフィルタ。
- 前記積和演算器は、
信号入力端子と累積演算入力端子と累積演算出力端子とを有し、
複数のタップ係数を記憶し、前記動作制御信号に応じて所定のタイミングで所定のアドレスのタップ係数を読み出して出力するタップ係数メモリと、
前記信号入力端子からの入力信号と前記タップ係数メモリから出力されるタップ係数とを乗算して乗算結果を出力する乗算器と、
前記動作制御信号に応じて前記累積演算入力端子からの累積演算入力と遅延レジスタ出力のいずれかを選択して出力する第1のセレクタと、
前記第1のセレクタの出力と前記乗算結果を加算して加算結果を出力する加算器と、
前記加算結果をクロックに応じて順次遅延し、該遅延させた加算結果の一部を出力する遅延レジスタ群と、
前記遅延レジスタ群から出力される遅延時間の異なる一部の加算結果を入力とし、前記動作制御信号に応じて入力のいずれかを選択して前記遅延レジスタ出力として出力する第2のセレクタと、
前記遅延レジスタ出力を、前記動作制御信号による所定のクロック信号に同期して保持して前記累積演算出力として出力するラッチ回路と、
を具備することを特徴とする請求項2記載のデジタルフィルタ。 - 前記入力インタフェース部は、
前記複数の信号入力端子から入力される各入力信号を前記機能変更制御信号に応じて前記複数の演算器群へ順次切り替えながら出力するデマルチプレクサと、
前記機能変更制御信号に応じて前記各入力信号と前記デマルチプレクサの出力のうちの一系統を選択して前記各演算器群の信号入力端子へ供給する第1のセレクタ群と、
前記機能変更制御信号に応じて初期値としての0、もしくは隣接する演算器群の累積演算出力である前記フィードバック出力のうち、いずれか一つを選択して前記各演算器群の各累積演算入力端子に出力する第2のセレクタ群と、
を具備することを特徴とする請求項1記載のデジタルフィルタ。 - 前記リソース割当制御部は、
フィルタ仕様に応じた複数のフィルタ設定候補に関する情報を記憶し、通信モード制御信号の入力に応じて対応するフィルタ設定候補の情報を読み出して出力するフィルタ設定候補記憶部と、
前記通信モード制御信号と前記フィルタ設定候補の情報とリソース使用状況情報に基づいて、未使用の演算リソースの範囲内で割当可能なフィルタ設定候補を決定してリソース割当決定情報を出力するリソース割当決定部と、
前記リソース割当決定情報と前記フィルタ処理制御部から出力されるフィルタ処理完了情報に基づいて前記演算リソースの使用状況を記憶し、該使用状況をリソース使用状況情報として出力するリソース使用状況記憶部と、
フィルタの種類に応じて設定する複数のパラメータを記憶する設定パラメータ記憶部と、
前記リソース割当決定情報に基づいて前記設定パラメータ記憶部から該当するパラメータを読み出し、該パラメータに基づいて前記複数の演算器群と前記入力インタフェース部と前記出力インタフェース部の各部に対応する機能変更制御信号を生成して当該各部に出力する機能変更制御部と、
を具備することを特徴とする請求項1記載のデジタルフィルタ。 - 複数の積分器が縦続接続された複数の積分器群と、
複数の間引き処理部と、
複数の差分器が縦続接続された複数の差分器群と、
前記複数の積分器群の出力を前記複数の間引き処理部に供給するとともに、前記複数の積分器群の出力を第1のフィードバック出力として出力する第1のインタフェース部と、
前記複数の間引き処理部からの出力と第2のフィードバック出力とを機能変更制御信号に応じて切り替えて前記複数の差分器に供給する第2のインタフェース部と、
複数の信号入力端子を有し、前記機能変更制御信号に応じて入力信号を切り替えて前記複数の積分器群に供給する入力インタフェース部と、
複数の信号出力端子を有し、前記複数の差分器群と前記複数の信号出力端子との間の接続関係を前記機能変更制御信号に応じて切り替える出力インタフェース部と、
前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群により構成される演算リソースに対して、現在の演算リソース使用状況と、新たなフィルタ処理に要求される演算リソースを設定したフィルタ設定候補リストとに基づいて、新たなフィルタ処理に割り当て可能な前記演算リソースを決定してリソース割当決定情報を出力するリソース割当制御部と、
前記リソース割当決定情報に基づいて、前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群と前記第2のインタフェース部と前記入力インタフェース部と前記出力インタフェース部の各々に対して機能設定を行うための前記機能変更制御信号を出力する機能設定制御部と、
前記機能変更制御信号により各々機能が設定された前記複数の積分器群と前記複数の間引き処理部と前記複数の差分器群と前記第2のインタフェース部と前記入力インタフェース部と前記出力インタフェース部の各々に対して所望のフィルタ処理をおこなうための動作制御信号を出力するフィルタ処理制御部と、
を具備することを特徴とするデジタルフィルタ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005363847A JP4982080B2 (ja) | 2005-12-16 | 2005-12-16 | デジタルフィルタ |
CN2006800465267A CN101326715B (zh) | 2005-12-16 | 2006-12-13 | 数字滤波器 |
US12/097,531 US8356063B2 (en) | 2005-12-16 | 2006-12-13 | Reconfigurable digital filter |
PCT/JP2006/324858 WO2007069652A1 (ja) | 2005-12-16 | 2006-12-13 | デジタルフィルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005363847A JP4982080B2 (ja) | 2005-12-16 | 2005-12-16 | デジタルフィルタ |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007166535A true JP2007166535A (ja) | 2007-06-28 |
JP2007166535A5 JP2007166535A5 (ja) | 2008-08-28 |
JP4982080B2 JP4982080B2 (ja) | 2012-07-25 |
Family
ID=38162957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005363847A Expired - Fee Related JP4982080B2 (ja) | 2005-12-16 | 2005-12-16 | デジタルフィルタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US8356063B2 (ja) |
JP (1) | JP4982080B2 (ja) |
CN (1) | CN101326715B (ja) |
WO (1) | WO2007069652A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101584917B1 (ko) | 2014-10-14 | 2016-01-14 | 세종대학교산학협력단 | 멀티 스테이지 필터 장치 및 그것을 이용한 필터링 방법 |
JPWO2021182222A1 (ja) * | 2020-03-11 | 2021-09-16 |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8620980B1 (en) | 2005-09-27 | 2013-12-31 | Altera Corporation | Programmable device with specialized multiplier blocks |
US8041759B1 (en) | 2006-02-09 | 2011-10-18 | Altera Corporation | Specialized processing block for programmable logic device |
US8266199B2 (en) | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
US8266198B2 (en) | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
US8301681B1 (en) | 2006-02-09 | 2012-10-30 | Altera Corporation | Specialized processing block for programmable logic device |
US7836117B1 (en) | 2006-04-07 | 2010-11-16 | Altera Corporation | Specialized processing block for programmable logic device |
US7822799B1 (en) | 2006-06-26 | 2010-10-26 | Altera Corporation | Adder-rounder circuitry for specialized processing block in programmable logic device |
US8386550B1 (en) | 2006-09-20 | 2013-02-26 | Altera Corporation | Method for configuring a finite impulse response filter in a programmable logic device |
US7930336B2 (en) | 2006-12-05 | 2011-04-19 | Altera Corporation | Large multiplier for programmable logic device |
US8386553B1 (en) | 2006-12-05 | 2013-02-26 | Altera Corporation | Large multiplier for programmable logic device |
US7814137B1 (en) * | 2007-01-09 | 2010-10-12 | Altera Corporation | Combined interpolation and decimation filter for programmable logic device |
US7865541B1 (en) | 2007-01-22 | 2011-01-04 | Altera Corporation | Configuring floating point operations in a programmable logic device |
US8650231B1 (en) | 2007-01-22 | 2014-02-11 | Altera Corporation | Configuring floating point operations in a programmable device |
US8645450B1 (en) | 2007-03-02 | 2014-02-04 | Altera Corporation | Multiplier-accumulator circuitry and methods |
US7949699B1 (en) | 2007-08-30 | 2011-05-24 | Altera Corporation | Implementation of decimation filter in integrated circuit device using ram-based data storage |
US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
US8374232B2 (en) * | 2008-03-31 | 2013-02-12 | Stmicroelectronics S.A. | Equalizer adapting circuit |
US8307023B1 (en) | 2008-10-10 | 2012-11-06 | Altera Corporation | DSP block for implementing large multiplier on a programmable integrated circuit device |
US8468192B1 (en) | 2009-03-03 | 2013-06-18 | Altera Corporation | Implementing multipliers in a programmable integrated circuit device |
US8706790B1 (en) | 2009-03-03 | 2014-04-22 | Altera Corporation | Implementing mixed-precision floating-point operations in a programmable integrated circuit device |
US8645449B1 (en) | 2009-03-03 | 2014-02-04 | Altera Corporation | Combined floating point adder and subtractor |
US8650236B1 (en) | 2009-08-04 | 2014-02-11 | Altera Corporation | High-rate interpolation or decimation filter in integrated circuit device |
US8396914B1 (en) | 2009-09-11 | 2013-03-12 | Altera Corporation | Matrix decomposition in an integrated circuit device |
US8412756B1 (en) | 2009-09-11 | 2013-04-02 | Altera Corporation | Multi-operand floating point operations in a programmable integrated circuit device |
CN101661407B (zh) * | 2009-09-30 | 2013-05-08 | 中兴通讯股份有限公司 | 一种并行结构的有限脉冲响应滤波器及其处理方法 |
US7948267B1 (en) | 2010-02-09 | 2011-05-24 | Altera Corporation | Efficient rounding circuits and methods in configurable integrated circuit devices |
US8539016B1 (en) | 2010-02-09 | 2013-09-17 | Altera Corporation | QR decomposition in an integrated circuit device |
US8601044B2 (en) | 2010-03-02 | 2013-12-03 | Altera Corporation | Discrete Fourier Transform in an integrated circuit device |
US8484265B1 (en) | 2010-03-04 | 2013-07-09 | Altera Corporation | Angular range reduction in an integrated circuit device |
US8510354B1 (en) | 2010-03-12 | 2013-08-13 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8539014B2 (en) | 2010-03-25 | 2013-09-17 | Altera Corporation | Solving linear matrices in an integrated circuit device |
US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8589463B2 (en) | 2010-06-25 | 2013-11-19 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
US8577951B1 (en) | 2010-08-19 | 2013-11-05 | Altera Corporation | Matrix operations in an integrated circuit device |
CN101977031B (zh) * | 2010-11-09 | 2013-07-03 | 南开大学 | 一种时空均衡的数字滤波器优化设计方法 |
US8645451B2 (en) | 2011-03-10 | 2014-02-04 | Altera Corporation | Double-clocked specialized processing block in an integrated circuit device |
CN102185587B (zh) * | 2011-03-21 | 2013-07-24 | 浙江大学 | 一种低功耗的两相结构多阶内插半带滤波器 |
US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
CN102811036A (zh) * | 2011-05-31 | 2012-12-05 | 中兴通讯股份有限公司 | 数字滤波方法和装置 |
US8812576B1 (en) | 2011-09-12 | 2014-08-19 | Altera Corporation | QR decomposition in an integrated circuit device |
US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
US8762443B1 (en) | 2011-11-15 | 2014-06-24 | Altera Corporation | Matrix operations in an integrated circuit device |
US8957729B2 (en) * | 2012-03-20 | 2015-02-17 | Telefonaktiebolaget L M Ericsson (Publ) | Memory structure having taps and non-unitary delays between taps |
US8543634B1 (en) | 2012-03-30 | 2013-09-24 | Altera Corporation | Specialized processing block for programmable integrated circuit device |
US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
KR101453949B1 (ko) | 2014-02-24 | 2014-10-23 | 엘아이지넥스원 주식회사 | 다중 모드 수신기를 위한 ddc |
KR101453950B1 (ko) * | 2014-02-24 | 2014-11-04 | 엘아이지넥스원 주식회사 | 다중 모드 수신기를 위한 ddc의 운영 방법 |
US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
CN207503225U (zh) * | 2017-11-28 | 2018-06-15 | 北京比特大陆科技有限公司 | 一种运算系统及相应的电子设备 |
CN113098472B (zh) * | 2019-12-23 | 2024-03-22 | 瑞昱半导体股份有限公司 | 取样电路与方法 |
CN115882821A (zh) * | 2021-09-30 | 2023-03-31 | 深圳市中兴微电子技术有限公司 | 一种数字滤波器、滤波方法及电子设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01261014A (ja) * | 1988-04-12 | 1989-10-18 | Sony Corp | ディジタル信号処理回路 |
JPH03145322A (ja) * | 1989-10-31 | 1991-06-20 | Yokogawa Electric Corp | Firフィルタ |
JPH07170153A (ja) * | 1993-12-14 | 1995-07-04 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
JP2003229783A (ja) * | 2002-01-31 | 2003-08-15 | Toshiba Corp | 無線通信装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63252009A (ja) | 1987-04-09 | 1988-10-19 | Fuji Photo Film Co Ltd | 可変デジタル・フイルタ |
JP2520451B2 (ja) | 1988-06-30 | 1996-07-31 | 日本電気ホームエレクトロニクス株式会社 | デジタルフィルタ回路 |
JP2558846B2 (ja) | 1988-10-31 | 1996-11-27 | 松下電器産業株式会社 | デジタルフィルタバンク |
KR0142803B1 (ko) * | 1993-09-02 | 1998-07-15 | 모리시다 요이치 | 신호처리장치 |
JPH10174169A (ja) | 1996-12-11 | 1998-06-26 | Nec Corp | 携帯電話機 |
JP2001250115A (ja) * | 2000-03-03 | 2001-09-14 | Sony Computer Entertainment Inc | ディジタルフィルタ |
JP2002190769A (ja) | 2000-12-21 | 2002-07-05 | Sharp Corp | 移動体通信機及び移動体通信システム |
EP1441440A1 (en) * | 2001-09-10 | 2004-07-28 | Neuro Solution Corp. | Digital filter and its designing method |
JP3584027B2 (ja) * | 2002-03-12 | 2004-11-04 | 沖電気工業株式会社 | デジタルフィルタ |
US7353243B2 (en) * | 2002-10-22 | 2008-04-01 | Nvidia Corporation | Reconfigurable filter node for an adaptive computing machine |
JP4274309B2 (ja) | 2002-10-31 | 2009-06-03 | 独立行政法人情報通信研究機構 | ソフトウェア無線機、信号処理ユニット |
-
2005
- 2005-12-16 JP JP2005363847A patent/JP4982080B2/ja not_active Expired - Fee Related
-
2006
- 2006-12-13 WO PCT/JP2006/324858 patent/WO2007069652A1/ja active Application Filing
- 2006-12-13 US US12/097,531 patent/US8356063B2/en not_active Expired - Fee Related
- 2006-12-13 CN CN2006800465267A patent/CN101326715B/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01261014A (ja) * | 1988-04-12 | 1989-10-18 | Sony Corp | ディジタル信号処理回路 |
JPH03145322A (ja) * | 1989-10-31 | 1991-06-20 | Yokogawa Electric Corp | Firフィルタ |
JPH07170153A (ja) * | 1993-12-14 | 1995-07-04 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
JP2003229783A (ja) * | 2002-01-31 | 2003-08-15 | Toshiba Corp | 無線通信装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101584917B1 (ko) | 2014-10-14 | 2016-01-14 | 세종대학교산학협력단 | 멀티 스테이지 필터 장치 및 그것을 이용한 필터링 방법 |
JPWO2021182222A1 (ja) * | 2020-03-11 | 2021-09-16 | ||
WO2021182222A1 (ja) * | 2020-03-11 | 2021-09-16 | 株式会社エヌエスアイテクス | 演算装置及び演算方法 |
JP7393519B2 (ja) | 2020-03-11 | 2023-12-06 | 株式会社エヌエスアイテクス | 演算装置及び演算方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2007069652B1 (ja) | 2007-08-09 |
CN101326715A (zh) | 2008-12-17 |
US8356063B2 (en) | 2013-01-15 |
WO2007069652A1 (ja) | 2007-06-21 |
US20090187615A1 (en) | 2009-07-23 |
CN101326715B (zh) | 2011-09-21 |
JP4982080B2 (ja) | 2012-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4982080B2 (ja) | デジタルフィルタ | |
US7353243B2 (en) | Reconfigurable filter node for an adaptive computing machine | |
JP4307987B2 (ja) | 複数のフィルタ処理モードを有する再構成可能型デジタルフィルタ | |
US7409417B2 (en) | Polyphase filter with optimized silicon area | |
JP5356537B2 (ja) | 前置加算器段を備えたデジタル信号処理ブロック | |
JP2007166535A5 (ja) | ||
EP1051679A2 (en) | Digital signal processor using a reconfigurable array of macrocells | |
KR100542118B1 (ko) | 소프트웨어 무선 시스템을 위한 디지털 여파기와 이를 구비한 디지털 중간 주파수 대역 신호 처리 장치 및 그 방법 | |
WO2008114163A1 (en) | Multi-cell data processor | |
JPH118567A (ja) | マッチドフィルタおよび同期方法 | |
WO2008034027A2 (en) | Processor architecture for programmable digital filters in a multi-standard integrated circuit | |
CN113556101B (zh) | Iir滤波器及其数据处理方法 | |
JPWO2008018197A1 (ja) | デジタルフィルタ、その合成装置、合成プログラム、及び合成プログラム記録媒体 | |
EP2418773A1 (en) | Glitch-free switchable FIR-filter | |
CN102457251B (zh) | 一种实现通用数字滤波器的方法及装置 | |
Meher et al. | Reconfigurable fir filter for dynamic variation of filter order and filter coefficients | |
Vaithiyanathan et al. | Comparative Study of Single MAC FIR Filter Architectures with Different Multiplication Techniques | |
US6625628B1 (en) | Method and apparatus for digital filter | |
Zhu et al. | ASIC implementation architecture for pulse shaping FIR filters in 3G mobile communications | |
JPH0998069A (ja) | Fir型ディジタルフィルタ | |
JP4748944B2 (ja) | 処理装置 | |
JP2590291B2 (ja) | 切換型iirフィルタ | |
CN118074673A (zh) | 一种多带宽实时切换的滤波器、滤波方法及芯片 | |
WO2009110022A1 (ja) | 無線通信装置 | |
Schmidt-Knorreck et al. | Hardware optimized sample rate conversion for software defined radio |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080710 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080710 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110516 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111213 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120210 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120403 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120423 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150427 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4982080 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |