JPS63252009A - 可変デジタル・フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は可変デジタル・フィルタに関し、特に半導体集
積回路技術を用いてワンチップ化された可変デジタル・
フィルタに関する。

［従来技術１ 近年、デジタル信号処理の技術が広く利用されるに至り
、デジタル・フィルタのｍ型性が高まっている。従来、
デジタル・フィルタは、デジタル・シグナル・プロセッ
サ（ＤＳＰ）と呼ばれるプログラム制御に基づいて演口
を行なう演算処理装置や、単一のフィルタ機能のみを有
するＩＣ化されたデジタル・フィルタが用いられたり、
あるいはプログラマブル・ロジック・デバイス（ＰＬＯ
）と呼ばれるある程度の？！２数演募様能を有する装置
を複数組合せて形成したもの等が利用されている。

［発明が解決しようとする問題点］ しかしながらこのような従来のデジタル・フィルタにあ
っては、まず、デジタル・シグナル・プロセッサを用い
たものはマイクロプロセッサに記憶されたコンピュータ
プログラムに従って該デジタル・シグナル・プロセッサ
にフィルタとしての演σ処理を行なわせるものであるか
ら、基本的には所望のデジタル・フィルタを容易に実現
することができるが、該コンピュータプログラムの処理
速度に起因して高速のデジタル・フィルタには適さない
欠点がある。次の単一機能を有するＩＣ化されたデジタ
ル・フィルタは柔軟性がないために他の電子ｎ器に転用
したり、回路変更を行なうことができず不経済となる欠
点がある。更に次のプログラマブル・ロジック・デバイ
スを組合わせて構成するものについては、夫々のプログ
ラマブル・ロジック・デバイスがデジタル・フィルタを
形成するに必要な要素（例えばＮＡＮＤやＮＯＲ等の論
理素子）を有し、これらの要素の中から適宜に選択し又
複数のプログラマブル・ロジック・デバイスを組合せる
ことによって所望のデジタル・フィルタを形成すること
ができるので柔軟性はあるが、複数のプログラマブル・
ロジック・デバイスを組合せる結果、装置の大形化及び
接続部品等の部品点数が多くなる等の欠点がある。

［問題点を解決するための手段］ 本発明はこのような問題点に鑑みて成されたものであり
、任意の特性のデジタル・フィルタを容易に形成し、変
更し、調整等することができ、しかも半導体集積回路技
術を用いてワンチップ化された高速かつ極めて小形の可
変デジタル・フィルタを提供することを目的とする。

この目的を達成するため本発明は、デジタル・フィルタ
を構成するために必要な加算器、乗算器、遅延回路、レ
ジスタ等の構成要素を所定の配列に従って形成し、これ
らの構成要素間を通るデータ・バスライン群を形成し、
更に夫々の構成要素の入出力端子と該データ・バスライ
ンｎＴ間及びデータ・バスラインの相互を接続又はＨ！
Ｆｉする少なくとも１個以上の切換回路を形成すると共
に該切換回路を導通又は非導通に切換え設定する制御デ
ータを記憶する記憶素子を形成することにより、該制御
データに基づいて任意のデジタル・フィルタを容易に実
現できるようにしたことを技術的要点とする。

又、これは半導体集積回路技術によってワンチップ化さ
れており、上記のような構成要素のブロックを複数個形
成することによって高次のフィルタを容易に構成するこ
とができるものである。

［実施例］ 以下、本発明による可変デジタル・フィルタの一実施例
を図面と共に説明する。第１図はこの実ＩＭ例の回路構
成を概略的に示すブロック図である。

まず構成を説明すると、半導体チップの側端部に一対の
入出力インタフェース回路１．２が形成され、図示しな
い外部回路等と接続するデータ・バスライン’ｌａ、２
ａ及び制御信号ライン１ｂ。

２ｂ等の為の入出力端子群が設けられている。第１の入
出力インタフェース回路１は水平方向に延設された複数
のデータ・バスライン群３ａ　、　３ｂ　。

、　　　３ｃ、３ｃ、・・・を有し、例えばデータ・バ
スライン群３ａの３組のデータ・バスライン３ａ１．３
ａ２゜３．３について示すように、各データ・バスライ
ン群は３組のデータ・バスラインを有し、夫々のデータ
・バスラインは例えば８ビツトのデジタル・データを並
列転送するようになっている。尚、この実施例では３組
づつのデータ・バスラインを設けたがこの組数は適宜で
良い。第２の入出力インタフェース回路２も同様に、８
ビツトのデータを並列転送する３組のデータ・バスライ
ンを夫々有するデータ・バスライン群４ａ、４ｂ、４ｃ
、・・・が垂直方向に延設されている。そして、第１の
入出力インタフェース回路１がデータ・バスライン１ａ
とデータ・バスライン群３ａ、３ｂ、・・・との接続を
チャネル切換えし、第２の入出力インタフェース回路２
も同様に、データ・バスライン２ａとデータ・バスライ
ン群４ａ　、　４ｂ　、　４ｃ　、・・・についてチャ
ネル切換えを行なう。、 次に、水平方向に延びるデータ・バスライン群３ａ、３
ｂ、３ｃ、・・・と垂直方向に延びるデータ・バスライ
ン群４ａ、４ｂ、４ｃ・・・とが交叉する部分に、半導
体スイツ、チ素子群とこれらのスイツチ素子の「オン」
、「オフ」を制御する制御データを記憶する為のメモリ
とを具備する切換回路５ａ、５ｂ、５Ｃ，・・・、６ａ
、６ｂ、６ｃ・＋７ａ、７ｂ、７ｃ、・・・が介在され
ている。これらの切換回路はいずれも同様の構成であり
、第２図に示す切換回路５ａについて構成を説明すれば
、夫々のデータ・バスライン３，１，３，２，３，３を
導通又は非導通に切換えるスイッチ群Ｗ１１〜Ｗ３３と
夫々のデータ・バスライン４　４　４　を尋ａ１壷　ａ
？　　ａ３ 通又は非導通に切換えるスイッチ群Ｈ１１〜Ｈ２３が形
成され、これらのスイッチ群を介して接続される回路５
ａ内部のデータ・バスラインが交叉する各部分に、夫々
８ビツトのデータ・バスラインを同時に接続又は遮断す
るスイッチ素子群８１１〜Ｓ３３が形成されている。即
ち、個々のスイッチ素子ｌ！Ｙは、８個半導体スイッチ
を有し、導通すると相互に対応する水平、垂直のデータ
・バスライン群等（例えば３ａ１と４，１）を接続し、
非導通となると相互の接続が遮断されるようになってい
る。

この導通・非導通の制御は、２１ビツトのスタティック
ＲＡＭから成るメモリ８に記憶された各ビット情報に基
づいて行なわれる。尚、メモリ８の記憶データの書き替
えは、図示していない所定のデータラインを介して行な
うことができるようになっている。例えば、このデータ
ラインは夫々のデータ・バスライン群３ａ　、　３ｂ　
、　３ｃ　、・・・等に並設される。

４ｇＩの切換回路５ａ、５ｂ、６ａ、６ｂに囲まれる領
域には、データ・バスライン群４ａの各データ・バスラ
イン４　４　４　よりの各デーａ１１ａ２′８３ りのうち２Ｉ［１のデータのみを出力するデマルチプレ
クサ９と、デマルチプレクサ９よりの２箱のデータを加
口して出力する加算器１０、及び加算器１０の出力デー
タを隣りのデータ・バスライン群４　ｂの１つのパスラ
インへ切換えるマルチプレクサ１１が形成されている。

又、切換回路５ｂ、５ｃ、５ｂ、５ｃ、に囲まれる領域
には、データ・バスライン４４ ａｔ’　　ａ２’ ４．３よりの各データのうちの１組のデータのみを出力
するデマルチプレクサ１２と、デマルチプレクサ１２よ
りのデータと予めメモリ１３に記憶されている係数デー
タとの乗算を行なう乗算器１４と、乗算器１４よりの出
力データを隣りのデータ・バスライン群４ｂの１つのパ
スラインへの切換えるマルチプレクサ１５が形成されて
いる。

切換回路５ｃ　、５ｄ　、６ｃ　、６ｄに囲まれる領域
には、データ・バスライン４　４　４　よａ１′ａ２”
　ａ３ りの各データのうちの１組のデータのみを出力するデマ
ルチプレクサ１Ｇと、デマルチプレクサ１６よりのデー
タを所定時間Ｄ１だけ遅延させるレジスタより成る遅延
回路１７と、遅延回路１７の出力を隣りのデータ・バス
ライン群４ｂの１つのパスラインへ切換えるマルチレク
サ１８が形成されている。

尚、メモリ１３は例えば８ビツト以上のデータを記憶す
るスタティックＲＡＭなどから成り、図示していない他
のデータ・バスを介して係数データの変更を行なうこと
ができるようになっている。

そして、第１図の１点鎖線で囲まれた領域内のデマルチ
プレクサ９ないしマルチプレクサ１８を含むブロックへ
の回路は他の切換回路間の領域についても同様に複数組
形成され、高次のデジタルフィルタを実現できるように
なっている。

第３図はデマルチプレクサ９の構成を示す。即ち、矯直
方向のデータ・バスライン４４ａ１′ａ２・ ４．３と加算器１０の２入力端子１０ａ　、　１０ｂの
間に６組の半尋体スイッヂ素子ｎ１．Ｄ　　　・・・Ｄ
ｌｌ　　　１２Ｉ３２ が形成され、夫々のスイッチ素子群は８ビツトデータを
転送することができるように８個のスイッチ素子から成
っている。例えば、スイッチ素子群Ｄ１１とＤ３２が導
通するとデータ・バスライン４，１よりのデータが加ｆ
７ｆｉ１０の入力端子１０ａに、データ・バスライン４
，３のデータが入力端子１０ｂに夫々転送されて、これ
らのデータの加算演算が加算器１０によって行なわれる
。又、夫々のスイッチ素子群の切換のための制御データ
は第２図に示すメモリ８と同様に他のメモ１）（図示せ
ず）に記憶され、この制御データは特定のデータライン
を介して四ぎ替えが可能となっている。尚、他のデマル
チプレクサ１２．１６も同様の構成であり当業者であれ
ば容易に理解できるので詳細な説明を省絡する。

第４図は、マルチプレクサ１１．１５．１６の構成を示
す。即ち、加算器１０、乗算器１４あるいは遅延回路１
１よりの８ビツトのデータを入力する入力端子Ｉ　に対
して３組の半導体スイッチ素子群Ｑ１゜Ｑ２．Ｑ３が接
続され、夫々の出力端子Ｊ１゜Ｊ　　、Ｊ　　が隣りの
データ・バスライン群（例えば４ｂ）の所定のデータ・
バスラインに接続する。

夫々のスイッチ素子群は８ビツトのデータを並列転送す
ることができるように８個のスイッチ素子から成り、前
記第２，３図において説明したようなメモリに記憶され
た制御データによって夫々のスイッチ素子群Ｑ、Ｑ２．
Ｑ３の導通・非導通の制御が行なわれる。そして、こめ
メモリの制御データも他の特定データラインを介して自
賛えが可能となっている。

次に、かかる構成の可変デジタル・フィルタの作動を第
５図及び第６図に基づいて説明する。第５図は最も基本
的な巡回形デジタル・フィルタの回路を示し、第６図は
これをこの実施例の可変デジタル・フィルタにて実現し
た場合の配線例を示す。同図中の太い実線にて示すよう
に入出力インタフェース回路１に入力データＸ。を入力
し、切換回路５ｂ及びデマルチプレクサ９の所定のスイ
ッチ素子を導通状態に切換えて、加算器１０の一方の入
力端子へ供給し、加算器１０の出力Ｙ。をマルチプレク
サ１１及び切換回路６ａ中の所定のスイッチ素子を導通
にして入出力インタフェース回路２より出力させる。更
に、マルチプレクサ１１よりの出力Ｙ。を切換回路６ｄ
　、５ｄ及びデマルチプレクサ１６中の所定スイッチ素
子の切換えによって遅延回路１７に供給し、遅延回路１
７の出力をマルチプレクサ１８、切換回路５ｃ　、５ｃ
及びデマルチプレクサ１２中の所定スイッチ素子の切換
接続によって供給し、メモリ１３内に予め記憶されてい
る係数データとの乗算を行なわせる。この乗算結果はマ
ルチプレクサ１５、切換回路、６ｂ、５Ｃ及びデマルチ
プレクサ９の所定スイッチ素子を切換接続することによ
り加算器１０の他方の入力端子に供給する。

このようにスイッチ素子群を適宜に切換ることにより第
５図のデジタル・フィルタが実現される。

そして、切換回路、デマルチプレクサ及びマルチプレク
サの接続変更は制御データの変更によって容易に行なう
ことができ、更にフィルタ係数の変更も係数メモリの内
容を変えることによって容易に行なうことができる任意
の次数のデジタル・フィルタを構成することができる。

又、ここでは巡回形デジタル・フィルタについて述べた
が非巡回形デジタル・フィルタも容易に実現することが
できる。

［発明の効果］ 以上、説明したように本発明の可変デジタル・フィルタ
によれば、デジタル・フィルタを構成するのに必要な加
算器、乗算器、遅延素子、レジスタ等の構成要素を所定
の配列に従って形成すると共に、これらの構成要素間を
通るデータ・バスラインを形成し、更に夫々の構成要素
の入出力端子と該データ・バスライン間及びデータ・バ
スラインの相互を接続又は′ｌＸＩｇｉする少なくとも
１個以上の、切換回路を形成すると共に該切換回路を導
通又は非導通に切換え設定する制御データを記憶する記
憶素子を具備し、これを半導体集積回路技術によるワン
チップ化を図ったので、任意のデジタル・フィルタを容
易に実現し又変更し更に調整することができる極めて柔
軟性に富んだ小形の可変デジタル・フィルタを提供する
ことができる。又、この可変デジタル・フィルタを複数
個用いれば極めて複雑なデジタル・フィルタも容易に実
現することができ利便性に優れている。

【図面の簡単な説明】

第１図は本発明による可変デジタル・フィルタの一実施
例の構成を示すブロック図、第２図は第１図中の切換回
路の構成を概略的に示す構成図、第３図は第１図中のデ
マルチプレクサの構成を概略的に示す構成図、第４図は
第１図中のマルチプレクサの構成を概略的に示す構成図
、第５図は一般的な巡回形デジタル・フィルタの構成を
示すブロック図、第６図は第１図に示すこの実施例の可
変デジタル・フィルタによって第５図のデジタル・フィ
ルタを形成した場合の一具体例を示す配線図である。 １．２：入出力インタフェース回路、３ａ。 ３ｂ　、　・・−、４ａ　、　４ｂ　、　　：　７’−
ターハス−ｙ−（ン群、５ａ、５ｂ、５ｃ、　・、６ａ
、６ｂ、６ｃｍ。

Claims (2)

【特許請求の範囲】
1. （１）半導体集積回路技術によってワンチップ化された
   可変デジタル・フィルタにおいて、 デジタル・フィルタを構成するのに必要な複数の構成要
   素と、 これらの構成要素間を通るデータ・バスライン群、 これらの構成要素の入出力端子と該データ・バスライン
   群間及びデータ・バスラインの相互間を適宜に接続又は
   遮断する少なくとも１以上の切換回路と、 該切換回路の導通又は非導通の設定する制御データを記
   憶する記憶装置とを具備したことを特徴とする可変デジ
   タル・フィルタ。
2. （２）前記構成要素は、少なくとも加算器、遅延素子、
   乗算器及び係数データを記憶する記憶装置から成ること
   を特徴とする特許請求の範囲第１項記載の可変デジタル
   ・フィルタ。