JPH0258810B2 - - Google Patents
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- JPH0258810B2 JPH0258810B2 JP61290320A JP29032086A JPH0258810B2 JP H0258810 B2 JPH0258810 B2 JP H0258810B2 JP 61290320 A JP61290320 A JP 61290320A JP 29032086 A JP29032086 A JP 29032086A JP H0258810 B2 JPH0258810 B2 JP H0258810B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
Description
発明の背景
本発明は、複数個の入力端子と、少なくとも１
個のANDアレイと、およびこれに後続する少な
くとも１個のORアレイとを有し、このうちアレ
イの少なくとも一方はプログラム可能なものであ
る、集積技術で製作された集積回路形成用構成素
子に関する。 「プログラマブル論理アレイ」として既知のこ
のような構成素子は、マスクまたは電気的にプロ
グラム可能である。電気的なプログラム化はたと
えば、固定値記憶装置（PROM）と同様な方法
で実行可能である。このような構成素子のフレキ
シビリテイは、たとえば任意のブール代数式を直
接実現するための能力を基づいている。これによ
り実現すべき回路の特定化は、比較的簡単なソフ
トウエア手段により計画可能である。電気的にプ
ログラムが可能であることは、使用者が少ない個
数の特定回路を時間と費用をかけずに定義できる
という利点を有する。特定化のためにはこの場
合、アレイの中で対応部分の結合が形成される
か、または残りのすべての部分の結合がしや断さ
れ、したがつて記述にしたがつてアレイの交点の
結合が行われる。この場合論理アレイ構造は、入
力値相互間およびときにはフイードバツクされた
信号との考えうるあらゆる論理動作が可能である
という利点を提供する。論理動作において、「ワ
イヤードAND」，「ワイヤードOR」，「ワイヤード
NOR」ないし「ワイヤードNAND」の論理動作
がプログラム可能部分に使用可能である。 前記のような構造で既知のものは、ANDアレ
イにおいて、入力信号の可能なすべての組合せの
うちの少数のみがデコーデイング可能であり、し
たがつて可能な論理積の項の数がネツクとなつ
て、これがときには構成素子の関数の複合性を制
約することになる欠点を有している。プログラム
が可能であるために、プログラム可能な各交点に
対し要する時間は、予め固定化された論理構造を
有する構成素子に比べて数倍多い。これは同時に
構成素子の必要面積とコストとを増大する。 発明の要約 本発明は、構成素子の必要面積と、必要な導線
と、およびプログラム化とが、フレキシビリテイ
を失なうことなく減少されること、すなわち必要
面積が同じでもフレキシビリテイが増大されるこ
とを課題の基礎としている。 この課題は本発明により、ORアレイに後続し
てセレクタが設けられ、セレクタは制御信号に応
じてORアレイの出力端子の少なくとも一部を選
択することにより解決される。この場合セレクタ
としては要素すなわち回路装置が使用され、この
回路装置は、第２の信号線群と独立した第１の信
号導線群を介して提供される第１の信号（テータ
信号）の中から、第２の導線群を介して到達する
第２の信号（制御信号）に応じて、特定の信号を
選択する。 さてこれは構成素子の入力を２つの群に分割す
ることからなり、この場合第１の群の入力は既知
のようにANDアレイに供給され、一方第２の群
の入力はセレクタの制御入力端子に接続される。
あらかじめ与えられる入力総数のうち、ANDア
レイの入力数が減少されることにより、論理積項
の数が同じであつても、アレイの大きさは減少さ
れ、構成素子のフレキシビリテイと可能な関数の
複合化は増大される。一方これらの入力に関する
関数範囲は同一にしたまま論理積項の数は減少さ
れ、したがつて第２の観点から見て、ANDアレ
イの大きさは小型化が可能となる。ORアレイは
一般に、セレクタの各出力端子に対して、Ｓ個の
制御入力の場合ORアレイの2S個の出力が割当て
られるように構成されるが、この出力はＳ個の制
御入力に応じて選択される。 面積が節約されるばかりでなく一般にまた、処
理速度の点でも利益が得られる。さらに面積の減
少により消費電力の減少も期待できる。本発明に
よる構成はさらに、論理積項の数が制限されるた
めに完全な解読（デコーデイング）が可能ではな
いデータ入力と異なり、セレクタ制御入力は完全
に解読されるので該アレイの極小化が簡単にで
き、より効果的に設計できるという利点を提供す
る。このようにして追加の自由度は、すなわち入
力の割当が可能となる。 本発明による解決法は、レジスタおよびび／ま
たは論理出力回路との結合の有無またはフイード
バツクの有無に無関係に、あらゆる種類のプログ
ラマブル論理アレイに使用可能である。 セレクタの制御のための特定の構成素子入力
は、セレクタの制御入力端子に直接か、または
ANDアレイおよびORアレイを介して結合可能で
ある。後者の場合、２つの入力信号群、すなわち
データ信号と制御信号との間の伝送時間差は除去
される。 あらかじめ設定された固定のセレクタの代り
に、セレクタは完全または部分的にプログラム可
能なように実行可能である。これにより完全な解
読はもはや必要ではなく、セレクタの大きさおよ
びORアレイの大きさも減少可能である。 セレクタはまた、フイードバツク信号または
ANDおよび／またはORアレイの出力のような内
部信号により、ないしはレジスタからも制御可能
である。ときにはまた、複数個のセレクタがカス
ケードに相互に前後して接続されることも可能で
ある。さらに本発明による構造は、同一基板（チ
ツプ）上に存在する他の回路構成素子との組合せ
も可能である。 以下に図を用いた実施例で本発明を説明する。 実施例 第１図は入力端子１１を備えたマトリツクス状
ANDアレイ１０を有する通常のいわゆる「プロ
グラマブル論理アレイ」を示し、ANDアレイ１
０の後には同様にマトリツクス状のORアレイ１
２が接続される。入力信号は分相器１６を介して
直接または反転されて、ANDアレイ１０の導線
１４に送られる。ORアレイ１２の出力端子１８
に現われる出力信号は、任意の方法でさらに処理
可能である。該アレイの導線の交点においては、
相互に交差する導線の接続は切離すことが可能で
ある。構成素子は供給するときは、たとえばすべ
て接続されたままとなつている。プログラムのた
めに、過剰な接続部は過電圧により焼損される。 接続数は構成素子の大きさを直接決定し、した
がつて信号の伝送時間と同時に製造コストも決定
する。 第２図は本発明の構成素子の構造を略図で示
す。ORアレイ１２の後にたとえばマルチプレク
サであるセレクタ２０が接続され、セレクタ２０
のデータ入力端子２２はORアレイ１２の出力端
子１８と結合される。ANDアレイ１０の入力端
子１１の一部はセレクタ２０の制御入力端子２４
と結合される。ANDアレイは残りの入力端子１
４に合わせて縮小可能である。逆に同一表面積の
構成素子において第１図に示す構造のものと比較
した場合、ANDアレイ１０の論理積項が同一の
ままであることによりフレキシビリテイの増大が
可能である。セレクタ２０のａ出力端子２６の
各々に対し一般に2S個のORアレイ１２の出力端
子１８が割当て可能であり、したがつてORアレ
イの出力端子１８はａ群内で2S個の出力に割付け
される。 制御信中と、データ入力端子２２に到達するデ
ータ信号との間の伝送時間差を除去するために、
制御入力端子２４に到達する制御信号は、AND
アレイとORアレイとを介してループ状にさせる
ことも可能である。 第３図はセレクタ２０のｒ個の出力がレジスタ
２８に送られる実施例を示し、レジスタ２８の出
力３０は再びANDアレイ１０に送られる。たと
えばレジスタ２８を説けない簡単なフイードバツ
クもまた可能である。ORアレイ１２の出力端子
には（ｒ＋ａ）・2S個の出力信号が現われて、こ
の出力信号はセレクタ２０に与えられる。セレク
タ２０の制御入力にはまたフイードバツクされる
信号も割当て可能である。同様にセレクタは内部
信号によつても制御可能である。セレクタの残り
の出力は、さらに任意の集積回路構成素子に割当
て可能である。 本発明の装置においては通常の論理アレイと同
様に、その製造技術はあまり問題はない。同様に
本発明による構造のものに対するプログラム様式
も本質的なものではない。外観的には、必要な構
成素子面積および／またはプログラムに要する時
間はかなり減少され、それと同時に信号伝送時間
は短縮され、ときには構成素子のフレキシビリテ
イがかなり向上される。プログラムには、プログ
ラム点の選択と、プログラム点ごとのトランジス
タと、電源と、プログラム装置と、およびプログ
ラム時間とが関係しなければならないということ
を考虜すると、プログラムに要する時間の減少は
とくに有効である。パラメータは種々変わること
から、本発明による構造は、まず、第１に何を目
的とするか、すなわち、構成素子面積の節約か、
プログラム時間の減少か、または信号伝送時間の
短縮かによりそれぞれの要求に合わせることが可
能である。すべての利点が同時にまたは同一範囲
内で出現するわけにはいかないので、パラメータ
の最適化が必要になる。 以下の例は、入力量Ａ，Ｂ，Ｃから全く任意の
関係y1およびy2を、通常の方法と本発明による
方法とにより構成するところを示す。この場合、
関数を構成するのに必要なアレイの交点の数を、
本発明による方法と通常の方法とで比較すべきで
ある。 表１は入力量Ａ，Ｂ，Ｃの値と、これらの入力
量から形成される関数y1およびy2の値とを示す。
個のANDアレイと、およびこれに後続する少な
くとも１個のORアレイとを有し、このうちアレ
イの少なくとも一方はプログラム可能なものであ
る、集積技術で製作された集積回路形成用構成素
子に関する。 「プログラマブル論理アレイ」として既知のこ
のような構成素子は、マスクまたは電気的にプロ
グラム可能である。電気的なプログラム化はたと
えば、固定値記憶装置（PROM）と同様な方法
で実行可能である。このような構成素子のフレキ
シビリテイは、たとえば任意のブール代数式を直
接実現するための能力を基づいている。これによ
り実現すべき回路の特定化は、比較的簡単なソフ
トウエア手段により計画可能である。電気的にプ
ログラムが可能であることは、使用者が少ない個
数の特定回路を時間と費用をかけずに定義できる
という利点を有する。特定化のためにはこの場
合、アレイの中で対応部分の結合が形成される
か、または残りのすべての部分の結合がしや断さ
れ、したがつて記述にしたがつてアレイの交点の
結合が行われる。この場合論理アレイ構造は、入
力値相互間およびときにはフイードバツクされた
信号との考えうるあらゆる論理動作が可能である
という利点を提供する。論理動作において、「ワ
イヤードAND」，「ワイヤードOR」，「ワイヤード
NOR」ないし「ワイヤードNAND」の論理動作
がプログラム可能部分に使用可能である。 前記のような構造で既知のものは、ANDアレ
イにおいて、入力信号の可能なすべての組合せの
うちの少数のみがデコーデイング可能であり、し
たがつて可能な論理積の項の数がネツクとなつ
て、これがときには構成素子の関数の複合性を制
約することになる欠点を有している。プログラム
が可能であるために、プログラム可能な各交点に
対し要する時間は、予め固定化された論理構造を
有する構成素子に比べて数倍多い。これは同時に
構成素子の必要面積とコストとを増大する。 発明の要約 本発明は、構成素子の必要面積と、必要な導線
と、およびプログラム化とが、フレキシビリテイ
を失なうことなく減少されること、すなわち必要
面積が同じでもフレキシビリテイが増大されるこ
とを課題の基礎としている。 この課題は本発明により、ORアレイに後続し
てセレクタが設けられ、セレクタは制御信号に応
じてORアレイの出力端子の少なくとも一部を選
択することにより解決される。この場合セレクタ
としては要素すなわち回路装置が使用され、この
回路装置は、第２の信号線群と独立した第１の信
号導線群を介して提供される第１の信号（テータ
信号）の中から、第２の導線群を介して到達する
第２の信号（制御信号）に応じて、特定の信号を
選択する。 さてこれは構成素子の入力を２つの群に分割す
ることからなり、この場合第１の群の入力は既知
のようにANDアレイに供給され、一方第２の群
の入力はセレクタの制御入力端子に接続される。
あらかじめ与えられる入力総数のうち、ANDア
レイの入力数が減少されることにより、論理積項
の数が同じであつても、アレイの大きさは減少さ
れ、構成素子のフレキシビリテイと可能な関数の
複合化は増大される。一方これらの入力に関する
関数範囲は同一にしたまま論理積項の数は減少さ
れ、したがつて第２の観点から見て、ANDアレ
イの大きさは小型化が可能となる。ORアレイは
一般に、セレクタの各出力端子に対して、Ｓ個の
制御入力の場合ORアレイの2S個の出力が割当て
られるように構成されるが、この出力はＳ個の制
御入力に応じて選択される。 面積が節約されるばかりでなく一般にまた、処
理速度の点でも利益が得られる。さらに面積の減
少により消費電力の減少も期待できる。本発明に
よる構成はさらに、論理積項の数が制限されるた
めに完全な解読（デコーデイング）が可能ではな
いデータ入力と異なり、セレクタ制御入力は完全
に解読されるので該アレイの極小化が簡単にで
き、より効果的に設計できるという利点を提供す
る。このようにして追加の自由度は、すなわち入
力の割当が可能となる。 本発明による解決法は、レジスタおよびび／ま
たは論理出力回路との結合の有無またはフイード
バツクの有無に無関係に、あらゆる種類のプログ
ラマブル論理アレイに使用可能である。 セレクタの制御のための特定の構成素子入力
は、セレクタの制御入力端子に直接か、または
ANDアレイおよびORアレイを介して結合可能で
ある。後者の場合、２つの入力信号群、すなわち
データ信号と制御信号との間の伝送時間差は除去
される。 あらかじめ設定された固定のセレクタの代り
に、セレクタは完全または部分的にプログラム可
能なように実行可能である。これにより完全な解
読はもはや必要ではなく、セレクタの大きさおよ
びORアレイの大きさも減少可能である。 セレクタはまた、フイードバツク信号または
ANDおよび／またはORアレイの出力のような内
部信号により、ないしはレジスタからも制御可能
である。ときにはまた、複数個のセレクタがカス
ケードに相互に前後して接続されることも可能で
ある。さらに本発明による構造は、同一基板（チ
ツプ）上に存在する他の回路構成素子との組合せ
も可能である。 以下に図を用いた実施例で本発明を説明する。 実施例 第１図は入力端子１１を備えたマトリツクス状
ANDアレイ１０を有する通常のいわゆる「プロ
グラマブル論理アレイ」を示し、ANDアレイ１
０の後には同様にマトリツクス状のORアレイ１
２が接続される。入力信号は分相器１６を介して
直接または反転されて、ANDアレイ１０の導線
１４に送られる。ORアレイ１２の出力端子１８
に現われる出力信号は、任意の方法でさらに処理
可能である。該アレイの導線の交点においては、
相互に交差する導線の接続は切離すことが可能で
ある。構成素子は供給するときは、たとえばすべ
て接続されたままとなつている。プログラムのた
めに、過剰な接続部は過電圧により焼損される。 接続数は構成素子の大きさを直接決定し、した
がつて信号の伝送時間と同時に製造コストも決定
する。 第２図は本発明の構成素子の構造を略図で示
す。ORアレイ１２の後にたとえばマルチプレク
サであるセレクタ２０が接続され、セレクタ２０
のデータ入力端子２２はORアレイ１２の出力端
子１８と結合される。ANDアレイ１０の入力端
子１１の一部はセレクタ２０の制御入力端子２４
と結合される。ANDアレイは残りの入力端子１
４に合わせて縮小可能である。逆に同一表面積の
構成素子において第１図に示す構造のものと比較
した場合、ANDアレイ１０の論理積項が同一の
ままであることによりフレキシビリテイの増大が
可能である。セレクタ２０のａ出力端子２６の
各々に対し一般に2S個のORアレイ１２の出力端
子１８が割当て可能であり、したがつてORアレ
イの出力端子１８はａ群内で2S個の出力に割付け
される。 制御信中と、データ入力端子２２に到達するデ
ータ信号との間の伝送時間差を除去するために、
制御入力端子２４に到達する制御信号は、AND
アレイとORアレイとを介してループ状にさせる
ことも可能である。 第３図はセレクタ２０のｒ個の出力がレジスタ
２８に送られる実施例を示し、レジスタ２８の出
力３０は再びANDアレイ１０に送られる。たと
えばレジスタ２８を説けない簡単なフイードバツ
クもまた可能である。ORアレイ１２の出力端子
には（ｒ＋ａ）・2S個の出力信号が現われて、こ
の出力信号はセレクタ２０に与えられる。セレク
タ２０の制御入力にはまたフイードバツクされる
信号も割当て可能である。同様にセレクタは内部
信号によつても制御可能である。セレクタの残り
の出力は、さらに任意の集積回路構成素子に割当
て可能である。 本発明の装置においては通常の論理アレイと同
様に、その製造技術はあまり問題はない。同様に
本発明による構造のものに対するプログラム様式
も本質的なものではない。外観的には、必要な構
成素子面積および／またはプログラムに要する時
間はかなり減少され、それと同時に信号伝送時間
は短縮され、ときには構成素子のフレキシビリテ
イがかなり向上される。プログラムには、プログ
ラム点の選択と、プログラム点ごとのトランジス
タと、電源と、プログラム装置と、およびプログ
ラム時間とが関係しなければならないということ
を考虜すると、プログラムに要する時間の減少は
とくに有効である。パラメータは種々変わること
から、本発明による構造は、まず、第１に何を目
的とするか、すなわち、構成素子面積の節約か、
プログラム時間の減少か、または信号伝送時間の
短縮かによりそれぞれの要求に合わせることが可
能である。すべての利点が同時にまたは同一範囲
内で出現するわけにはいかないので、パラメータ
の最適化が必要になる。 以下の例は、入力量Ａ，Ｂ，Ｃから全く任意の
関係y1およびy2を、通常の方法と本発明による
方法とにより構成するところを示す。この場合、
関数を構成するのに必要なアレイの交点の数を、
本発明による方法と通常の方法とで比較すべきで
ある。 表１は入力量Ａ，Ｂ，Ｃの値と、これらの入力
量から形成される関数y1およびy2の値とを示す。
【表】
この関数を構成するには解決表現形式として原
理的には、直接記述と、短縮形記述と、補関数に
よる構成と、および補関数の短縮形とがある。以
下には直接式解決表現のみをみることにする。こ
れにより次式を得る。 y1n＝＋Ｃ＋BC ＋ＡＣ＋AB＋ABC この式は量Ａ，ＢまたはＣのそれぞれを括弧の
外に出して他を括弧でくくることにより次のよう
に書くことがきる。 y1A＝・（＋＋BC） ＋Ａ・（＋Ｂ＋BC） y1B＝・（＋Ｃ＋AC） ＋Ｂ・（Ｃ＋Ａ＋AC） y1C＝・（＋AB） ＋Ｃ・（＋Ｂ＋Ａ＋AB） 同様にy2nないしy2A，y2B，y2Cに対しても
次式が得られる。 y2n＝Ｃ＋Ａ＋ABC y2A＝・Ｃ＋Ａ・（＋BC） y2B＝・（Ｃ＋Ａ）＋Ｂ・AC y2C＝・Ａ＋Ｃ・（＋AB） ここで本発明による方法においては、たとえば
量Ａ，Ｂ，またはＣがセレクタの制御入力端子に
与えられ、一方他の２つの量はANDアレイの入
力端子に送ることが可能である。さて、表２で
は、その終りの３つの欄に、yin（通常の論理結合
方式）とyiA，yiB，yiC（本発明の方法による論
理結合）とに対してANDアレイと、ORアレイと
に必要な交点数と、それの合計交点数とを示す。
理的には、直接記述と、短縮形記述と、補関数に
よる構成と、および補関数の短縮形とがある。以
下には直接式解決表現のみをみることにする。こ
れにより次式を得る。 y1n＝＋Ｃ＋BC ＋ＡＣ＋AB＋ABC この式は量Ａ，ＢまたはＣのそれぞれを括弧の
外に出して他を括弧でくくることにより次のよう
に書くことがきる。 y1A＝・（＋＋BC） ＋Ａ・（＋Ｂ＋BC） y1B＝・（＋Ｃ＋AC） ＋Ｂ・（Ｃ＋Ａ＋AC） y1C＝・（＋AB） ＋Ｃ・（＋Ｂ＋Ａ＋AB） 同様にy2nないしy2A，y2B，y2Cに対しても
次式が得られる。 y2n＝Ｃ＋Ａ＋ABC y2A＝・Ｃ＋Ａ・（＋BC） y2B＝・（Ｃ＋Ａ）＋Ｂ・AC y2C＝・Ａ＋Ｃ・（＋AB） ここで本発明による方法においては、たとえば
量Ａ，Ｂ，またはＣがセレクタの制御入力端子に
与えられ、一方他の２つの量はANDアレイの入
力端子に送ることが可能である。さて、表２で
は、その終りの３つの欄に、yin（通常の論理結合
方式）とyiA，yiB，yiC（本発明の方法による論
理結合）とに対してANDアレイと、ORアレイと
に必要な交点数と、それの合計交点数とを示す。
【表】
入力端子に
関数y1の構成において、従来方法による必要
交点数と、本発明の方法による必要交点数との間
に明らかに差があるのがわかる。１つの入力量の
代りにそれぞれ２つの入力量がセレクタの制御入
力端子に与えられると、この差はさらに大きくな
る。他の解答表現に対しても同様にしてそれぞれ
に必要な交点が求められる。 交点の数は、アレイの必要面積と、アレイのプ
ログラム化の補助構造の必要面積とにも関係する
ので、交点の数は最も影響力の大きいパラメータ
である。
関数y1の構成において、従来方法による必要
交点数と、本発明の方法による必要交点数との間
に明らかに差があるのがわかる。１つの入力量の
代りにそれぞれ２つの入力量がセレクタの制御入
力端子に与えられると、この差はさらに大きくな
る。他の解答表現に対しても同様にしてそれぞれ
に必要な交点が求められる。 交点の数は、アレイの必要面積と、アレイのプ
ログラム化の補助構造の必要面積とにも関係する
ので、交点の数は最も影響力の大きいパラメータ
である。
第１図は既知のプログラマブル論理アレイの略
説明図、第２図は本発明による構造の略説明図、
および第３図は本発明の変更態様の第２図相当略
説明図である。 １０……ANDアレイ、１１，１４……入力端
子（ANDアレイの）、１２……ORアレイ、１８
……出力端子（ORアレイの）、２０……セレク
タ、２４……制御入力または制御入力端子、２６
……出力端子（セレクタの）、２８……レジスタ。
説明図、第２図は本発明による構造の略説明図、
および第３図は本発明の変更態様の第２図相当略
説明図である。 １０……ANDアレイ、１１，１４……入力端
子（ANDアレイの）、１２……ORアレイ、１８
……出力端子（ORアレイの）、２０……セレク
タ、２４……制御入力または制御入力端子、２６
……出力端子（セレクタの）、２８……レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数個の入力端子と、少なくとも１個の
ANDアレイと、これに後続される少なくとも１
個のORアレイとを有し、この内該アレイの少な
くとも一方はプログラム可能なものである、集積
技術で製作された集積回路形成用構成素子におい
て： 前記ORアレイ１２に後続されたセレクタ２０
が設けられ、該セレクタ２０は制御信号に応じて
前記ORアレイ１２の出力端子の少なくとも一部
を選択することを特徴とする構成素子。 ２ 構成素子の入力端子の少なくとも１つは前記
セレクタ２０の制御入力端子２４に接続されるこ
とを特徴とする特許請求の範囲第１項に記載の構
成素子。 ３ 前記セレクタ２０の少なくとも１つの制御入
力端子２４は内部信号導線、たとえば前記AND
アレイ１０または前記ORアレイ１２の出力端子
と接続されることを特徴とする特許請求の範囲第
１項または第２項に記載の構成素子。 ４ 構成素子の入力端子の少なくとも１つが前記
ANDアレイ１０および前記ORアレイ１２の導線
を介して前記セレクタ２０の制御入力端子２４と
接続されることを特徴とする特許請求の範囲第１
項ないし第３項のいずれかに記載の構成素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3543471A DE3543471C1 (de) | 1985-12-09 | 1985-12-09 | In integrierter Technik hergestellter Baustein zur Erstellung integrierter Schaltungen |
| DE3543471.6 | 1985-12-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139412A JPS62139412A (ja) | 1987-06-23 |
| JPH0258810B2 true JPH0258810B2 (ja) | 1990-12-10 |
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Country Status (5)
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Also Published As
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