JPS5945722A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPS5945722A JPS5945722A JP15762082A JP15762082A JPS5945722A JP S5945722 A JPS5945722 A JP S5945722A JP 15762082 A JP15762082 A JP 15762082A JP 15762082 A JP15762082 A JP 15762082A JP S5945722 A JPS5945722 A JP S5945722A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- array
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は組合せ論理回路からなるプログラマブルロジッ
クアレイに関する。
クアレイに関する。
従来例の構成とその問題点
組合せ論理回路を半導体集積回路で実現する手段の１つ
としてＰＬＡがある。ＰＬＡは、組合せ論理回路をＡＮ
ＤゲートとＯＲゲートの２段回路構成で実現しようとす
るものである。第１図は従来のＰＬＡの構成を示すブロ
ック図である。第１図において、１はＡＮＤアレイ、２
ばＯＲアレイ、３は入力バッファ、４は出力バッファ、
１１〜ｉｎは入力信号、ｐ１〜ｐｊはＡＮＤアレイ１の
出力、Ｈ１〜醜、は出力信号である。今、ｎ個の入力信
号からｍ個の出力信号を生成するＰＬＡを考える。
としてＰＬＡがある。ＰＬＡは、組合せ論理回路をＡＮ
ＤゲートとＯＲゲートの２段回路構成で実現しようとす
るものである。第１図は従来のＰＬＡの構成を示すブロ
ック図である。第１図において、１はＡＮＤアレイ、２
ばＯＲアレイ、３は入力バッファ、４は出力バッファ、
１１〜ｉｎは入力信号、ｐ１〜ｐｊはＡＮＤアレイ１の
出力、Ｈ１〜醜、は出力信号である。今、ｎ個の入力信
号からｍ個の出力信号を生成するＰＬＡを考える。
入力信号１１〜ｉｎは入力バッファ３に入力さｉして、
１１〜Ｉ ｎ ＋ １１〜Ｔｎを発生する。入カバソフ
ァ３で生成された１１〜１ｎ、１１〜ＴｎはＡＮＤアレ
イ１に入力されて、必要な論理積項ｐ１〜ｐｊをＡＮＤ
アレイ１で生成される。論理積項ｐ１〜ｐｊは、論理の
簡単化をおこなうことにより冗長項を取り除くことがで
きる。論理積項ｐ１〜ｐｊｉｄ、ＯＲアレイ２に入力さ
れて、必要な論理和項が生成されて、出力バノファ４に
転送される。そｌ−で、出力バノファ４から出力信号５
〜ｄ が出力される。例え ｍ ば、４個の入力信号から３個の出力信号を州るＰＬＡと
し、出力信号８１〜Ｊ３が下記に示す論理式で表現でき
るものとする。
１１〜Ｉ ｎ ＋ １１〜Ｔｎを発生する。入カバソフ
ァ３で生成された１１〜１ｎ、１１〜ＴｎはＡＮＤアレ
イ１に入力されて、必要な論理積項ｐ１〜ｐｊをＡＮＤ
アレイ１で生成される。論理積項ｐ１〜ｐｊは、論理の
簡単化をおこなうことにより冗長項を取り除くことがで
きる。論理積項ｐ１〜ｐｊｉｄ、ＯＲアレイ２に入力さ
れて、必要な論理和項が生成されて、出力バノファ４に
転送される。そｌ−で、出力バノファ４から出力信号５
〜ｄ が出力される。例え ｍ ば、４個の入力信号から３個の出力信号を州るＰＬＡと
し、出力信号８１〜Ｊ３が下記に示す論理式で表現でき
るものとする。
上記論理式（１）のＰＬＡを得るために、ＡＮＤアレイ
１では論理積項、１１・１２・１３・１４＋＋１・１２
・】３・１４＋ １１ ’ ＋２’ １３’ １４＋
１１０ｉ３’１１°１２°１３．１２°１３°＋４＋Ｔ
１・１２・ｉ３の７個が生成されなければならない。
１では論理積項、１１・１２・１３・１４＋＋１・１２
・】３・１４＋ １１ ’ ＋２’ １３’ １４＋
１１０ｉ３’１１°１２°１３．１２°１３°＋４＋Ｔ
１・１２・ｉ３の７個が生成されなければならない。
今、」二記論理積項の記述順に［）１．ｐ２１・・・・
・・１〕７とする。
・・１〕７とする。
論理式（１）はｐ１〜ｐ７を用いると、論理式（２）と
なる。
なる。
７５１ｔアレイ２では、論理式（２）から論理積項ｐ１
゜ｐ２から闇１．論理積項ｐ３＋ｐ４から否。、論理積
項ｐ５．ｐｅ、ｐ−，から８３をそれぞれ生成し、出力
バノファ４に転送して、出力信号暮。、８２．η３とし
ている。
゜ｐ２から闇１．論理積項ｐ３＋ｐ４から否。、論理積
項ｐ５．ｐｅ、ｐ−，から８３をそれぞれ生成し、出力
バノファ４に転送して、出力信号暮。、８２．η３とし
ている。
」二記従来例の欠点として、ＰＬＡを半導体集楯回路と
して実現する際に、入力信号ｎ個、出力信号ｍ個である
ため、電源、グランド端子を合わせて少なくとも、ｎ十
ｍ＋２！個の端子が必要となり、大規模なＰＬＡを実現
する場合に、端子数の数が、大きな問題となってくる。
して実現する際に、入力信号ｎ個、出力信号ｍ個である
ため、電源、グランド端子を合わせて少なくとも、ｎ十
ｍ＋２！個の端子が必要となり、大規模なＰＬＡを実現
する場合に、端子数の数が、大きな問題となってくる。
発明の目的
本発明は入出力端子数の削減を実現したＰ Ｌ Ａを捺
供せんとするものである。
供せんとするものである。
発明の構成
本発明はＡＮＤアレイへの入力信号を一時記憶する入力
レジスタと、ＯＲアレイの出力信号を一時記憶する出力
レジスタを備えることにより、ＰＬＡの入力信号及び出
力信号を多重化してバスに転送することにより、入出力
端子数を削減せんとするものである。
レジスタと、ＯＲアレイの出力信号を一時記憶する出力
レジスタを備えることにより、ＰＬＡの入力信号及び出
力信号を多重化してバスに転送することにより、入出力
端子数を削減せんとするものである。
実施例の説明
第２図は本発明の原理的構成を示すブロック図である。
１ばＡＮＤアレイ、２ばＯＲアレイ、３は入力バノファ
、４は出力バノファ、５および６はレジスタ、７はタイ
ミング制御回路、８は信号線のバスである。第２図にお
いて、説明を容易にするためにＡＮＤアレイ１の入力信
号数をｎ ＋ ＯＲアレイ２の出力信号数をｎとする。
、４は出力バノファ、５および６はレジスタ、７はタイ
ミング制御回路、８は信号線のバスである。第２図にお
いて、説明を容易にするためにＡＮＤアレイ１の入力信
号数をｎ ＋ ＯＲアレイ２の出力信号数をｎとする。
その結果、信号線のバス８は、ｎビットのバスとなる。
バス８の各信号線をＢ５１（ｉ＝１，２．・・・・・・
ｎ）とする。
ｎ）とする。
入カバソファ３−＼の各入力信号をＩＤｉ （ｉ＝１．
２゜・・・・・・１〕）、出力バッファの各出力信号を
０Ｄｉ（１−１，２，・・・・・・ｎ）とする。ここで
、ＢＳｉ とＩＤｉ 、！：ＯＤｉ の対応関係
については、プログラマブルである。
２゜・・・・・・１〕）、出力バッファの各出力信号を
０Ｄｉ（１−１，２，・・・・・・ｎ）とする。ここで
、ＢＳｉ とＩＤｉ 、！：ＯＤｉ の対応関係
については、プログラマブルである。
バス８に、ＰＬＡへの入力信号が与えられると、タイミ
ング制御回路アから、制御信号Ｃ１が入力レジスタ５へ
送られて、ＰＬＡへの入力信号が人力１／ジスタ５に読
込まれる。入力レジスタ５に読込まれた、入力データは
直ちに、入カバノフ７３を通して、ＡＮＤアレイ１に入
力されて、論理積項ｐｉが出力される。論理積項ｐ１は
、ＯＲアレイ２に入力されて論理積項ｐ、の論理和が取
られて出力バッファ４に転送される。出カバソファ４の
出力信号は、タイミング制御回路７からの制御信号Ｃ２
によって、出力レジスタ６Ｖ：、読込オれる。
ング制御回路アから、制御信号Ｃ１が入力レジスタ５へ
送られて、ＰＬＡへの入力信号が人力１／ジスタ５に読
込まれる。入力レジスタ５に読込まれた、入力データは
直ちに、入カバノフ７３を通して、ＡＮＤアレイ１に入
力されて、論理積項ｐｉが出力される。論理積項ｐ１は
、ＯＲアレイ２に入力されて論理積項ｐ、の論理和が取
られて出力バッファ４に転送される。出カバソファ４の
出力信号は、タイミング制御回路７からの制御信号Ｃ２
によって、出力レジスタ６Ｖ：、読込オれる。
出力レジスタ６は、出力バノファ４のデータを読込んで
直ちにデータを出力せずに、タイミング制御回路７の制
御信号Ｃ３によって、イネーブル状態になってからデー
タをバス８に転送する。
直ちにデータを出力せずに、タイミング制御回路７の制
御信号Ｃ３によって、イネーブル状態になってからデー
タをバス８に転送する。
ここで、タイミング制御回路７は、次のような制御信号
を発生させている。
を発生させている。
（１）バス８上のＩ） Ｌ Ａの入力信号（または、入
力データ）を入力レジスタ５に読込寸せる制御信号Ｃ１ （２） ｐ ＬＡの出力信号（−１：だは出力データ
）を出力レジスタ６に読込ませる制御信号Ｃ２（３）
出力レジスタ６から出力信号（または出力データ）を
バス８へ転送するだめの制御信号Ｃ３（４） 出力レ
ジスタ６から出力信号（または出力データ）をバスへ転
送したことを転送先に知らせるための制御信号ｃ４ （５） バス８上にあるデータが、ＰＬＡへの入力信
号であるか、ＰＬＡの出力信号であるかを知らせるだめ
の制御信号ｃ５ タイミング制御回路７は上記（１）〜（５）の制御信号
を発生させて、ＰＬＡの動作モードを決めてｂる。
力データ）を入力レジスタ５に読込寸せる制御信号Ｃ１ （２） ｐ ＬＡの出力信号（−１：だは出力データ
）を出力レジスタ６に読込ませる制御信号Ｃ２（３）
出力レジスタ６から出力信号（または出力データ）を
バス８へ転送するだめの制御信号Ｃ３（４） 出力レ
ジスタ６から出力信号（または出力データ）をバスへ転
送したことを転送先に知らせるための制御信号ｃ４ （５） バス８上にあるデータが、ＰＬＡへの入力信
号であるか、ＰＬＡの出力信号であるかを知らせるだめ
の制御信号ｃ５ タイミング制御回路７は上記（１）〜（５）の制御信号
を発生させて、ＰＬＡの動作モードを決めてｂる。
すなわち、１サイクルで入力信号状態と、出方信号状態
の２つの動作モードを指定している。
の２つの動作モードを指定している。
以上の説明では簡単にするために、Ｐ Ｌ Ａへの入力
信号数１〕と、ＰＬＡの出力信号数ｍを、ｍ”ｎとしだ
が、実際には、（ｉ）ｍ ＞ ｎ 、 （ｉｉ） ｎ
＜ ｍ 、 （ｉｉｉ） ｎ＝１］］の３つの場合が存
在する。
信号数１〕と、ＰＬＡの出力信号数ｍを、ｍ”ｎとしだ
が、実際には、（ｉ）ｍ ＞ ｎ 、 （ｉｉ） ｎ
＜ ｍ 、 （ｉｉｉ） ｎ＝１］］の３つの場合が存
在する。
（１）の場合は、バス８の信号線数をｍとして、入力レ
ジスタ６へｍ個のうちｎ個を入力すればよめ。
ジスタ６へｍ個のうちｎ個を入力すればよめ。
すなわち、バス８の信号線のうちｎ個は入出力データを
転送し、ｍ−ｎ個は出力データのみを転送する。
転送し、ｍ−ｎ個は出力データのみを転送する。
（１１）の場合は、バス８の信号線数をｎとして、出力
レジスタ６の出力を、ｎ個のうちのｍ個に卵ｎあてれば
よい。すなわち、バス８の信号線のうちｍ個は入出力デ
ータを転送し、ｎ −ｍ個は入力データのみを転送する
。
レジスタ６の出力を、ｎ個のうちのｍ個に卵ｎあてれば
よい。すなわち、バス８の信号線のうちｍ個は入出力デ
ータを転送し、ｎ −ｍ個は入力データのみを転送する
。
本発明の具体的な実施例を示す。
第３図は本発明の一実施例である。同図で、第２図と同
一番号は同二部分を示す。第４図は第３図の実施例の各
部のタイミングチャートを示している。
一番号は同二部分を示す。第４図は第３図の実施例の各
部のタイミングチャートを示している。
時間ｔ、 Ｋデータバス８上に入力データＢ Ｓ ］が
与えられる。時間ｔ２にタイミング制御回路７の出力Ｉ
ＤＣによって入力データＢ５１ｉｄ人カレジスタ５に読
適寸れて一定時間後に時間ｔ３にＡＮＤアレイに入力さ
れる。ＡＮＤアレイ１に入力された信号は、時間ｔ４に
各論理積の出力ｐ。
与えられる。時間ｔ２にタイミング制御回路７の出力Ｉ
ＤＣによって入力データＢ５１ｉｄ人カレジスタ５に読
適寸れて一定時間後に時間ｔ３にＡＮＤアレイに入力さ
れる。ＡＮＤアレイ１に入力された信号は、時間ｔ４に
各論理積の出力ｐ。
がＯＲアレイ２に入力される。ＯＲアレイ２では、論理
積ｐ１ の論理和をとり、時間ｔ５に各論理和の出力Ｏ
Ｄｉ が得られる。時間ｔ６にタイミング制御回路７
の出力ＯＤＣによって、出力データＯＤｉ は出力レ
ジスタ６に読み適寸れる。出力レジスタらはＤフリップ
フロップ９とトライスティトバッファ１０で構成される
。そのため、出力レジスタ６に読込まれた出力データＯ
Ｄｉ は直ちにデータバス８に出力されずに、タイミ
ング制御回路７の出力φ、７に同期して出力される。時
間ｔ６で出力レジスタ６に読適寸れだ出力データＯＤｉ
は、タイミング制御回路了の出力φ、７によって、時間
ｔ８に出力レジスタ６のトライスティトバッファ１０が
イネーブル状態になって、時間ｔ９にデータバス８上に
出力データＯＤｉ が転送される。
積ｐ１ の論理和をとり、時間ｔ５に各論理和の出力Ｏ
Ｄｉ が得られる。時間ｔ６にタイミング制御回路７
の出力ＯＤＣによって、出力データＯＤｉ は出力レ
ジスタ６に読み適寸れる。出力レジスタらはＤフリップ
フロップ９とトライスティトバッファ１０で構成される
。そのため、出力レジスタ６に読込まれた出力データＯ
Ｄｉ は直ちにデータバス８に出力されずに、タイミ
ング制御回路７の出力φ、７に同期して出力される。時
間ｔ６で出力レジスタ６に読適寸れだ出力データＯＤｉ
は、タイミング制御回路了の出力φ、７によって、時間
ｔ８に出力レジスタ６のトライスティトバッファ１０が
イネーブル状態になって、時間ｔ９にデータバス８上に
出力データＯＤｉ が転送される。
時間ｔ１ｏ でタイミング制御回路７の出力ＤＴ ＳＤ
が発生する。ＤＴＳＤは、データバス８に出力データ万
Ｄ１ が出力されたことを出力データＯＤｉの転送先に
知らせるだめの制御信号として利用することができる。
が発生する。ＤＴＳＤは、データバス８に出力データ万
Ｄ１ が出力されたことを出力データＯＤｉの転送先に
知らせるだめの制御信号として利用することができる。
ＤＴＳＤは時間ｔ１ｏからｔ１１寸で出力されている。
時間ｔ１２ でタイミング制御回路７の出力φ、７が出
力レジスタ６のトライスティトバッファ１０をハイイン
ピーダンス状態にするために、出力データＯＤＭはデー
タバス８に出力されなくなる。そして、時間ｔ１３ に
おいて、データバス８に次の入力データＩＤｂ が送
られて、上述の動作を繰返す。
力レジスタ６のトライスティトバッファ１０をハイイン
ピーダンス状態にするために、出力データＯＤＭはデー
タバス８に出力されなくなる。そして、時間ｔ１３ に
おいて、データバス８に次の入力データＩＤｂ が送
られて、上述の動作を繰返す。
第６図は、第３図に示すタイミング制御回路７の各部の
波形図を示している。同図の記号は第３図の記号と対応
している。タイミング制御回路７の構成は、ＣＬＫをク
ロックとする２ビツトカウンタａ１ 、ａ２ （！：、
ＣＬＫをクロックとする２ビソトツ功ンタｂ１．’ｂ２
とから構成され制御信号ＩＤＣ０ＤＣ、ＤＴＳＤ 、φ
、７の基準信号を発生させている。Ｒ８Ｔは、ＰＬＡに
含まれているフリップフロップ、レジスタをリセットす
るだめに設けている。入力レジスタ６へ入力データを読
込ませる制御信号ＩＤＣは、２ビットカウンタｂ１．ｂ
２の出力ｂ１Ｑ とｂ２Ｑ のＡＮＤゲートを取ること
によって得られる。出力レジスタ６へ出力データを読適
寸せる制御信号ＯＤＣは、２ビットカウンタｂ１．ｂ２
の出力ｂ１Ｑ とｂ２ＱのＮＡＮＤゲートを取ることに
よって得られる。・くス８に出力データが転送されてた
ことを転送先に知らせる制御信号ＤＴＳＤは、２ビツト
カウンタ、ｂｌ、ｂ２の出力ｂ１Ｑ とｂ２ＱのＮＡ
ＮＤゲートを取ることによって得られる。出力レジスタ
６０トライステイトバツフアのイネーブル状態とハイイ
ンピーダンス状態を制御するφ、？は、２ビットカウン
タａ１．ａ２の出力ａＩＱ どａ２ＱのＡＮＤゲート
からφＳ、出力ａＩＱ と８２頁のＡＮＤゲートから
φＲを発生し、φＳをＲＳフリ、プフロソプのＳ。
波形図を示している。同図の記号は第３図の記号と対応
している。タイミング制御回路７の構成は、ＣＬＫをク
ロックとする２ビツトカウンタａ１ 、ａ２ （！：、
ＣＬＫをクロックとする２ビソトツ功ンタｂ１．’ｂ２
とから構成され制御信号ＩＤＣ０ＤＣ、ＤＴＳＤ 、φ
、７の基準信号を発生させている。Ｒ８Ｔは、ＰＬＡに
含まれているフリップフロップ、レジスタをリセットす
るだめに設けている。入力レジスタ６へ入力データを読
込ませる制御信号ＩＤＣは、２ビットカウンタｂ１．ｂ
２の出力ｂ１Ｑ とｂ２Ｑ のＡＮＤゲートを取ること
によって得られる。出力レジスタ６へ出力データを読適
寸せる制御信号ＯＤＣは、２ビットカウンタｂ１．ｂ２
の出力ｂ１Ｑ とｂ２ＱのＮＡＮＤゲートを取ることに
よって得られる。・くス８に出力データが転送されてた
ことを転送先に知らせる制御信号ＤＴＳＤは、２ビツト
カウンタ、ｂｌ、ｂ２の出力ｂ１Ｑ とｂ２ＱのＮＡ
ＮＤゲートを取ることによって得られる。出力レジスタ
６０トライステイトバツフアのイネーブル状態とハイイ
ンピーダンス状態を制御するφ、？は、２ビットカウン
タａ１．ａ２の出力ａＩＱ どａ２ＱのＡＮＤゲート
からφＳ、出力ａＩＱ と８２頁のＡＮＤゲートから
φＲを発生し、φＳをＲＳフリ、プフロソプのＳ。
φＲをＲに入力して、発生させる。
発明の効果
以上の様に、ＰＬＡの入力信号をｎ個、ＰＬＡの出力信
号を１η個とすると、従来のＰＬＡにおいて、集積回路
１ヒをおこなえば、少なくとも（ｍ−１−ｎ＋２）個の
端子数が必要であるが、本発明のＰＬＡを集積回路化す
ればＣｍａｘ（ｍ、ｎ）＋２−＋ｌ＜：］個の端子数で
実現できる。
号を１η個とすると、従来のＰＬＡにおいて、集積回路
１ヒをおこなえば、少なくとも（ｍ−１−ｎ＋２）個の
端子数が必要であるが、本発明のＰＬＡを集積回路化す
ればＣｍａｘ（ｍ、ｎ）＋２−＋ｌ＜：］個の端子数で
実現できる。
で、ｋは、タイミング制御回路の制御信号を端子に出力
する場合の数である（第３′図に示す実施例ではＣＬＫ
端子、Ｒ８Ｔ端子、ＤＴＳＤ端子の３つでに＝３である
。）。
する場合の数である（第３′図に示す実施例ではＣＬＫ
端子、Ｒ８Ｔ端子、ＤＴＳＤ端子の３つでに＝３である
。）。
よって、本発明を実施することによって、（ｍｉｎ（ｍ
、ｎ） −ｋ〕 個の端子を削減できる０
、ｎ） −ｋ〕 個の端子を削減できる０
【図面の簡単な説明】
第１図は従来のＰＬＡの構成を示すブロック図、第２図
は本発明のＰＬＡの原理的構成を示すブロック図、第３
図は本発明の一実施例を示すブロック図、第４図は第３
図の要部のタイミングチャート、第５図は第３図のタイ
ミング制御回路の各部のタイミングチャート図である。 １・・・・・・ＡＮＤアレイ、２・・・・・・ＯＲアレ
イ、３・・・・・・入力ハノファ、４・・・・・・出カ
ッζソファ、５・・・・・・入力レジスタ、６・・・・
・・出力レジスタ、７・・・・・・タイミング制御回路
、８・・・・・・ノ（ス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
は本発明のＰＬＡの原理的構成を示すブロック図、第３
図は本発明の一実施例を示すブロック図、第４図は第３
図の要部のタイミングチャート、第５図は第３図のタイ
ミング制御回路の各部のタイミングチャート図である。 １・・・・・・ＡＮＤアレイ、２・・・・・・ＯＲアレ
イ、３・・・・・・入力ハノファ、４・・・・・・出カ
ッζソファ、５・・・・・・入力レジスタ、６・・・・
・・出力レジスタ、７・・・・・・タイミング制御回路
、８・・・・・・ノ（ス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 組合せ論理回路をＡＮＤアレイおよびＯＲアレイの２段
回路で構成するプログラマブルロジノクアレイであって
、前記ＡＮＤプレイへの入力信号を一時記憶する入力レ
ジスタと、前記ＯＲアレイの出力信号を一時記憶する出
力レジスタと、前記プログラマブルロジノクアレイの入
力信号および出力信号を多重化して転送するバスと、前
記入力レジスタへの入力信号の一時記憶および前記出力
レジスタへの出力信号の一時記憶および前記バス上の信
号が入力信号であるか出力信号であるかを制御する信号
を発生させるタイミング制御回路とを有することを特徴
とするプログラマブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15762082A JPS5945722A (ja) | 1982-09-09 | 1982-09-09 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15762082A JPS5945722A (ja) | 1982-09-09 | 1982-09-09 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945722A true JPS5945722A (ja) | 1984-03-14 |
Family
ID=15653704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15762082A Pending JPS5945722A (ja) | 1982-09-09 | 1982-09-09 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945722A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199797A (ja) * | 1986-02-25 | 1987-09-03 | Deitsupusoole Kk | 可撓性金属−セラミツクス複合材料とその製造方法 |
| JPS6459706A (en) * | 1987-08-28 | 1989-03-07 | Sumitomo Electric Industries | Insulated electric wire |
| US4818902A (en) * | 1985-12-09 | 1989-04-04 | Nixdorf Computer Ag | Integrated circuit component |
| JPH01191227A (ja) * | 1988-01-26 | 1989-08-01 | Toyota Central Res & Dev Lab Inc | 故障診断機能付ｃｍｏｓ型ｐｌａ回路 |
| US5027315A (en) * | 1984-09-28 | 1991-06-25 | Advanced Micro Devices, Inc. | Programmable logic array using internally generated dynamic logic signals as selection signals for controlling its functions |
| JPH08256053A (ja) * | 1985-12-06 | 1996-10-01 | Advanced Micro Devices Inc | プログラム可能論理アレイ装置 |
-
1982
- 1982-09-09 JP JP15762082A patent/JPS5945722A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027315A (en) * | 1984-09-28 | 1991-06-25 | Advanced Micro Devices, Inc. | Programmable logic array using internally generated dynamic logic signals as selection signals for controlling its functions |
| JPH08256053A (ja) * | 1985-12-06 | 1996-10-01 | Advanced Micro Devices Inc | プログラム可能論理アレイ装置 |
| US4818902A (en) * | 1985-12-09 | 1989-04-04 | Nixdorf Computer Ag | Integrated circuit component |
| JPS62199797A (ja) * | 1986-02-25 | 1987-09-03 | Deitsupusoole Kk | 可撓性金属−セラミツクス複合材料とその製造方法 |
| JPS6459706A (en) * | 1987-08-28 | 1989-03-07 | Sumitomo Electric Industries | Insulated electric wire |
| JPH01191227A (ja) * | 1988-01-26 | 1989-08-01 | Toyota Central Res & Dev Lab Inc | 故障診断機能付ｃｍｏｓ型ｐｌａ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7991104B1 (en) | Modular low power gray code counter | |
| US10340920B1 (en) | High performance FPGA addition | |
| US5125011A (en) | Apparatus for masking data bits | |
| JPS595349A (ja) | 加算器 | |
| JPS5945722A (ja) | プログラマブルロジツクアレイ | |
| JPS6162963A (ja) | 小さなレジスタから大きなレジスタにデータワードを転送するための方法と装置 | |
| JPS6240824A (ja) | 同期型バイナリカウンタ | |
| US6999542B1 (en) | Data ready indicator between different clock domains | |
| JPH01220528A (ja) | パリテイ発生器 | |
| US20030121009A1 (en) | Method for generating register transfer level code | |
| Bunyk et al. | Design of an RSFQ microprocessor | |
| US4768161A (en) | Digital binary array multipliers using inverting full adders | |
| US20060104405A1 (en) | High speed binary counter | |
| KR101906460B1 (ko) | 설정가능한 논리 셀들 | |
| JP2658327B2 (ja) | 論理回路 | |
| JP3155026B2 (ja) | 累算器 | |
| JP2001168691A (ja) | パルス幅変調回路 | |
| JPS60242724A (ja) | 集積論理回路 | |
| Saccardi | Logic and systems design of the arithmetic and memory units for a reorganizable electronic digital computer | |
| JPH0661076B2 (ja) | デ−タ転送装置 | |
| JP3134354B2 (ja) | 動作モード設定装置 | |
| JPH02153451A (ja) | バス制御方式 | |
| JPH01260528A (ja) | 状態遷移装置 | |
| JPH02105396A (ja) | シフトレジスタ | |
| JPH0573272A (ja) | デイジタルデータ積分器 |