JP2733765B2 - 回路構成装置 - Google Patents
回路構成装置Info
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- JP2733765B2 JP2733765B2 JP62283723A JP28372387A JP2733765B2 JP 2733765 B2 JP2733765 B2 JP 2733765B2 JP 62283723 A JP62283723 A JP 62283723A JP 28372387 A JP28372387 A JP 28372387A JP 2733765 B2 JP2733765 B2 JP 2733765B2
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- Japan
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- circuit
- logic circuit
- cpu
- unit
- configuration device
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Executing Machine-Instructions (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、回路構成装置に係り、特に回路構成がプロ
グラム可能な回路構成装置に関する。 〔従来の技術〕 従来の専用ハードウエア、例えば、科学計算における
乗算器等は、システム設計者が論理設計した固定された
回路構成であり、これによつてシステムの性能を向上し
ていた。専用ハードウエアが複数個必要なシステムで
は、すべての専用ハードウエアを持つていたため、大規
模になる。 一方、ユーザー側で情報を設定することのできるICと
しては、回路ブロツク間の一部にPLA（プログラム ロ
ジツク アレイ）などを組み込んだフイールドプログラ
ムICがある。 “回路ブロツク”とは、単一の機能をもつものから複
数の機能をもつものまでの回路機能を指し、例えばNAND
ゲートやNORゲートからメモリやマイクロCPU（MPU）に
至るまでの広い範囲の回路機能を指すものである。 しかし、フイールドプログラムICは、プログラムする
ための装置（ROMライター）により個個にプログラムし
なければならなかつた。初めに一度だけプログラムする
ことができるものが多く、再構成することができない。
これらの例としてヒユーズ式レーザ・カツト・コネクト
等によるフイールドプログラムICがある。 また、日立マイクロコンピユータシステムカタログZT
ATTMのマイコンのようなフイールドプログラムICもある
が、プログラム可能エリアは、メモリ部分であり、回路
を再構成する半導体装置に関するものではない。 また最近、電気的に書き変えできるEPROM等を利用し
たフイールドプログラムICがある。しかし、回路の再構
成の時にはEPROMライター等の装置が必要である。 〔発明が解決しようとする問題点〕 上記従来技術は、回路の再構成の点について配慮がさ
れておらず、システムを止めて回路再構成を行なわなけ
ればならないという問題があつた。 本発明の目的は、構築された論理回路をCPUの演算処
理に利用することができる回路構成装置を提供すること
にある。 〔問題点を解決するための手段〕 上記目的を達成するために、本発明は、データの演算
処理を行うとともに回路を構築するための情報を出力す
るCPUと、CPUからの情報に従って制御信号を出力する制
御回路と、制御回路からの制御信号に応答して指定の論
理回路を構築する論理回路構築部とを備え、前記CPU
は、データ伝送用の信号線を介して前記論理回路構築部
に接続され、前記論理回路構築部に構築された論理回路
を用いてデータの演算処理を実行してなる回路構成装置
を構成したものである。 また、本発明は、データの演算処理を行うとともに回
路を構築するための情報を出力するCPUと、CPUからの情
報に従って制御信号を出力する制御回路と、制御回路か
らの制御信号に応答して指定の論理回路を構築する論理
回路構築部と、論理回路構築部に構築された論理回路に
関するデータを記憶するメモリとを備え、前記CPUは、
データ伝送用の信号線を介して前記論理回路構築部と前
記メモリに接続され、前記論理回路構築部に構築された
論理回路と前記メモリに記憶された論理回路を用いてデ
ータの演算処理を実行してなる回路構成装置を構成した
ものである。 〔作用〕 前記した手段によれば、CPUは、データ伝送用の信号
線を介して論理回路構築部に接続され、論理回路構築部
に構築された論理回路を用いてデータの演算処理を実行
するように構成されているので、多種多様な演算処理を
高速に実行することができる。 〔実施例〕 以下、本発明の実施例を第１図〜第13図により説明す
る。第１図は第１実施例の構成を示すブロツク図で100
は回路構成装置である。 回路構成装置100には、CPU101,メモリ102,回路構成可
能領域103,CPU101とメモリ102および回路構成可能領域1
03の信号を結ぶ信号線104,ネツト制御用コントローラ10
5より出力されるネツト制御用信号線106,回路構成可能
な領域103に有効な回路が構成されているかどうかを記
憶するフリツプフロツプ107より構成されている。 次に第１図の動作を説明する。 CPU101とメモリ102,および、それらを結ぶ信号線104
は通常のコンピユータ構成をしている。 専用ハードウエアがあれば高速に処理できる場合、あ
らかじめ定められた回路構成のための情報をネット制御
用コントローラ（制御回路）105によって回路構成可能
領域（論理回路構築部）103の各スイツチについている
記憶部にデータ伝搬し、その情報にあわせてスイツチが
ON,OFFすることにより回路が回路構成可能領域103に構
成できる。回路構成完了後、その回路をフリツプフロツ
プ107にセツトする。CPUは、現在、回路構成可能領域10
3の回路が構成されていることを、フリツプフロツプ107
を通して知らされる。これによりCPU101は、従来通り、
専用ハードウエアがある場合と同様の動作を行なう。専
用ハードウエアが頻繁に利用されるとその分処理性能は
向上する効果がある。 次にまたCPUを利用する別のユーザが別の処理を始め
ると、その処理のための専用ハードウエアを上記に述べ
た方法により再構成して回路構成可能領域103上に構築
する。 第２図は、第１図の回路構成可能領域103を示したも
のであり回路構成可能領域103の回路として３×３ビツ
トの乗算器と１〜３ビツトシフト回路を構築する方法を
以降に説明する。回路ブロツク301−１〜301−12、スイ
ツチ、および、記憶装置210,201,202,203より構成され
る。 スイツチおよび記憶装置210,201,202,203は第８図に
示すようにスイツチ部801,記憶部802,記憶部802に回路
情報を伝搬する信号線106より構成される。 第３図は、一般的な並列乗算器の回路を示す。乗数A0
〜A2、被乗数B0〜B2を入力して３×３の演算処理後S0〜
S5に出力する。 第４図に第３図に示す回路ブロツク301−ｎの詳細を
示す。回路ブロツク内は、NAND401,クロツクドインバー
タ402,FA（全加算器）403より構成される。 第５図は、回路構成可能領域103に第３図の乗算器を
構築したものを示す。501は、スイツチをONにするよう
な情報を記憶し、502は、スイツチをOFFにするような情
報を記憶する。 第６図は、一般的な１〜３ビツトシフト回路を示す。
データA0〜A5をシフト制御信号B0〜B2によりシフトし、
S0〜S3に結果を出力する。 第７図は、回路構成可能領域103に第６図のシフタを
構築したものを示す。 第９図は第１実施例で構成した回路の性能を説明した
もので、（ａ）にCPUにより乗算をした時の乗算時間
を、（ｂ）に専用ハードウエアによる並列乗算器の乗算
時間（ｃ）にCPUによるシフト時間、（ｄ）に専用シフ
タによるシフト時間を示す。 これにより、専用ハードウエアの方が処理時間が短い
ことがわかる。 第10図は、第１実施例回路構成可能領域103に構築し
た乗算器、シフタの動作を示す。 処理が例えば、科学計算，ビツト演算，科学計算と続
いた場合、初めに回路構成可能領域103に乗算器を構築
して科学計算を行なう。次に、ビツト演算であることを
CPU101がネツト制御部105に知らせると、フリツプフロ
ツプ107をリセツトしてシフト回路に再構成するための
制御を行なう。なお、この間CPU101は別処理をすること
が可能である。第７図のようにシフト回路の構築が完了
するとフリツプフロツプにセツトしCPU101に知らせる。
CPU101は、専用のシフト回路がある場合と同様に動作す
る。 なお、次の科学計算が始まると、回路構成可能領域10
3は第５図のように再構築できる。 これにより、ユーザーが必要な時、必要な専用ハード
ウエアを構築でき、すくないハードウエアで性能の向上
がはかられる。 なお、第１実施例では、３×３乗算器とシフタ回路に
ついて述べたが、スイツチ切り換えにより多くの回路構
成をとり得る。また回路ブロツク301についても単一機
能から複雑機能まで取り得ることができる。 第１実施例では回路ブロツク301−ｎを固定にしてい
るが回路ブロツク301−ｎもNANDクロツクドインバー
タ、F.A.を本発明により構成してもかまわない。つまり
初めに回路ブロツク301−ｎを構成し、その後この回路
ブロツクは再構成せずに回路ブロツクの接続するところ
だけを第５図，第７図に示すように再構成することもで
きる。つまりネツト制御用信号線をスイツチングできる
ようにしパラレル、シリアル伝送等により階層構造にす
ることにより階層的な論理が構築できる。 第11図は、３次元LSI1100を示し、構築する回路を例
えば第１面とし、メモリに伝搬するための配線、スイツ
チのON,OFF情報を記憶するための記憶回路等を構築する
回路と異なる面、例えば、第２面に配置することによ
り、第１実施例に示したような１平面上の配置を２平面
に立体的に配置してコンパクト化できる。 次に本発明の第２実施例を示す。 第12図に示すように、最終の大規模論理回路を構築す
る上で、その情報を別の回路により演算処理して発生さ
せ、それを基に大規模論理を構築することができる。 第13図は、第１図のCPU101として４ビツトCPUを設け
ている。（ｂ）図に示すように４ビツトCPUは初めに16
ビツトCPUを回路構成可能領域103に構築する。これは、
大規模論理回路を高速に発生させるための手段である。
この16ビツトCPUにより最終目的の論理回路を作成する
ための情報を発生させ、一時、この情報をメモリに格納
する。 次に最終論理情報をメモリから回路構成可能領域103
に伝搬して最終目標論理回路を構築できる。 このように必要な回路情報の一部を中間的な回路また
は高速にパターンを発生させる回路により得る方法も可
能であり、このような学習効果もある。 〔発明の効果〕 本発明によれば、CPUは、データ伝送用の信号線を介
して論理回路構築部に接続され、論理回路構築部に構築
された論理回路を用いてデータの演算処理を実行するよ
うに構成されているので、多種多様な演算処理を高速に
実行することができる。
グラム可能な回路構成装置に関する。 〔従来の技術〕 従来の専用ハードウエア、例えば、科学計算における
乗算器等は、システム設計者が論理設計した固定された
回路構成であり、これによつてシステムの性能を向上し
ていた。専用ハードウエアが複数個必要なシステムで
は、すべての専用ハードウエアを持つていたため、大規
模になる。 一方、ユーザー側で情報を設定することのできるICと
しては、回路ブロツク間の一部にPLA（プログラム ロ
ジツク アレイ）などを組み込んだフイールドプログラ
ムICがある。 “回路ブロツク”とは、単一の機能をもつものから複
数の機能をもつものまでの回路機能を指し、例えばNAND
ゲートやNORゲートからメモリやマイクロCPU（MPU）に
至るまでの広い範囲の回路機能を指すものである。 しかし、フイールドプログラムICは、プログラムする
ための装置（ROMライター）により個個にプログラムし
なければならなかつた。初めに一度だけプログラムする
ことができるものが多く、再構成することができない。
これらの例としてヒユーズ式レーザ・カツト・コネクト
等によるフイールドプログラムICがある。 また、日立マイクロコンピユータシステムカタログZT
ATTMのマイコンのようなフイールドプログラムICもある
が、プログラム可能エリアは、メモリ部分であり、回路
を再構成する半導体装置に関するものではない。 また最近、電気的に書き変えできるEPROM等を利用し
たフイールドプログラムICがある。しかし、回路の再構
成の時にはEPROMライター等の装置が必要である。 〔発明が解決しようとする問題点〕 上記従来技術は、回路の再構成の点について配慮がさ
れておらず、システムを止めて回路再構成を行なわなけ
ればならないという問題があつた。 本発明の目的は、構築された論理回路をCPUの演算処
理に利用することができる回路構成装置を提供すること
にある。 〔問題点を解決するための手段〕 上記目的を達成するために、本発明は、データの演算
処理を行うとともに回路を構築するための情報を出力す
るCPUと、CPUからの情報に従って制御信号を出力する制
御回路と、制御回路からの制御信号に応答して指定の論
理回路を構築する論理回路構築部とを備え、前記CPU
は、データ伝送用の信号線を介して前記論理回路構築部
に接続され、前記論理回路構築部に構築された論理回路
を用いてデータの演算処理を実行してなる回路構成装置
を構成したものである。 また、本発明は、データの演算処理を行うとともに回
路を構築するための情報を出力するCPUと、CPUからの情
報に従って制御信号を出力する制御回路と、制御回路か
らの制御信号に応答して指定の論理回路を構築する論理
回路構築部と、論理回路構築部に構築された論理回路に
関するデータを記憶するメモリとを備え、前記CPUは、
データ伝送用の信号線を介して前記論理回路構築部と前
記メモリに接続され、前記論理回路構築部に構築された
論理回路と前記メモリに記憶された論理回路を用いてデ
ータの演算処理を実行してなる回路構成装置を構成した
ものである。 〔作用〕 前記した手段によれば、CPUは、データ伝送用の信号
線を介して論理回路構築部に接続され、論理回路構築部
に構築された論理回路を用いてデータの演算処理を実行
するように構成されているので、多種多様な演算処理を
高速に実行することができる。 〔実施例〕 以下、本発明の実施例を第１図〜第13図により説明す
る。第１図は第１実施例の構成を示すブロツク図で100
は回路構成装置である。 回路構成装置100には、CPU101,メモリ102,回路構成可
能領域103,CPU101とメモリ102および回路構成可能領域1
03の信号を結ぶ信号線104,ネツト制御用コントローラ10
5より出力されるネツト制御用信号線106,回路構成可能
な領域103に有効な回路が構成されているかどうかを記
憶するフリツプフロツプ107より構成されている。 次に第１図の動作を説明する。 CPU101とメモリ102,および、それらを結ぶ信号線104
は通常のコンピユータ構成をしている。 専用ハードウエアがあれば高速に処理できる場合、あ
らかじめ定められた回路構成のための情報をネット制御
用コントローラ（制御回路）105によって回路構成可能
領域（論理回路構築部）103の各スイツチについている
記憶部にデータ伝搬し、その情報にあわせてスイツチが
ON,OFFすることにより回路が回路構成可能領域103に構
成できる。回路構成完了後、その回路をフリツプフロツ
プ107にセツトする。CPUは、現在、回路構成可能領域10
3の回路が構成されていることを、フリツプフロツプ107
を通して知らされる。これによりCPU101は、従来通り、
専用ハードウエアがある場合と同様の動作を行なう。専
用ハードウエアが頻繁に利用されるとその分処理性能は
向上する効果がある。 次にまたCPUを利用する別のユーザが別の処理を始め
ると、その処理のための専用ハードウエアを上記に述べ
た方法により再構成して回路構成可能領域103上に構築
する。 第２図は、第１図の回路構成可能領域103を示したも
のであり回路構成可能領域103の回路として３×３ビツ
トの乗算器と１〜３ビツトシフト回路を構築する方法を
以降に説明する。回路ブロツク301−１〜301−12、スイ
ツチ、および、記憶装置210,201,202,203より構成され
る。 スイツチおよび記憶装置210,201,202,203は第８図に
示すようにスイツチ部801,記憶部802,記憶部802に回路
情報を伝搬する信号線106より構成される。 第３図は、一般的な並列乗算器の回路を示す。乗数A0
〜A2、被乗数B0〜B2を入力して３×３の演算処理後S0〜
S5に出力する。 第４図に第３図に示す回路ブロツク301−ｎの詳細を
示す。回路ブロツク内は、NAND401,クロツクドインバー
タ402,FA（全加算器）403より構成される。 第５図は、回路構成可能領域103に第３図の乗算器を
構築したものを示す。501は、スイツチをONにするよう
な情報を記憶し、502は、スイツチをOFFにするような情
報を記憶する。 第６図は、一般的な１〜３ビツトシフト回路を示す。
データA0〜A5をシフト制御信号B0〜B2によりシフトし、
S0〜S3に結果を出力する。 第７図は、回路構成可能領域103に第６図のシフタを
構築したものを示す。 第９図は第１実施例で構成した回路の性能を説明した
もので、（ａ）にCPUにより乗算をした時の乗算時間
を、（ｂ）に専用ハードウエアによる並列乗算器の乗算
時間（ｃ）にCPUによるシフト時間、（ｄ）に専用シフ
タによるシフト時間を示す。 これにより、専用ハードウエアの方が処理時間が短い
ことがわかる。 第10図は、第１実施例回路構成可能領域103に構築し
た乗算器、シフタの動作を示す。 処理が例えば、科学計算，ビツト演算，科学計算と続
いた場合、初めに回路構成可能領域103に乗算器を構築
して科学計算を行なう。次に、ビツト演算であることを
CPU101がネツト制御部105に知らせると、フリツプフロ
ツプ107をリセツトしてシフト回路に再構成するための
制御を行なう。なお、この間CPU101は別処理をすること
が可能である。第７図のようにシフト回路の構築が完了
するとフリツプフロツプにセツトしCPU101に知らせる。
CPU101は、専用のシフト回路がある場合と同様に動作す
る。 なお、次の科学計算が始まると、回路構成可能領域10
3は第５図のように再構築できる。 これにより、ユーザーが必要な時、必要な専用ハード
ウエアを構築でき、すくないハードウエアで性能の向上
がはかられる。 なお、第１実施例では、３×３乗算器とシフタ回路に
ついて述べたが、スイツチ切り換えにより多くの回路構
成をとり得る。また回路ブロツク301についても単一機
能から複雑機能まで取り得ることができる。 第１実施例では回路ブロツク301−ｎを固定にしてい
るが回路ブロツク301−ｎもNANDクロツクドインバー
タ、F.A.を本発明により構成してもかまわない。つまり
初めに回路ブロツク301−ｎを構成し、その後この回路
ブロツクは再構成せずに回路ブロツクの接続するところ
だけを第５図，第７図に示すように再構成することもで
きる。つまりネツト制御用信号線をスイツチングできる
ようにしパラレル、シリアル伝送等により階層構造にす
ることにより階層的な論理が構築できる。 第11図は、３次元LSI1100を示し、構築する回路を例
えば第１面とし、メモリに伝搬するための配線、スイツ
チのON,OFF情報を記憶するための記憶回路等を構築する
回路と異なる面、例えば、第２面に配置することによ
り、第１実施例に示したような１平面上の配置を２平面
に立体的に配置してコンパクト化できる。 次に本発明の第２実施例を示す。 第12図に示すように、最終の大規模論理回路を構築す
る上で、その情報を別の回路により演算処理して発生さ
せ、それを基に大規模論理を構築することができる。 第13図は、第１図のCPU101として４ビツトCPUを設け
ている。（ｂ）図に示すように４ビツトCPUは初めに16
ビツトCPUを回路構成可能領域103に構築する。これは、
大規模論理回路を高速に発生させるための手段である。
この16ビツトCPUにより最終目的の論理回路を作成する
ための情報を発生させ、一時、この情報をメモリに格納
する。 次に最終論理情報をメモリから回路構成可能領域103
に伝搬して最終目標論理回路を構築できる。 このように必要な回路情報の一部を中間的な回路また
は高速にパターンを発生させる回路により得る方法も可
能であり、このような学習効果もある。 〔発明の効果〕 本発明によれば、CPUは、データ伝送用の信号線を介
して論理回路構築部に接続され、論理回路構築部に構築
された論理回路を用いてデータの演算処理を実行するよ
うに構成されているので、多種多様な演算処理を高速に
実行することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例の構成を示すブロツク図、
第２図は回路構成可能領域を示す図、第３図は乗算回路
構成図、第４図は第３図に示す回路ブロツクの詳細図、
第５図は回路構成可能領域に第３図に示す乗算回路を構
成した図、第６図はシフト回路図、第７図は回路構成可
能領域に第６図に示すシフト回路を構成した図、第８図
はスイツチおよび記憶装置を示す図、第９図，第10図は
第１実施例の動作説明図、第11図は３次元3LSIの概念
図、第12図は本発明の第２実施例の基本フローを示す
図、第13図は第12図の具体例を示す図である。 100…回路構成装置、101…CPU、102…メモリ、103…回
路構成可能領域、104…信号線、105…ネツト制御用コン
トローラ、106…ネツト制御用信号線、107…フリツプフ
ロツプ。
第２図は回路構成可能領域を示す図、第３図は乗算回路
構成図、第４図は第３図に示す回路ブロツクの詳細図、
第５図は回路構成可能領域に第３図に示す乗算回路を構
成した図、第６図はシフト回路図、第７図は回路構成可
能領域に第６図に示すシフト回路を構成した図、第８図
はスイツチおよび記憶装置を示す図、第９図，第10図は
第１実施例の動作説明図、第11図は３次元3LSIの概念
図、第12図は本発明の第２実施例の基本フローを示す
図、第13図は第12図の具体例を示す図である。 100…回路構成装置、101…CPU、102…メモリ、103…回
路構成可能領域、104…信号線、105…ネツト制御用コン
トローラ、106…ネツト制御用信号線、107…フリツプフ
ロツプ。
Claims (1)
- (57)【特許請求の範囲】 １．データの演算処理を行うとともに回路を構築するた
めの情報を出力するCPUと、CPUからの情報に従って制御
信号を出力する制御回路と、制御回路からの制御信号に
応答して指定の論理回路を構築する論理回路構築部とを
備え、前記CPUは、データ伝送用の信号線を介して前記
論理回路構築部に接続され、前記論理回路構築部に構築
された論理回路を用いてデータの演算処理を実行してな
る回路構成装置。 ２．データの演算処理を行うとともに回路を構築するた
めの情報を出力するCPUと、CPUからの情報に従って制御
信号を出力する制御回路と、制御回路からの制御信号に
応答して指定の論理回路を構築する論理回路構築部と、
論理回路構築部に構築された論理回路に関するデータを
記憶するメモリとを備え、前記CPUは、データ伝送用の
信号線を介して前記論理回路構築部と前記メモリに接続
され、前記論理回路構築部に構築された論理回路と前記
メモリに記憶された論理回路を用いてデータの演算処理
を実行してなる回路構成装置。 ３．前記論理回路構築部に指定の論理回路が構築された
か否かを判定して判定結果を前記CPUに出力する判定手
段を備えている特許請求の範囲第１項または第２項記載
の回路構成装置。 ４．前記CPUは、前記論理回路構築部に構築された第１
の論理回路を用いて第２の論理回路を構築するための演
算処理を行い、この演算結果に従って第２の論理回路を
構築するための情報を出力するように構成されてなる特
許請求の範囲第２項記載の回路構成装置。 ５．前記論理回路構築部に構築された第１の論理回路
は、前記CPUよりも高速なCPU機能を有してなる特許請求
の範囲第１項または第２項記載の回路構成装置。 ６．前記論理回路構築部は、前記制御回路から出力され
る制御信号を伝送する複数の信号線と、各信号線を伝送
する制御信号の情報を記憶する複数の記憶部と、格子状
に配線された配線網中に挿入されて前記各記憶部の記憶
内容に応じて各配線を開閉する複数のスイッチ部と、前
記配線網中に挿入されて各スイッチ部の開閉状態に応じ
た論理動作を行う複数の回路ブロックとから構成されて
他の構成要素とともに同一の半導体集積回路基板上に形
成され、前記論理回路構築部の構成要素のうち前記複数
の信号線と前記複数の記憶部が同一の層に形成され、こ
の層とは異なる層に前記複数のスイッチ部と前記複数の
回路ブロックが形成されてなる特許請求の範囲第１項ま
たは第２項記載の回路構成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283723A JP2733765B2 (ja) | 1987-11-10 | 1987-11-10 | 回路構成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283723A JP2733765B2 (ja) | 1987-11-10 | 1987-11-10 | 回路構成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125123A JPH01125123A (ja) | 1989-05-17 |
| JP2733765B2 true JP2733765B2 (ja) | 1998-03-30 |
Family
ID=17669254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62283723A Expired - Lifetime JP2733765B2 (ja) | 1987-11-10 | 1987-11-10 | 回路構成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733765B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5794062A (en) | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
| US6594752B1 (en) | 1995-04-17 | 2003-07-15 | Ricoh Company, Ltd. | Meta-address architecture for parallel, dynamically reconfigurable computing |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927624A (ja) * | 1982-08-05 | 1984-02-14 | Nec Corp | 論理変更可能な集積回路 |
-
1987
- 1987-11-10 JP JP62283723A patent/JP2733765B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01125123A (ja) | 1989-05-17 |
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Legal Events
| Date | Code | Title | Description |
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| EXPY | Cancellation because of completion of term |