JPH0254668B2 - - Google Patents

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JPH0254668B2
JPH0254668B2 JP57107504A JP10750482A JPH0254668B2 JP H0254668 B2 JPH0254668 B2 JP H0254668B2 JP 57107504 A JP57107504 A JP 57107504A JP 10750482 A JP10750482 A JP 10750482A JP H0254668 B2 JPH0254668 B2 JP H0254668B2
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JP
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logic
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Ii Sukookan Jinetsuku
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Hewlett Packard Japan Inc
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Yokogawa Hewlett Packard Ltd
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

Description

【発明の詳細な説明】 本発明は、アレー状に配置し格子状に配線した
AND−OR回路であつて、格子点にあるAND又
はORゲートを付勢するかしないかによつて目的
とする論理関数を実現するプログラマブル・ロジ
ツク・アレイに関する。
近時、大規模集積回路（LSI）の開発につれて
電子機器への応用も広がつてきた。そこで、この
ようなLSIが注文、設計されて供給される場合、
その設計プロセスには、通常で１年半またはそれ
以上の開発期間を必要とするので、製品としての
回路装置は極めて高価になる。従来においても、
ユーザの注文要件を満たしながら、LSIについて
の設計時間や費用を低減させるために相当の努力
がなされてきた。たとえば、ユーザが前もつて設
計されたLSIについてある相互接続を実行して、
本質的なカスタムLSIを実現する汎用ロジツク・
アレイが採用されている。これがいわゆる“プロ
グラマブル・ロジツク・アレイ”（以下PLAとい
う）である。
第１Ａ図は従来のPLAを示す概略構成図であ
る。図において、複数個の論理素子が回路アレイ
のある選択された領域内に集約されている。この
グループ化は大多数のユーザ要求に最も良く合致
するように決められている。例えば、すべての
ANDゲートがそのアレイの片側に集約されてお
り、又、すべてのORゲートが反対側に集約さ
れ、そして能動的素子が前記ANDおよびORグル
ープ間に且つそれらに隣接して集約され、そして
入力および出力端子がそのアレイの反対側に別々
にグループとしてまとめられている。
従来技術におけるPLAは、設計上でのブール
表現と直接に対応しているけれども、論理設計手
段としてのこれらの有用性は、小さいサイズ、す
なわち規模と低い速度とによつて制限されてい
た。論理素子に接続することができる入力および
出力端子の数が制限されているため、その規模は
必然的に小さくなる。これにより、実現できる論
理関数の数が制限される。また、論理素子を別々
にグループ分けしており、それにより最適とは言
えない信号ルーテイングや論理素子間の相互接続
を行わざるを得なくなるので、速度が制限され
る。従来技術における代表的なPLAとしては次
のようなものが市販されている。
米国のTI社は、TM S2 00 ０および54 S3 30
の２つの型式をもつている。前者のアレイは、17
の入力端子と18の出力端子を具え、又、後者は12
の入力端子と６つの出力端子を具えている。TM
S2 00 ０のアレイサイズは4560アレイセルから
成り、そして54 S3 30は1500のアレイサイズを
もつている。TM S2 00の速度は緩慢であつて、
1000ナノ秒であり、そして54 S3 30は35ナノ秒
の速度をもつている。
インターシル社およびシグネテツクス社は、
PLAとして、52 00および82 S1 00／２ 00をも
つている。このようなPLAの性能および特性は
前記TI社の54 S3 30と類似している。52 00の場
合には14の入力端子、８つの出力端子、65ナノ秒
の速度で、728のアレイサイズをもつている。そ
して82 S1 00／２ 00の場合には16の入力端子、
８つの出力端子、35ナノ秒の速度で1920のアレイ
サイズをもつている。IBM社のPLAは前述のも
のよりは大きく、7280のアレイサイズをもつてい
る。その出力端子は16、入力端子は18であり、そ
の速度は230ナノ秒である。
上述した従来のPLAに比べて、本発明の一実
施例によるアレイは、非常に早い速度（２〜５ナ
ノ秒）で、そのアレイサイズは15625である。そ
して入力および出力端子は100である。本発明に
よるアレイは従来のPLAとは異なり、500までの
フイードバツク素子をもつている。それは、又
250のフリツプ・フロツプ素子を含んでいる。TI
社およびIBM社のアレイはそれぞれ８および13
のフリツプ・フロツプ素子をもつている。高速
で、多数の入力および出力端子をもつ大きなアレ
イサイズに対して、本発明によるアレイは、簡単
な論理設計で且つ一層融通性のあるプログラマブ
ル・ロジツク・アレイを提供する。
本発明の一実施例によると、OR／NORゲート
のロジツク・アレイを対称的に構成することによ
り、ゲート群を論理回路に一対一に対応付けるこ
とが単純な卓一ステツプの導通孔マスキングで容
易に構成され、もつてそれらの相互接続が形成さ
れる。更に、前記ゲート上における選択可能な径
路の単純接続により、オン−チツプ・ステート・
フリツプ・フロツプが構成できる。このような選
択可能な径路はゲートの入力および出力端子を接
続してフイードバツクを行う。このようなフリツ
プ・フロツプ・デバイスを本発明の一実施例にお
けるようにOR／NOR素子と合体させた場合に
は、通常のPLAではなくプログラム可能状態機
械が形成される。別の選択可能な径路は全てのラ
ツチ素子を試験を行う目的で直列構成に接続す
る。
従来のPLAにおいて、異なる機能の各論理素
子はそれぞれ物理的に分離されて基板上に配列さ
れている。異なる論理素子を作り上げるには異な
る材料を必要とするということから、この種の構
成が必要とされたのである。かかる状態の例が第
１図Ａ，Ｂに示されている。すなわち、ANDア
レイはORアレイから分離されており、両アレイ
はその間に配置された能動素子を通して相互接続
されている。異なる機能の論理素子についての上
記物理的限定は、論理素子の数及びその信号がア
レイにおける論理レベルを通して伝送する速度を
制限する。
第２Ａ図は本発明の一実施例によるPLAの概
略構成図、第２Ｂ図は第２Ａ図におけるアレイの
論理径路を示し、そして第２Ｃ図は第２Ｂ図でゲ
ートに組合されたフリツプフロツプの論理径路を
示す。これらの図で、ORゲート２０はプログラ
マブル・アレイ２１の周縁に対称的に配列されて
いる。かかるゲート２０すなわち各論理素子の入
力および出力ラインは、縦列の各論理素子２２が
横行の各論理素子２３と交差できるように配列さ
れている。このような入力および出力ラインは、
典型的には、プログラマブル・アレイ２１を形成
している基板内で異なるレベルにおいて交差して
いるので、それらは電気的に連結されていない。
こうした相互接続セルすなわち入力／出力ライン
の交点において電気的に相互接続をなすには、マ
スク導通孔が所定のセルに設けられる。この簡単
な１ステツプ・プロセスで各論理素子２０間にお
けるすべての選ばれた相互接続を同時に論理設計
通り実現し、もつて一対一の論理表現を行うこと
ができる。
こうした論理セルの相互接続の融通性を最大に
するために、入力／出力端子２５すなわちパツド
は対称的に配列された各ゲート２０の周縁に配列
されている。マスク導通孔の処理中に、入力およ
び出力端子に対する接続が行われる。
本発明の一実施例によると、第２Ｂ図に示され
ている如き論理通路２は、相補出力２６Ａおよび
２６Ｂを具えたORゲート２０を含む。すなわ
ち、ORゲート２０は反転出力端子も持つている
ことにより、このゲートはOR／NORゲートとな
つている。これらのゲート２０は基板上に組合さ
れ、そしてそのゲートは、アレイ２１における接
続２７Ａ，２７Ｂ，２８Ａ及び／又は２８Ｂのユ
ーザの選択に依存してORゲート又はANDゲート
のいずれかの機能を発揮する。論理素子２０のこ
の新規なアレイの結果は、非常に多くの同一論理
素子を具えている対称性のアレイとなる。更に、
本発明による対称性のアレイにおける一層均一な
トポロジー（topology）とそして少ない数の能
動素子とは、比較し得る従来のアレイよりも、は
るかに高い密度とそして高速度とを達成する。
第２Ｃ図は、OR／NORゲート２０とフリツ
プ・フロツプ装置２９との組合せによる論理径路
２を示している。ここに示した実施例では、簡単
なOR／NORゲートに代つて、論理素子２０′が
論理機能およびフイードバツク能力をもつ実質的
なドライバとして使用されている。ゲート２０は
その出力においてラツチ回路２９を形成している
フイードバツク路に接続されて一つの集積回路を
構成している。従つて、再び電気的接続、この場
合には選択可能なフイードバツク路２４の接続、
を行うことにより、その論理素子についての最終
的な機能が決定される。そして、入力／出力端子
２５が接近していること、またゲート２０とラツ
チ回路２９を融合して１つの能動素子にまとめて
いることにより、論理素子２０′を近接したグル
ープにまとめることができる。これは高速化に対
し、且つより少ない寄生損失に対してそれぞれ大
きく貢献する。
簡単な例として、本発明の一実施例による論理
全加算器回路を第３Ａ図に示す。第３Ｂ図は第３
Ａ図の全加算器回路を実現する適当なマスク導通
孔を含む論理アレイの概略構成図を示す。入力／
出力ライン３２の交点３０は相互接続セル３０Ａ
を形成する。各交点３０においては、ダイオード
（図示せず）又は他の分離回路がその論理素子に
対する各種入力を緩衝又は分離する。入力／出力
ライン３２Ａが他の入力／出力ライン３２Ｂと接
続される必要のある所では、ライン３２Ａ，３２
Ｂに対応する相互接続セル３０Ａにより導通状態
にされる。こうした導通状態の相互接続セル３０
Ａを第３Ｂ図で黒丸の点として示す。導通状態の
相互接続セル３０Ａにおける各種接続の結果は第
３Ａ図の論理回路を構成する。この例において、
それぞれの黒丸点３０Ａは第３Ａ図における１つ
の相互接続に対応している。
論理素子の対称的な配列のために、アレイにつ
いての試験は簡単な作業となる。論理アレイを試
験する試験プログラムを実行するのに、特別また
は格別の素子を該アレイに付加する必要がない。
本発明によるアレイはシフト・レジスタ・ラツチ
技法でもつて簡単に試験できる。
第４図は本発明の一実施例によるアレイのドラ
イバ素子２０の概略説明図である。相補バツフア
回路４０への入力ライン４１は、入力ライン４
２，４３及び４４のいずれかを通して３つの入力
データ源に接続されている。典型的には、ゲート
又はクロツク駆動のラツチ回路である三方向切換
スイツチ４５が、前記ライン４２，４３及び４４
のうちの１つとライン４１の接続を切換える。第
１の位置においては前段素子からのデータが入力
ライン４２を通して導入される。第２の位置にお
いてはプログラマブル論理アレイからのデータが
入力ライン４３を通して導入される。第３の位置
４５Ａにおいて入力ライン４１がバツフア素子４
０の出力ライン４７に接続されて、閉じたフイー
ドバツク路４４を形成し、そして直前の論理状態
をラツチする。スイツチ４５は、それがゲートさ
れたラツチとして動作しているときにはシステ
ム・クロツクに応動するが、それが試験パターン
を受入れ又は選出しているときには試験クロツク
に応動する。素子２０が非同期OR／NORゲート
として動作している場合、出力４７，４８は、他
の同一論理素子の入力を駆動するべく、そのアレ
イへと送り戻される。２２，２３の各列又は行の
端部にはインターフエース端子すなわち入力／出
力端子２５が設けられている。ライン４２及び４
４上における論理信号はかかるインターフエース
端子すなわち入力／出力端子２５によつてそのア
レイ・チツプに入力されるかあるいはそこから出
力される。これはシフト・レジスタ・ラツチの試
験技法を簡単でしかも十分に徹底して実行するこ
とができる。かくして、本発明の各実施例による
PLAは、設計をアレイ上に簡単に実現すること
ができ、論理動作速度が向上し、また論理素子数
を増加することができるということに加えて、論
理設計者側で特別な注意を払わなくても組込み型
の試験機能を備えることができるという利点があ
る。
本発明の一実施例によるPLAに対する論理素
子２０及び入力／出力端子２５の対称性のため
に、そのPLAは各々がそのセグメント内にそれ
自体の入力および出力をもつ小さなセグメントす
なわち副PLAに分割できる。この区分したアレ
イを第５図に示す。図において、副PLAにはロ
ーマ数字が付けられている。このような型式の区
分はPLAの利用を最大にする。この分割は、重
なり領域ａとａ、ａとａ、ｂとｂ、
そしてｂとｂをもつている。これは、論理素
子２０が組合せでの対称性アレイであるために可
能になる。
【図面の簡単な説明】
第１Ａ図は従来のPLAを示す概略構成図、第
１Ｂ図は従来のアレイにおける論理通路を示す。
第２Ａ図は本発明の一実施例によるPLAの概略
構成図、第２Ｂ図は第２Ａ図におけるアレイの論
理通路を示し、第２Ｃ図は第２Ｂ図でゲートに組
合されたフリツプ・フロツプの論理通路を示す。
第３Ａ図は本発明の一実施例による論理全加算器
の回路図、第３Ｂ図はその論理アレイを示す概略
構成図、第４図は本発明の一実施例によるアレイ
のドライバ素子の概略説明図、第５図は本発明の
一実施例により区分されたアレイの概略説明図で
ある。 ２：論理通路、２０：論理素子、２１：アレ
イ、２５：入力／出力端子、２９：ラツチ回路、
３２：入力／出力ライン、４０：相補バツフア回
路、４５：三方向切換スイツチ。

Claims (1)

  1. 【特許請求の範囲】 １ 以下の(A)ないし(F)を設けたプログラマブル・
    ロジツク・アレイ： (A) 基板； (B) 前記基板の表面の周囲の少なくとも互いに平
    行ではない２辺の近傍に配列され、電気信号を
    送受信する複数の論理素子； (C) 前記基板の表面の周囲に配列された複数の入
    出力端子； (D) 前記論理素子の各々に接続され入力および出
    力の線を形成する複数の第１導電径路：前記第
    １導電径路は前記接続された論理素子から前記
    表面の近傍を通り前記基板をまたいで前記表面
    の対向辺近傍に到り、これにより前記第１導電
    径路は互いに交差する； (E) 前記端子の各々に接続された第２導電径路：
    前記第２導電径路は前記接続された入出力端子
    から前記表面の近傍を通り前記基板をまたいで
    前記表面の対向辺近傍に到り、これにより互い
    にまた前記第１導電径路と交差する； (F) 前記導電径路間の交差点に選択的に電気的接
    続を与える接続セル。
JP57107504A 1981-06-22 1982-06-22 プログラマブル・ロジツク・アレイ Granted JPS589434A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/276,318 US4431928A (en) 1981-06-22 1981-06-22 Symmetrical programmable logic array
US276318 1981-06-22

Publications (2)

Publication Number Publication Date
JPS589434A JPS589434A (ja) 1983-01-19
JPH0254668B2 true JPH0254668B2 (ja) 1990-11-22

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ID=23056168

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Application Number Title Priority Date Filing Date
JP57107504A Granted JPS589434A (ja) 1981-06-22 1982-06-22 プログラマブル・ロジツク・アレイ

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US (1) US4431928A (ja)
EP (1) EP0068374B1 (ja)
JP (1) JPS589434A (ja)
DE (1) DE3275896D1 (ja)

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