JPS589434A - プログラマブル・ロジツク・アレイ - Google Patents

プログラマブル・ロジツク・アレイ

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JPS589434A
JPS589434A JP57107504A JP10750482A JPS589434A JP S589434 A JPS589434 A JP S589434A JP 57107504 A JP57107504 A JP 57107504A JP 10750482 A JP10750482 A JP 10750482A JP S589434 A JPS589434 A JP S589434A
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gates
gate
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Ii Sukookan Jinetsuku
ジネツク・イ−・スコ−カン
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Yokogawa Hewlett Packard Ltd
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、アレー状に配置６シ格子状に配線したＡＮＤ
−ＯＲ回路であって、格子点にあるＡＮＤ又はＯＲゲー
トを付勢するかしないかによって目的とする論理関数を
実現するプログラマブル・ロジック・アレイに関する。
近時、大規模集積回路（ＬＳＩ）の開発につれて電子機
器への応用も広がってきた。そこで、このようなＬＳＩ
が注文、改訂−１されて供給される場合、その設計プロ
セスには、通常で１年半またはそれ以上の開発期Ｉ１１
を必要とするので、製品としての回路装置は極めて高価
になる。従来においても、ユーザの注文要件を満たしな
がら、ＬＳＩについての設計時間や費用を低減させるた
めに相当の努力がなされてきた。たとえば、ユーザが前
もって設計されたＬＳＩについである相互接続を実行し
て、本質的なカスタムＬＳＩを実現する汎用ロジック・
アレイが採用されている。これがいわゆる°°プログラ
マブル・ロジック・アレイ′°（以下ＰＬＡという）で
ある。
第１Ａ図は従来のＰＬＡを示す概略構成図である。図に
おいて、複数個の論理素子が回路アレイのある選択され
た領域内に集約されている。このグループ化は大多数の
ユーザ要求に最も良く合致するように決められている。
例えば、すべてのＡＮＤゲートがそのプレイの片１１ｍ
１に集約されており、又、すべてのＯＲゲートが反対側
に集約され、そして能動的素子が前記ＡＮＤおよびＯＲ
グループ間に且つそれらに隣接して集約され、そして入
力および出力端子がそのアレイの反対側に別々にグルー
プとしてまとめられている。
従来技術におけるＰＬＡは、設計上でのプール表現と直
接に対応しているけれども、論理設計手段としてのこれ
らの有用性は、小さい寸法と低い速度とによって制限さ
れていた。その寸法は、それらの各素子へ接続できる必
要な入力および出力端子数を収容するためには小さい。
これは実施できる論理接合部の数を制限する。速度は各
素子についての分離されたグループ化のために必然的に
制限され、したがって信号の最適ルーティングおよび論
理素子の相互接続をいくらか困難にしている。従来技術
における代表的なＰＬＡとしては次のようなものが市販
されている。
米国の１１社は、ＴＭ　Ｓ２　（Ｘ）　０および！￥１
．　Ｓ３３０の２つの型式をもっている。１１１１者の
アレイは、１７の入力端子と１８の出力端子を只−え、
メ、後者は１２の入力端子と６つの出力端子を具えてい
る。ＴＭ　５２０００のアレイサイズは４５６０ア１ノ
イセルから成り、そして５４Ｓ３３０は１５００のアレ
看サイズをもっている。ＴＭ　Ｓ２０００の速度は綴慢
であって、１０００ナノ秒であり、そして５４．　Ｓ３
３０は３５ナノ秒の速度をもっている。
インターシル社およびシグネテックス社は、ＰＬＡとし
て、５２ωおよび８２５１００　／２ωをもっている。
このようなＰＬＡの性能および特性は前記１１社の５４
ｓ３３０と類似している。５２００の場合には１４の入
力端子、８つの出力ｆ＋ｉｉ’子、６５ナノ秒の速度で
、７２８のアレイサイズをもっている。そして８２Ｓ１
ω／２００の場合には１６の入力端子、８つの出力端子
、３５ナノ秒の速度で１９２０のアレイサイズをもって
いる。１８Ｍ社のＰＬＡはｌｌ’ｌ述のものよ　３− りは大きく、７２８０のアレイサイズをもっている。そ
の出力端子は１６、入力端子は１８であり、その速度は
２３０ナノ秒である。
上述した従来のＰＬＡに比べて、本発明の一実施例によ
るアレイは、非常に早い速度〔２〜５ナノ秒〕で、その
アレイサイズは１５６２５である。
そして入力および出力端子は１００である。本発明によ
るアレイは従来のＰＬＡとは異なり、５００までのフィ
ードバック素子をもっている。それは、又２５０のフリ
ップ・フロップ素子を含んでいる。１１社および１８Ｍ
社のアレイはそれぞれ８および１３のフリップ・フロッ
プ素子をもっている。高速で、多数の人力および出力端
子をもつ大きなアレイサイズに対して、本発明によるア
レイは、簡単な論理設計で且つ一層融通性のあるプログ
ラマブル・ロジック・アレイを提供する。
本発明の一実施例によると、ＯＲ／ＮＯＲゲートのロジ
ック・アレイを対称的に実施することにより、論理回路
における各ゲートの１対１の対応がマスキング・プロセ
スを介して簡単且つ単一の＝　４− ステップで容易に実行され、もってそれらの相互接続が
形成される。更に、ＩＩＭ記ゲーゲーにおける選択可能
な通路のＩｌｋ純接線接続り、オン−チップステート・
フリップ・フロップが実行できる。かかる選択可能な通
路は、フィードバックに対するゲートの入力端子と出力
端子との接続を容易にする。このようなフリップ・フロ
ップ装置が本発明の一実施例におけるＯＲ／ＮＯＲ素子
と併合されると、従来のＰＬＡに代るプログラム可能な
装置が形成される。また、他の選択可能な通路は、すべ
てのラッチ素子を直列構成に接続して試験用に使用する
ことができる。
従来のＰＬＡにおいて、異なる機能の各論理素子はそれ
ぞれ物理的に分離されて基板上に配列されている。この
形式の配列は異なる論理素子を作るのに異なる材料を必
要とする。かかる状態の例が第１図Ａ、Ｂに示されてい
る。すなわち、ＡＮＤアレイはＯＲアレイから分離され
ており、両アレイはその間に配置された能動素子を通し
て相互接続されている。異なる機能の論理素子について
の」二記物理的限定は、論理素子の数及びその信号がア
レイにおける論理レベルを通して伝送する速度を制限す
る。
第２Ａ図は本発明の一実施例によるＰＬＡの概略構成図
、第２Ｂ図は第２Ａ図におけるアレイの論理通路を示し
、そして第２Ｃ図は第２Ｂ図でゲートに組合されたフリ
ップフロップの論理通路を示す。これらの図で、ＯＲゲ
ート２０はプログラマブル・アレイ２１の周縁に対称的
に配列されている。かかるゲート２０すなわち各論理素
子の入力および出力ラインは、縦列の各論理素子２２が
横行の各論理素子２３と交差できるように配列されてい
る。このような入力および出力ラインは、標準として、
プログラマブル・アレイ２１を形成している基板内で異
なるレベルにおいて交差しているが、それらは電気的に
連結されていない。こうした相互接続セルすなわち入力
／出力ラインの交点において電気的に相互接続をなすに
は、マスク導通孔が所定のセルに設けられる。この簡単
な１ステツプ・プロ・セスで各論理素子２０間における
すべての選ばれた相互接続が論理改削に従って行なわれ
、これにより１対１の論理構成が達成される。
こうした論理セルの相互接続の融通性を最大にするため
に、入力／出力端子２５すなわちパッドは対称的に配列
された各ゲート２０の周縁に配列されている。マスク導
通孔の処理中に、入力および出力端子に対する接続が行
われる。
本発明の一実施例にＪ：ると、第２Ｂ図に示されている
如き論理通路２は、相補出力２６Ａおよび２６Ｂを具え
たＯＲゲート２０を含む。すなわち、前記ＯＲゲート２
０はそこでの機能をＯＲ／Ｎ。
Ｒゲートにするイ」加重な反転出力Ｎ１１子をもってい
る。これらのゲート２０は基板−にに組合され、そして
そのゲートは、アレイ２１における接続２７Ａ、２７Ｂ
、２８Ａ及び／又は２８Ｂのユーザの選択に依存してＯ
Ｒゲート又はＡＮＤゲートのいずれかの機能を発揮する
。論理素子２０のこの新規なアレイの結果は、非常に多
くの同−論理素子を具えている対称性のアレイとなる。
更に、不発　７− 明による対称性のアレイにおける一層均一なトポロジー
（ｔｏ　ｐｏ　ｌｏ　ｇｙ　）とそして少ない数の能動
素子とは、比較し得る従来のアレイよりも、はるかに高
い密度とそして高速度とを達成する。
第２Ｃ図は、ＯＲ／ＮＯＲゲート２０とフリップ・フロ
ップ装置２９との組合せによる論理通路２を示している
。ここに示した実施例では、簡単なＯＲ／ＮＯＲゲート
に代って、論理素子２０’が論理機能およびフィードバ
ック能力をもつ実質的なドライバとして使用されている
。ゲート２゜はその出力においてラッチ回路２９を形成
しているフィードバック路に接続されて−っの集積回路
を構成している。ここから、選択された電気的相互接続
、すなわち、この場合には選択可能なフィードバック路
２４を再び活性化することにより、その論理素子につい
ての最終的な機能が決定される。そして、入力／出力端
子２５の接近性と、そして１つの能動素子へのゲート２
０と、ラッチ回路２９との組合せのために、各論理素子
２０’は一緒に密接にまとめられて、高速化に対し、且
つ　８− より少ない寄生損失に対してそれぞれ大きく貢献する。
簡単な例として、本発明の一実施例による論理全加算器
回路を第３Ａ図に示す。第３Ｂ図は第３Ａ図の全加算器
回路を実行する適当なマスク導通孔な含む論理アレイの
概略構成図を示す。入力／出力ライン３２の交点３０は
相互接続セル３０Ａを形成する。各交点３０においては
、ダイオード（図示せず）又は他の絶縁回路装置斤がそ
の論理素子に対する各種入力を緩衝又は絶縁する。入力
／出力ライン３２Ａが他の入力／出力ライン３２Ｂと接
続される必要のある所では、ライン３２Ａ。
３２Ｂに対応する相互接続セル３０Ａにより導通状態に
される。こうした導通状７ｇの相互接続セル３０Ａを第
３Ｂ図で黒丸の点として示す。導通状態の相互接続セル
３０Ａにおける各種接続の結果は第３Ａ図の論理回路を
構成する。この例において、それぞぞれの黒丸点３０Ａ
は第３Ａ図における１つの相互接続に対応している。
論理素子の対称的な配列のために、アレイＬ４っいての
試験は簡単な作業となる。論理アレイを試験する試験プ
ログラムを実行するのに、特別または格別の素子を該ア
レイに伺加する必要がない。
本発明によるアレイはシフト・レジスタ・ラッチ技法で
もって簡単に試験できる。
第４図は本発明の一実施例によるアレイのドライバ素子
２０の概略説明図である。相補バッファ回路４０への入
力ライン４１は、入力ライン４２４３及び４４のいずれ
かを通して３つの入力データ源に接続されている。標準
としては、ゲート又はクロック駆動のラッチ回路である
三方向切換スイッチ４５が、ｍｌｌシライン４２４３及
び４４のうちの１つとライン４１の接続を切換える。第
１の位置においては１ｔｉ１段素子からのデータが入力
ライン４２を通して導入される。第２の位置においては
プログラマフル論理アレイからのデータが入力ライン４
３を通して導入される。第３の位置４５Ａにおいては入
力ライン４１がバッファ素子４０の出力ライン４７に接
続されて、閉じたフィードバック路４４を形成し、そし
てＲ後の論理状態をラッチする。スイッチ４５は、それ
がゲートされたラッチとして動作しているときにはシス
テムクロックに応動するが、それが試験パターンを受入
れ又は選出しているときには試験クロックに応動する。
素子２０が非同期ＯＲ／ＮＯＲゲートとして動作してい
る場合、出力４７．４８は、他の同−論理素子の入力を
駆動するべく、そのアレイへと送り戻される。２２．２
３の各列又は行の端部にはインターフェース端子２５が
設けられている。ライン４２及び４４」二における論理
信号はかかるインターフェース端子２５によってそのプ
レイ・チップに入るか又はそこから離される。これはシ
フト・レジスタ・ラッチの試験技法を簡単でしかも十分
に徹底して実行することができる。かくして、本発明の
各実施例によるＰＬＡは、より大きな論理動作速度につ
いての設８１が簡？ｐであり、又、論理素子数の増大に
加えて、更に別な利点は、論理回路設計者のｆｉｌ＋に
何等の特別な注意を要請する必要のない内蔵の試＠機能
である。
本発明の一実施例によるＰＬＡに対する論理素−１１− 子２０及び入力／出力端子２５の対称性のためにそのＰ
ＬＡは各々がそのセグメント内にそれ自体の入力および
出力をもつ小さなセグメントすなわち副ＰＬＡに分割で
きる。この区分したアレイを第５図に示す。図において
、副ＰＬＡにはローマ数字が付けられている。このよう
な型式の区分はＰＬＡの利用を最大にする。この分割は
、重なり領域ＩａとＩＩ　ａ、　ＤＩ　ａとＩＶａ、Ｉ
ｂとｍｂ、そしてＩｌ　ｂとＩｖｂをもっている。これ
は、論理素子２０が組合せでの対称性アレイであるため
に可能になる。
【図面の簡単な説明】
第１Ａ図は従来のＰＬＡを示す概略構成図、第１Ｂ図は
従来のアレイにおける論理通路を示す。 第２Ａ図は本発明の一実施例によるＰＬＡの概略構成図
、第２Ｂ図は第２Ａ図におけるアレイの論理通路を示し
、第２Ｃ図は第２Ｂ図でゲートに組合されたフリップ・
フロップの論理通路を示す。 第３Ａ図は本発明の一実施例による論理全加算器の回路
図、第３Ｂ図はその論理アレイを示す概略−１２＝ 構成図、第４図は本発明の一実施例によるアレイのドラ
イバ素子の概略説明図、第５図は本発明の一実施例によ
り区分されたアレイの概略説明図である。 ２：論理通路、２０：論理素子、２１：アレ仁２５：入
力／出力端子、２９：ラッチ回路、３２人力／出出力イ
ン、４０：相補バッファ回路、４５：三方向切換スイッ
チ。 ｒ１’＋ＩＩＴ＋人　擾黄河・ヒユーレット・パッカー
ド株式会社代理入　弁理士　長谷Ｊｌｌ　次男 ？ ÷ 曜 １６７一

Claims (1)

  1. 【特許請求の範囲】 次の〔イ〕〜（へ）を具備して成るプログラマブル・ロ
    ジック・アレイ。 （イ）基板 （ロ）電気信号を受信しそして伝送するために、前記基
    板の表面周縁に対称的に配列された複数個の論理素子、 （ハ）前記論理素子に隣接し且つ前記表面周縁に対称的
    に配列された複数の入力／出力端子、（ニ）入力／出力
    ラインを形成するために前記論理素子のそれぞれに接続
    された複数の第１導電通路、 （ホ）前記入力／出力端子のそれぞれに接続された複数
    の第２導電通路、 （へ）前記第１および第２導電通路の各交差点を選択的
    に相互接続する複数の相互接続セル。
JP57107504A 1981-06-22 1982-06-22 プログラマブル・ロジツク・アレイ Granted JPS589434A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/276,318 US4431928A (en) 1981-06-22 1981-06-22 Symmetrical programmable logic array
US276318 1981-06-22

Publications (2)

Publication Number Publication Date
JPS589434A true JPS589434A (ja) 1983-01-19
JPH0254668B2 JPH0254668B2 (ja) 1990-11-22

Family

ID=23056168

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57107504A Granted JPS589434A (ja) 1981-06-22 1982-06-22 プログラマブル・ロジツク・アレイ

Country Status (4)

Country Link
US (1) US4431928A (ja)
EP (1) EP0068374B1 (ja)
JP (1) JPS589434A (ja)
DE (1) DE3275896D1 (ja)

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