JPH11353152A - プログラマブル機能ブロック - Google Patents

プログラマブル機能ブロック

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JPH11353152A
JPH11353152A JP10156313A JP15631398A JPH11353152A JP H11353152 A JPH11353152 A JP H11353152A JP 10156313 A JP10156313 A JP 10156313A JP 15631398 A JP15631398 A JP 15631398A JP H11353152 A JPH11353152 A JP H11353152A
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Abstract

(57)【要約】 【課題】 高速かつ多機能で、小さいプログラマブル機
能ブロックを提供する。 【解決手段】 排他的論理和回路の直列接続段数を減ら
した高速で多機能な論理回路に、高速なリップルキャリ
ィ専用ロジックを組み合わせることで、高速かつ多機能
なプログラマブル機能ブロックを実現する。さらに、プ
ログラマブル機能ブロックの引数入力やコンフィギュレ
ーションメモリを複数のプログラマブル機能ブロックに
わたって共通化することで占有面積を低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ユーザーがプログ
ラムによって多様な機能を実現できる論理デバイスの論
理構成単位であるプログラマブル機能ブロックに関す
る。
【０００２】
【従来の技術】ＰＬＤ（プログラマブル論理装置），Ｆ
ＰＧＡ（フィールド・プログラマブル・ゲート・アレ
イ）等、ユーザーがプログラムによって多様な機能を実
現できる論理デバイスは、近年急速に発展している。集
積度及びスピードの向上によって、従来のＡＳＩＣ（特
定用途向け集積回路）設計時のエミュレーションや簡単
な周辺回路の置き換えのみならず、アプリケーションに
応じてハードウエア構成を変えられる再構成可能コンピ
ュータに使うことが検討されている。
【０００３】しかしながら、従来のＰＬＤやＦＰＧＡは
多様な論理機能を実現するため、論理構成単位であるプ
ログラマブル機能ブロックにマルチプレクサを組み合わ
せた回路やルックアップテーブルなどを用いていた。こ
のため、コンピュータで頻繁に使用される算術演算の性
能が悪いという問題があった。
【０００４】一方、従来から汎用プロセッサに使われて
きた全加算器を中心としたＡＬＵ（算術論理演算装置）
は、算術演算性能は優れているものの、論理回路として
の機能が乏しく、ＰＬＤやＦＰＧＡのプログラマブル機
能ブロックには適さなかった。
【０００５】この問題を解決すべく、従来、図４３に示
すプログラマブル機能ブロック１'が提案されている
（特願平９−２９７８８３号）。
【０００６】図４３に示すように、プログラマブル機能
ブロック１'は、ロジックブロック２'と、第１乃至第９
の入力選択ユニット３．ｉ（ｉ＝１，２，３，４，５，
６，７，８，９）とから成る。ロジックブロック２'
は、１ビット全加算器１６と、この１ビット全加算器１
６の引数入力端子ＡおよびＢに出力端子を接続した一対
の前置ロジック回路１７とから成る。入力選択ユニット
３．ｉは、相互接続配線８および固定論理値“０”，
“１”のうち一つの信号を選択してロジックブロック
２'の入力線５７に与える。
【０００７】各前置ロジック回路１７は、２入力１出力
マルチプレクサ１０と排他的論理和回路（ＸＯＲ）１１
とから成る。２入力１出力マルチプレクサ１０の出力端
子は排他的論理和回路１１の一方の入力端子に接続され
ている。このような構成により、前置ロジック回路１７
は、入力の設定に応じて多様な論理回路として機能す
る。
【０００８】入力選択ユニット３．ｉ（ｉ＝１，２，
３，４，５，６，７，８，９）の出力信号選択は、入力
選択ユニットの中に配置されたコンフィギュレーション
メモリ（図示せず）によって設定される。
【０００９】図４４に１ビット全加算器１６の典型例を
示す。図４３および図４４の１ビット全加算器におい
て、ＡとＢは引数入力端子、ＣＩはキャリィ入力端子、
ＣＯはキャリィ出力端子、Ｓは加算出力端子である。
【００１０】図４４に示すように、１ビット全加算器１
６は、第１および第２の排他的論理和回路１６１および
１６２と、否定論理積回路１６３と、否定論理和回路１
６４と、インバータ１６５と、否定論理積・論理和回路
１６６ととから構成されている。第１の排他的論理和回
路１６１の一対の入力端子には引数入力端子ＡおよびＢ
が接続される。第１の排他的論理和回路１６１の出力端
子は第２の排他的論理和回路１６２の一方の入力端子に
接続され、第２の排他的論理和回路１６２の他方の入力
端子にはキャリィ入力端子ＣＩが接続される。第２の排
他的論理和回路１６２の出力端子は加算出力端子Ｓに接
続される。
【００１１】また、引数入力端子ＡおよびＢは否定論理
積回路１６３および否定論理和回路１６４の一対の入力
端子にも接続される。否定論理積回路１６３の出力端子
は否定論理積・論理和回路１６６の第１の入力端子に接
続され、否定論理和回路１６４の出力端子は否定論理積
・論理和回路１６６の第２の入力端子に接続されてい
る。キャリィ入力端子ＩＣはインバータ１６５の入力端
子にも接続され、インバータ１６５の出力端子は否定論
理積・論理和回路１６６の第３の入力端子に接続されて
いる。否定論理積・論理和回路１６６の出力端子はキャ
リィ出力端子ＣＯに接続される。
【００１２】このように、従来のプログラマブル機能ブ
ロック１'は、高速な算術演算に適している全加算器１
６を用いつつ、豊富な論理機能を有する前置ロジック回
路１７を付加することで論理的多機能性も実現したもの
である。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
プログラマブル機能ブロック１'には以下に述べるよう
な問題点がある。
【００１４】第１の問題点は、プログラマブル機能ブロ
ック１'の遅延が大きいことである。その理由は、遅延
の大きい論理回路であるＸＯＲが、１ビット全加算器１
６中に２つおよび各前置ロジック回路１７中に１つあ
り、これら３つが直列に接続されているからである。さ
らに、１ビット全加算器１６へのキャリィ信号は、相互
接続配線から遅延を伴う入力選択ユニット３．ｉを介し
て入力されるためキャリィ伝搬遅延も大きくなる。
【００１５】第２の問題点は、プログラマブル機能ブロ
ック１'の占有面積が大きいことである。その理由は、
所望の機能を得るために必要な入力選択ユニット３．ｉ
の数が多いからである。また、入力選択ユニット３．ｉ
の中のコンフィギュレーションメモリの数が多いため、
各々の入力選択ユニット３．ｉの占有面積が大きくなる
こともその理由に挙げられる。
【００１６】本発明の目的は、多様な論理機能と高速な
演算性能を併せ持つプログラマブル機能ブロックを提供
することである。
【００１７】本発明の他の目的は、占有面積の小さいプ
ログラマブル機能ブロックを提供することである。
【００１８】
【課題を解決するための手段】本発明によれば、第１乃
至第４の引数入力端子からなる第１の引数入力グループ
と、第１乃至第４の引数入力端子からなる第２の引数入
力グループと、第１乃至第３のコンフィギュレーション
入力端子と、コアロジックキャリィ出力信号を出力する
コアロジックキャリィ出力端子と、コアロジックキャリ
ィ生成出力信号を出力するコアロジックキャリィ生成出
力端子と、コアロジックキャリィ伝搬出力信号を出力す
るコアロジックキャリィ伝搬出力端子と、リップル−コ
アロジックキャリィ入力信号を入力するリップル−コア
ロジックキャリィ入力端子と、加算出力信号を出力する
加算出力端子とを持つコアロジック回路と、相互接続配
線と前記コアロジック回路の前記第１及び第２の引数入
力グループとに接続されて、前記相互接続配線上の信号
と固定論理値“１”と固定論理値“０”のうち１つを選
択して、選択した信号を前記コアロジック回路の前記第
１及び前記第２の引数入力グループの前記第１乃至第４
の引数入力端子に与える入力選択ユニットを含む入力ブ
ロックと、前記第１乃至第３のコンフィギュレーション
入力端子にそれぞれ接続され、各々が１ビットの論理値
を記憶して出力する第１乃至第３の記憶回路と、リップ
ルキャリィ伝搬路からリップルキャリィ入力信号を入力
するリップルキャリィ入力端子と、前記リップルキャリ
ィ伝搬路へリップルキャリィ出力信号を出力するリップ
ルキャリィ出力端子と、前記リップル−コアロジックキ
ャリィ入力端子へリップル−コアロジックキャリィ出力
信号を前記リップル−コアロジックキャリィ入力信号と
して与えるリップル−コアロジックキャリィ出力端子
と、前記コアロジックキャリィ生成出力端子からの前記
コアロジックキャリィ生成出力信号をコアロジックキャ
リィ生成入力信号として入力するコアロジックキャリィ
生成入力端子と、前記コアロジックキャリィ伝搬出力端
子からの前記コアロジックキャリィ伝搬出力信号をコア
ロジックキャリィ伝搬入力信号として入力するコアロジ
ックキャリィ伝搬入力端子とを持つキャリィロジック回
路と、を有することを特徴とするプログラマブル機能ブ
ロックが得られる。
【００１９】上記プログラマブル機能ブロックにおい
て、前記コアロジック回路は、次に述べる第１乃至第４
の態様のいずれかを使用する。
【００２０】本発明の第１の態様によるコアロジック回
路は、前記第１の引数入力グループの第１の引数入力端
子に接続された第１の入力端子と、前記第１の引数入力
グループの第２の引数入力端子に接続された第２の入力
端子と、前記第１の引数入力グループの第３の引数入力
端子に接続された制御入力端子とを持ち、第１の選択出
力信号として、前記制御入力端子の論理値が“０”のと
き前記第１の入力端子に供給された入力信号を、前記制
御入力端子の論理値が“１”のとき前記第２の入力端子
に供給された入力信号を、それぞれ出力する第１の２入
力１出力マルチプレクサと、前記第２の引数入力グルー
プの第１の引数入力端子に接続された第１の入力端子
と、前記第２の引数入力グループの第２の引数入力端子
に接続された第２の入力端子と、前記第２の引数入力グ
ループの第３の引数入力端子に接続された制御入力端子
とを持ち、第２の選択出力信号として、前記制御入力端
子の論理値が“０”のとき前記第１の入力端子に供給さ
れた入力信号を、前記制御入力端子の論理値が“１”の
とき前記第２の入力端子に供給された入力信号を、それ
ぞれ出力する第２の２入力１出力マルチプレクサと、前
記第２の引数入力グループの第４の引数入力端子に接続
された第１の入力端子と、前記リップル−コアロジック
キャリィ入力端子に接続された第２の入力端子と、前記
第１コンフィギュレーション入力端子に接続された制御
入力端子とを持ち、第３の選択出力信号として、前記制
御入力端子の論理値が“０”のとき前記第１の入力端子
に供給された入力信号を、前記制御入力端子の論理値が
“１”のとき前記第２の入力端子に供給された入力信号
を、それぞれ出力する第３の２入力１出力マルチプレク
サと、前記第１の引数入力グループの第４の引数入力端
子に接続された第１の入力端子と、前記第１の２入力１
出力マルチプレクサの出力端子に接続された第２の入力
端子とを持ち、前記第１の入力端子に供給された入力信
号と前記第２の入力端子に供給された前記第１の選択出
力信号との排他的論理和をとって、第１の排他的論理和
出力信号を出力する第１の排他的論理和回路と、前記第
２の２入力１出力マルチプレクサの出力端子に接続され
た第１の入力端子と、前記第３の２入力１出力マルチプ
レクサの出力に接続された第２の入力端子とを持ち、前
記第１の入力端子に供給された前記第２の選択出力信号
と前記第２の入力端子に供給された前記第３の選択出力
信号との排他的論理和をとって、第２の排他的論理和出
力信号を出力する第２の排他的論理和回路と、前記第２
の２入力１出力マルチプレクサの出力端子に接続された
第１の入力端子と、前記第２の排他的論理和回路の出力
端子に接続された第２の入力端子と、前記第２のコンフ
ィギュレーション入力端子に接続された制御入力端子と
を持ち、第４の選択出力信号として、前記制御入力端子
の論理値が“０”のとき前記第１の入力端子に供給され
た前記第２の選択出力信号を、前記制御入力端子の論理
値が“１”のとき前記第２の入力端子に供給された第２
の排他的論理和出力信号を、それぞれ出力する第４の２
入力１出力マルチプレクサと、前記第３の２入力１出力
マルチプレクサの出力端子に接続された第１の入力端子
と、前記第３のコンフィギュレーション入力端子に接続
された第２の入力端子と、前記第２のコンフィギュレー
ション入力端子に接続された制御入力端子とを持ち、第
５の選択出力信号として、前記制御入力端子の論理値が
“０”のとき前記第１の入力端子に供給された前記第３
の選択出力信号を、前記制御入力端子の論理値が“１”
のとき前記第２の入力端子に供給された入力信号を、そ
れぞれ出力する第５の２入力１出力マルチプレクサと、
前記第１の排他的論理和回路の出力端子に接続された第
１の入力端子と、前記第４の２入力１出力マルチプレク
サの出力端子に接続された第２の入力端子とを持ち、前
記第１の入力端子に供給された前記第１の排他的論理和
出力信号と前記第２の入力端子に供給された前記第４の
選択出力信号との論理積の否定をとり、論理積否定出力
信号を出力する否定論理積回路と、前記第１の排他的論
理和回路の出力端子に接続された第１の入力端子と、前
記第４の２入力１出力マルチプレクサの出力端子に接続
された第２の入力端子とを持ち、前記第１の入力端子に
供給された前記第１の排他的論理和出力信号と前記第２
の入力端子に供給された前記第４の選択出力信号との論
理和の否定をとり、論理和否定出力信号を出力する否定
論理和回路と、前記第１の排他的論理和回路の出力端子
に接続された第１の入力端子と、前記第２の排他的論理
和回路の出力端子に接続された第２の入力端子とを持
ち、前記第１の入力端子に供給された前記第１の排他的
論理和出力信号と前記第２の入力端子に供給された前記
第２の排他的論理和出力信号との排他的論理和をとり、
第３の排他的論理和出力信号を出力する第３の排他的論
理和回路と、前記第５の２入力１出力マルチプレクサの
出力端子に接続された入力端子を持ち、該入力端子に供
給された前記第５の選択出力信号を反転して、反転出力
信号を出力するインバータと、前記否定論理積回路の出
力端子に接続された第１の入力端子と、前記否定論理和
回路の出力端子に接続された第２の入力端子と、前記イ
ンバータの出力端子に接続された第３の入力端子とを持
ち、前記第２の入力端子に供給された前記論理和否定出
力信号と前記第３の入力端子に供給された前記反転出力
信号との論理和の結果と、前記第１の入力端子に供給さ
れた前記論理積否定出力信号との論理積の否定をとっ
て、論理和・論理積否定出力信号を出力する否定論理積
・論理和回路と、前記否定論理和回路の出力端子を前記
コアロジックキャリィ生成出力端子に接続して、前記論
理積否定出力信号を前記コアロジックキャリィ生成出力
端子からコアロジックキャリィ生成出力信号として出力
させる手段と、前記否定論理和回路の出力端子を前記コ
アロジックキャリィ伝搬出力端子に接続して、前記論理
和否定出力信号を前記コアロジックキャリィ伝搬出力端
子からコアロジックキャリィ伝搬出力信号として出力さ
せる手段と、前記否定論理積・論理和回路の出力端子を
前記コアロジックキャリィ出力端子に接続して、前記論
理和・論理積否定出力信号を前記コアロジックキャリィ
出力端子からコアロジックキャリィ出力信号として出力
させる手段と、前記第３の排他的論理和回路の出力端子
を前記加算出力端子に接続して、前記第３の排他的論理
和出力信号を前記加算出力端子から加算出力信号として
出力させる手段と、を有することを特徴とする。
【００２１】本発明の第２の態様によるコアロジック回
路は、前記第１の引数入力グループの第１の引数入力端
子に接続された第１の入力端子と、前記第１の引数入力
グループの第２の引数入力端子に接続された第２の入力
端子と、前記第１の引数入力グループの第３の引数入力
端子に接続された制御入力端子とを持ち、第１の選択出
力信号として、前記制御入力端子の論理値が“０”のと
き前記第１の入力端子に供給された入力信号を、前記制
御入力端子の論理値が“１”のとき前記第２の入力端子
に供給された入力信号を、それぞれ出力する第１の２入
力１出力マルチプレクサと、前記第２の引数入力グルー
プの第１の引数入力端子に接続された第１の入力端子
と、前記第２の引数入力グループの第２の引数入力端子
に接続された第２の入力端子と、前記第２の引数入力グ
ループの第３の引数入力端子に接続された制御入力端子
とを持ち、第２の選択出力信号として、前記制御入力端
子の論理値が“０”のとき前記第１の入力端子に供給さ
れた入力信号を、前記制御入力端子の論理値が“１”の
とき前記第２の入力端子に供給された入力信号を、それ
ぞれ出力する第２の２入力１出力マルチプレクサと、前
記第２の引数入力グループの第４の引数入力端子に接続
された第１の入力端子と、前記リップル−コアロジック
キャリィ入力端子に接続された第２の入力端子と、前記
第１コンフィギュレーション入力端子に接続された制御
入力端子とを持ち、第３の選択出力信号として、前記制
御入力端子の論理値が“０”のとき前記第１の入力端子
に供給された入力信号を、前記制御入力端子の論理値が
“１”のとき前記第２の入力端子に供給された入力信号
を、それぞれ出力する第３の２入力１出力マルチプレク
サと、前記第１の引数入力グループの第４の引数入力端
子に接続された第１の入力端子と、前記第１の２入力１
出力マルチプレクサの出力端子に接続された第２の入力
端子とを持ち、前記第１の入力端子に供給された入力信
号と前記第２の入力端子に供給された前記第１の選択出
力信号との排他的論理和をとって、第１の排他的論理和
出力信号を出力する第１の排他的論理和回路と、前記第
２の２入力１出力マルチプレクサの出力端子に接続され
た第１の入力端子と、前記第３の２入力１出力マルチプ
レクサの出力に接続された第２の入力端子とを持ち、前
記第１の入力端子に供給された前記第２の選択出力信号
と前記第２の入力端子に供給された前記第３の選択出力
信号との排他的論理和をとって、第２の排他的論理和出
力信号を出力する第２の排他的論理和回路と、前記第２
の２入力１出力マルチプレクサの出力端子に接続された
第１の入力端子と、前記第２の排他的論理和回路の出力
端子に接続された第２の入力端子と、前記第２のコンフ
ィギュレーション入力端子に接続された制御入力端子と
を持ち、第４の選択出力信号として、前記制御入力端子
の論理値が“０”のとき前記第１の入力端子に供給され
た前記第２の選択出力信号を、前記制御入力端子の論理
値が“１”のとき前記第２の入力端子に供給された第２
の排他的論理和出力信号を、それぞれ出力する第４の２
入力１出力マルチプレクサと、前記第３の２入力１出力
マルチプレクサの出力端子に接続された第１の入力端子
と、前記第３のコンフィギュレーション入力端子に接続
された第２の入力端子と、前記第２のコンフィギュレー
ション入力端子に接続された制御入力端子とを持ち、第
５の選択出力信号として、前記制御入力端子の論理値が
“０”のとき前記第１の入力端子に供給された前記第３
の選択出力信号を、前記制御入力端子の論理値が“１”
のとき前記第２の入力端子に供給された入力信号を、そ
れぞれ出力する第５の２入力１出力マルチプレクサと、
前記第１の排他的論理和回路の出力端子に接続された第
１の入力端子と、前記第４の２入力１出力マルチプレク
サの出力端子に接続された第２の入力端子とを持ち、前
記第１の入力端子に供給された前記第１の排他的論理和
出力信号と前記第２の入力端子に供給された前記第４の
選択出力信号との論理積の否定をとり、論理積否定出力
信号を出力する否定論理積回路と、前記第１の排他的論
理和回路の出力端子に接続された第１の入力端子と、前
記第４の２入力１出力マルチプレクサの出力端子に接続
された第２の入力端子とを持ち、前記第１の入力端子に
供給された前記第１の排他的論理和出力信号と前記第２
の入力端子に供給された前記第４の選択出力信号との論
理和の否定をとり、論理和否定出力信号を出力する否定
論理和回路と、前記第１の排他的論理和回路の出力端子
に接続された第１の入力端子と、前記第２の排他的論理
和回路の出力端子に接続された第２の入力端子とを持
ち、前記第１の入力端子に供給された前記第１の排他的
論理和出力信号と前記第２の入力端子に供給された前記
第２の排他的論理和出力信号との排他的論理和をとり、
第３の排他的論理和出力信号を出力する第３の排他的論
理和回路と、前記否定論理積回路の出力端子に接続され
た第１の入力端子と、前記否定論理和回路の出力端子に
接続された第２の入力端子と、前記第５の２入力１出力
マルチプレクサの出力端子に接続された制御入力端子と
を持ち、反転選択出力信号として、前記制御入力端子の
論理値が“０”のとき前記第１の入力端子に供給された
前記論理積否定出力信号を反転した信号を、前記制御入
力端子の論理値が“１”のとき前記第２の入力端子に供
給された前記論理和否定出力信号を反転した信号を、そ
れぞれ出力する２入力１出力反転マルチプレクサと、前
記否定論理和回路の出力端子を前記コアロジックキャリ
ィ生成出力端子に接続して、前記論理積否定出力信号を
前記コアロジックキャリィ生成出力端子からコアロジッ
クキャリィ生成出力信号として出力させる手段と、前記
否定論理和回路の出力端子を前記コアロジックキャリィ
伝搬出力端子に接続して、前記論理和否定出力信号を前
記コアロジックキャリィ伝搬出力端子からコアロジック
キャリィ伝搬出力信号として出力させる手段と、前記２
入力１出力反転マルチプレクサの出力端子を前記コアロ
ジックキャリィ出力端子に接続して、前記反転選択出力
信号を前記コアロジックキャリィ出力端子からコアロジ
ックキャリィ出力信号として出力させる手段と、前記第
３の排他的論理和回路の出力端子を前記加算出力端子に
接続して、前記第３の排他的論理和出力信号を前記加算
出力端子から加算出力信号として出力させる手段と、を
有することを特徴とする。
【００２２】本発明の第３の態様によるコアロジック回
路は、前記第１の引数入力グループの第１の引数入力端
子に接続された第１の入力端子と、前記第１の引数入力
グループの第２の引数入力端子に接続された第２の入力
端子と、前記第１の引数入力グループの第３の引数入力
端子に接続された制御入力端子とを持ち、第１の選択出
力信号として、前記制御入力端子の論理値が“０”のと
き前記第１の入力端子に供給された入力信号を、前記制
御入力端子の論理値が“１”のとき前記第２の入力端子
に供給された入力信号を、それぞれ出力する第１の２入
力１出力マルチプレクサと、前記第２の引数入力グルー
プの第１の引数入力端子に接続された第１の入力端子
と、前記第２の引数入力グループの第２の引数入力端子
に接続された第２の入力端子と、前記第２の引数入力グ
ループの第３の引数入力端子に接続された制御入力端子
とを持ち、第２の選択出力信号として、前記制御入力端
子の論理値が“０”のとき前記第１の入力端子に供給さ
れた入力信号を、前記制御入力端子の論理値が“１”の
とき前記第２の入力端子に供給された入力信号を、それ
ぞれ出力する第２の２入力１出力マルチプレクサと、前
記第２の引数入力グループの第４の引数入力端子に接続
された第１の入力端子と、前記リップル−コアロジック
キャリィ入力端子に接続された第２の入力端子と、前記
第１コンフィギュレーション入力端子に接続された制御
入力端子とを持ち、第３の選択出力信号として、前記制
御入力端子の論理値が“０”のとき前記第１の入力端子
に供給された入力信号を、前記制御入力端子の論理値が
“１”のとき前記第２の入力端子に供給された入力信号
を、それぞれ出力する第３の２入力１出力マルチプレク
サと、前記第１の引数入力グループの第４の引数入力端
子に接続された第１の入力端子と、前記第１の２入力１
出力マルチプレクサの出力端子に接続された第２の入力
端子とを持ち、前記第１の入力端子に供給された入力信
号と前記第２の入力端子に供給された前記第１の選択出
力信号との排他的論理和をとって、第１の排他的論理和
出力信号を出力する第１の排他的論理和回路と、前記第
２の２入力１出力マルチプレクサの出力端子に接続され
た第１の入力端子と、前記第３の２入力１出力マルチプ
レクサの出力に接続された第２の入力端子とを持ち、前
記第１の入力端子に供給された前記第２の選択出力信号
と前記第２の入力端子に供給された前記第３の選択出力
信号との排他的論理和をとって、第２の排他的論理和出
力信号を出力する第２の排他的論理和回路と、前記第２
の排他的論理和回路の出力端子に接続された第１の入力
端子と、前記第２の２入力１出力マルチプレクサの出力
端子に接続された第２の入力端子と、前記第２のコンフ
ィギュレーション入力端子に接続された制御入力端子と
を持ち、第４の選択出力信号として、前記制御入力端子
の論理値が“０”のとき前記第１の入力端子に供給され
た前記第２の排他的論理和出力信号を、前記制御入力端
子の論理値が“１”のとき前記第２の入力端子に供給さ
れた前記第２の選択出力信号を、それぞれ出力する第４
の２入力１出力マルチプレクサと、前記第３のコンフィ
ギュレーション入力端子に接続された第１の入力端子
と、前記第３の２入力１出力マルチプレクサの出力端子
に接続された第２の入力端子と、前記第２のコンフィギ
ュレーション入力端子に接続された制御入力端子とを持
ち、第５の選択出力信号として、前記制御入力端子の論
理値が“０”のとき前記第１の入力端子に供給された入
力信号を、前記制御入力端子の論理値が“１”のとき前
記第２の入力端子に供給された前記第３の選択出力信号
を、それぞれ出力する第５の２入力１出力マルチプレク
サと、前記第１の排他的論理和回路の出力端子に接続さ
れた第１の入力端子と、前記第４の２入力１出力マルチ
プレクサの出力端子に接続された第２の入力端子とを持
ち、前記第１の入力端子に供給された前記第１の排他的
論理和出力信号と前記第２の入力端子に供給された前記
第４の選択出力信号との論理積の否定をとり、論理積否
定出力信号を出力する否定論理積回路と、前記第１の排
他的論理和回路の出力端子に接続された第１の入力端子
と、前記第４の２入力１出力マルチプレクサの出力端子
に接続された第２の入力端子とを持ち、前記第１の入力
端子に供給された前記第１の排他的論理和出力信号と前
記第２の入力端子に供給された前記第４の選択出力信号
との論理和の否定をとり、論理和否定出力信号を出力す
る否定論理和回路と、前記第１の排他的論理和回路の出
力端子に接続された第１の入力端子と、前記第２の排他
的論理和回路の出力端子に接続された第２の入力端子と
を持ち、前記第１の入力端子に供給された前記第１の排
他的論理和出力信号と前記第２の入力端子に供給された
前記第２の排他的論理和出力信号との排他的論理和をと
り、第３の排他的論理和出力信号を出力する第３の排他
的論理和回路と、前記第５の２入力１出力マルチプレク
サの出力端子に接続された入力端子を持ち、該入力端子
に供給された前記第５の選択出力信号を反転して、反転
出力信号を出力するインバータと、前記否定論理積回路
の出力端子に接続された第１の入力端子と、前記否定論
理和回路の出力端子に接続された第２の入力端子と、前
記インバータの出力端子に接続された第３の入力端子と
を持ち、前記第２の入力端子に供給された前記論理和否
定出力信号と前記第３の入力端子に供給された前記反転
出力信号との論理和の結果と、前記第１の入力端子に供
給された前記論理積否定出力信号との論理積の否定をと
って、論理和・論理積否定出力信号を出力する否定論理
積・論理和回路と、前記否定論理和回路の出力端子を前
記コアロジックキャリィ生成出力端子に接続して、前記
論理積否定出力信号を前記コアロジックキャリィ生成出
力端子からコアロジックキャリィ生成出力信号として出
力させる手段と、前記否定論理和回路の出力端子を前記
コアロジックキャリィ伝搬出力端子に接続して、前記論
理和否定出力信号を前記コアロジックキャリィ伝搬出力
端子からコアロジックキャリィ伝搬出力信号として出力
させる手段と、前記否定論理積・論理和回路の出力端子
を前記コアロジックキャリィ出力端子に接続して、前記
論理和・論理積否定出力信号を前記コアロジックキャリ
ィ出力端子からコアロジックキャリィ出力信号として出
力させる手段と、前記第３の排他的論理和回路の出力端
子を前記加算出力端子に接続して、前記第３の排他的論
理和出力信号を前記加算出力端子から加算出力信号とし
て出力させる手段と、を有することを特徴とする。
【００２３】本発明の第４の態様によるコアロジック回
路は、前記第１の引数入力グループの第１の引数入力端
子に接続された第１の入力端子と、前記第１の引数入力
グループの第２の引数入力端子に接続された第２の入力
端子と、前記第１の引数入力グループの第３の引数入力
端子に接続された制御入力端子とを持ち、第１の選択出
力信号として、前記制御入力端子の論理値が“０”のと
き前記第１の入力端子に供給された入力信号を、前記制
御入力端子の論理値が“１”のとき前記第２の入力端子
に供給された入力信号を、それぞれ出力する第１の２入
力１出力マルチプレクサと、前記第２の引数入力グルー
プの第１の引数入力端子に接続された第１の入力端子
と、前記第２の引数入力グループの第２の引数入力端子
に接続された第２の入力端子と、前記第２の引数入力グ
ループの第３の引数入力端子に接続された制御入力端子
とを持ち、第２の選択出力信号として、前記制御入力端
子の論理値が“０”のとき前記第１の入力端子に供給さ
れた入力信号を、前記制御入力端子の論理値が“１”の
とき前記第２の入力端子に供給された入力信号を、それ
ぞれ出力する第２の２入力１出力マルチプレクサと、前
記第２の引数入力グループの第４の引数入力端子に接続
された第１の入力端子と、前記リップル−コアロジック
キャリィ入力端子に接続された第２の入力端子と、前記
第１コンフィギュレーション入力端子に接続された制御
入力端子とを持ち、第３の選択出力信号として、前記制
御入力端子の論理値が“０”のとき前記第１の入力端子
に供給された入力信号を、前記制御入力端子の論理値が
“１”のとき前記第２の入力端子に供給された入力信号
を、それぞれ出力する第３の２入力１出力マルチプレク
サと、前記第１の引数入力グループの第４の引数入力端
子に接続された第１の入力端子と、前記第１の２入力１
出力マルチプレクサの出力端子に接続された第２の入力
端子とを持ち、前記第１の入力端子に供給された入力信
号と前記第２の入力端子に供給された前記第１の選択出
力信号との排他的論理和をとって、第１の排他的論理和
出力信号を出力する第１の排他的論理和回路と、前記第
２の２入力１出力マルチプレクサの出力端子に接続され
た第１の入力端子と、前記第３の２入力１出力マルチプ
レクサの出力に接続された第２の入力端子とを持ち、前
記第１の入力端子に供給された前記第２の選択出力信号
と前記第２の入力端子に供給された前記第３の選択出力
信号との排他的論理和をとって、第２の排他的論理和出
力信号を出力する第２の排他的論理和回路と、前記第２
の排他的論理和回路の出力端子に接続された第１の入力
端子と、前記第２の２入力１出力マルチプレクサの出力
端子に接続された第２の入力端子と、前記第２のコンフ
ィギュレーション入力端子に接続された制御入力端子と
を持ち、第４の選択出力信号として、前記制御入力端子
の論理値が“０”のとき前記第１の入力端子に供給され
た前記第２の排他的論理和出力信号を、前記制御入力端
子の論理値が“１”のとき前記第２の入力端子に供給さ
れた前記第２の選択出力信号を、それぞれ出力する第４
の２入力１出力マルチプレクサと、前記第３のコンフィ
ギュレーション入力端子に接続された第１の入力端子
と、前記第３の２入力１出力マルチプレクサの出力端子
に接続された第２の入力端子と、前記第２のコンフィギ
ュレーション入力端子に接続された制御入力端子とを持
ち、第５の選択出力信号として、前記制御入力端子の論
理値が“０”のとき前記第１の入力端子に供給された入
力信号を、前記制御入力端子の論理値が“１”のとき前
記第２の入力端子に供給された前記第３の選択出力信号
を、それぞれ出力する第５の２入力１出力マルチプレク
サと、前記第１の排他的論理和回路の出力端子に接続さ
れた第１の入力端子と、前記第４の２入力１出力マルチ
プレクサの出力端子に接続された第２の入力端子とを持
ち、前記第１の入力端子に供給された前記第１の排他的
論理和出力信号と前記第２の入力端子に供給された前記
第４の選択出力信号との論理積の否定をとり、論理積否
定出力信号を出力する否定論理積回路と、前記第１の排
他的論理和回路の出力端子に接続された第１の入力端子
と、前記第４の２入力１出力マルチプレクサの出力端子
に接続された第２の入力端子とを持ち、前記第１の入力
端子に供給された前記第１の排他的論理和出力信号と前
記第２の入力端子に供給された前記第４の選択出力信号
との論理和の否定をとり、論理和否定出力信号を出力す
る否定論理和回路と、前記第１の排他的論理和回路の出
力端子に接続された第１の入力端子と、前記第２の排他
的論理和回路の出力端子に接続された第２の入力端子と
を持ち、前記第１の入力端子に供給された前記第１の排
他的論理和出力信号と前記第２の入力端子に供給された
前記第２の排他的論理和出力信号との排他的論理和をと
り、第３の排他的論理和出力信号を出力する第３の排他
的論理和回路と、前記否定論理積回路の出力端子に接続
された第１の入力端子と、前記否定論理和回路の出力端
子に接続された第２の入力端子と、前記第５の２入力１
出力マルチプレクサの出力端子に接続された制御入力端
子とを持ち、反転選択出力信号として、前記制御入力端
子の論理値が“０”のとき前記第１の入力端子に供給さ
れた前記論理積否定出力信号を反転した信号を、前記制
御入力端子の論理値が“１”のとき前記第２の入力端子
に供給された前記論理和否定出力信号を反転した信号
を、それぞれ出力する２入力１出力反転マルチプレクサ
と、前記否定論理和回路の出力端子を前記コアロジック
キャリィ生成出力端子に接続して、前記論理積否定出力
信号を前記コアロジックキャリィ生成出力端子からコア
ロジックキャリィ生成出力信号として出力させる手段
と、前記否定論理和回路の出力端子を前記コアロジック
キャリィ伝搬出力端子に接続して、前記論理和否定出力
信号を前記コアロジックキャリィ伝搬出力端子からコア
ロジックキャリィ伝搬出力信号として出力させる手段
と、前記２入力１出力反転マルチプレクサの出力端子を
前記コアロジックキャリィ出力端子に接続して、前記反
転選択出力信号を前記コアロジックキャリィ出力端子か
らコアロジックキャリィ出力信号として出力させる手段
と、前記第３の排他的論理和回路の出力端子を前記加算
出力端子に接続して、前記第３の排他的論理和出力信号
を前記加算出力端子から加算出力信号として出力させる
手段と、を有することを特徴とする。
【００２４】
【作用】本発明では、排他的論理和回路の直列接続が２
段しかないコアロジック回路を用いる。これに、他の目
的の回路が接続も挿入もされてないリップルキャリィ専
用のキャリィロジック回路を組み合わせる。さらに、コ
アロジック回路の引数入力、プログラマブル機能ブロッ
ク中のコンフィギュレーションメモリのうちのいくつか
を複数のプログラマブル機能ブロックにわたって共通化
する。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００２６】図１は、本発明の第１の実施の形態による
プログラマブル機能ブロック１の構成を示すブロック図
である。図示のプログラマブル機能ブロック１は、ロジ
ックブロック２と入力ブロック３とから成る。
【００２７】ロジックブロック２は、１つのコアロジッ
ク回路４と、１つのキャリィロジック回路５と、第１乃
至第３のコンフィギュレーションメモリ６．０，６．
１，６．２とから成る。
【００２８】コアロジック回路４は、入力端子として、
第１乃至第４の引数入力端子Ａｉ（ｉ＝０，１，２，
３）からなる第１の引数入力グループと、第１乃至第４
の引数入力端子Ｂｉ（ｉ＝０，１，２，３）からなる第
２の引数入力グループと、第１乃至第３のコンフィギュ
レーション入力端子Ｍｉ（ｉ＝０，１，２）と、リップ
ル−コアロジックキャリィ入力端子ＣＣＩとを有する。
また、コアロジック回路４は、出力端子として、加算出
力端子Ｓと、コアロジックキャリィ出力端子Ｃと、コア
ロジックキャリィ生成出力端子ＧＯと、コアロジックキ
ャリィ伝搬出力端子ＰＯとを有する。第１乃至第３のコ
ンフィギュレーション入力Ｍｉは、それぞれ、第１乃至
第３のコンフィギュレーションメモリ６．ｉの出力に接
続される（ｉ＝０，１，２）。
【００２９】キャリィロジック回路５は、入力端子とし
て、コアロジックキャリィ生成入力端子Ｇと、コアロジ
ックキャリィ伝搬入力端子Ｐと、リップルキャリィ入力
端子ＲＣＩとを有する。また、キャリィロジック回路５
は、出力端子として、リップルキャリィ出力端子ＲＣＯ
と、リップル−コアロジックキャリィ出力端子ＣＣＯと
を有する。
【００３０】コアロジックキャリィ生成入力端子Ｇはコ
アロジックキャリィ生成出力端子ＧＯと、コアロジック
キャリィ伝搬入力端子Ｐはコアロジックキャリィ伝搬出
力端子ＰＯと、リップル−コアロジックキャリィ出力端
子ＣＣＯはリップル−コアロジックキャリィ入力端子Ｃ
ＣＩと、それぞれ接続される。リップルキャリィ入力端
子ＲＣＩおよびリップルキャリィ出力端子ＲＣＯは、リ
ップルキャリィ伝搬路７に接続される。
【００３１】入力ブロック３は、８個の入力選択ユニッ
ト３．Ａｉおよび３．Ｂｉ（ｉ＝０，１，２，３）から
成る。入力選択ユニット３．Ａｉの出力端子は引数入力
端子Ａｉに、入力選択ユニット３．Ｂｉの出力端子は引
数入力端子Ｂｉに、それぞれ接続される（ｉ＝０，１，
２，３）。
【００３２】つぎに、本発明の第１の実施の形態におけ
るコアロジック回路４について詳細に説明する。まず、
以下で用いる２入力１出力マルチプレクサ（以下、２−
１ＭＵＸと略称する）１０の記号と用語について説明す
る。
【００３３】図２に２−１ＭＵＸ１０の記号を示す。２
−１ＭＵＸ１０は、第１及び第２の入力端子Ｉ０及びＩ
１と、制御入力端子Ｉ２と、出力端子Ｏとを持つ。第１
の入力端子Ｉ０は０−入力端子と呼ばれ、第２の入力端
子は１−入力端子と呼ばれる。
【００３４】２−１ＭＵＸ１０は、制御入力端子Ｉ２が
論理値“０”のとき０−入力端子（図２の記号１０中の
０と書かれた側の入力端子）Ｉ０が出力端子Ｏに伝えら
れ、制御入力端子Ｉ２が論理値“１”のとき１−入力端
子（図２の記号１０中の１と書かれた側の入力端子）Ｉ
１が出力端子Ｏに伝えられるマルチプレクサである。０
−入力端子と１−入力端子とを総称して２−１ＭＵＸ１
０の引数入力端子と言う。
【００３５】図３に、図１のプログラマブル機能ブロッ
ク１に使用されるコアロジック回路４の一構成例を示
す。コアロジック回路４は、第１乃至第５の２−１ＭＵ
Ｘ１０．０，１０．１，１０．２，１０．３，および１
０．４と、第１乃至第３の排他的論理和回路（ＸＯＲ）
１１．０，１１．１，および１１．２と、否定論理積回
路（ＮＡＮＤ）１２と、否定論理和回路（ＮＯＲ）１３
と、否定論理積・論理和回路（ＮＡＮＤ−ＯＲ）１４．
０と、インバータ１５．０とから成る。
【００３６】第１の２−１ＭＵＸ１０．０の０−入力端
子、１−入力端子、及び制御入力端子に、それぞれ、コ
アロジック回路４の第１の引数入力グループの第１乃至
第３の引数入力端子Ａ０，Ａ１、Ａ２が接続される。第
１のＸＯＲ１１．０の第１の入力端子にはコアロジック
回路４の第１の引数入力グループの第４の引数入力Ａ３
が接続される。第１の２−１ＭＵＸ１０．０の出力端子
は第１のＸＯＲ１１．０の第２の入力端子に接続され
る。第１のＸＯＲ１１．０の出力端子は、ＮＡＮＤ１２
とＮＯＲ１３と第３のＸＯＲ１１．２の第１の入力に接
続される。
【００３７】第２の２−１ＭＵＸ１０．１の０−入力端
子、１−入力端子、及び制御入力端子に、それぞれコア
ロジック回路４の第２の引数入力グループの第１乃至第
３の引数入力端子Ｂ０、Ｂ１、Ｂ２が接続される。第２
の２−１ＭＵＸ１０．１の出力端子は第２のＸＯＲ１
１．１の第１の入力端子および第４の２−１ＭＵＸ１
０．３の０−入力端子に接続される。
【００３８】第３の２−１ＭＵＸ１０．２の０−入力端
子及び１−入力端子に、コアロジック４の第２の引数入
力グループの第４の引数入力Ｂ３およびリップル−コア
ロジックキャリィ入力端子ＣＣＩがそれぞれ接続され
る。尚、図３では第２の引数入力グループの第４の引数
入力Ｂ３を第３の２−１ＭＵＸ１０．２の０−入力端子
に、リップル−コアロジックキャリィ入力端子ＣＣＩを
１−入力端子にそれぞれ接続した場合を示しているが、
これらは逆にしてもよい。第３の２−１ＭＵＸ１０．２
の制御入力端子には第１のコンフィギュレーション入力
端子Ｍ０が接続される。第３の２−１ＭＵＸ１０．２の
出力端子は第２のＸＯＲ１１．０の第２の入力端子およ
び第５の２−１ＭＵＸ１０．４の０−入力端子に接続さ
れる。
【００３９】第５の２−１ＭＵＸ１０．４の１−入力端
子には第３のコンフィギュレーション入力端子Ｍ２が接
続され、第５及び第４の２−１ＭＵＸ１０．４及び１
０．３の制御入力端子にはともに第２のコンフィギュレ
ーション入力端子Ｍ１が接続される。第４の２−１ＭＵ
Ｘ１０．３の出力端子はＮＡＮＤ１２とＮＯＲ１３の第
２の入力端子に接続される。第５の２−１ＭＵＸ１０．
４の出力端子はインバータ１５．０の入力端子に接続さ
れ、インバータ１５．０の出力端子は、ＮＡＮＤ−ＯＲ
１４．０のｃ−入力端子（第３の入力端子）に接続され
る。
【００４０】第２のＸＯＲ１１．１の出力端子は、第４
の２−１ＭＵＸ１０．３の１−入力端子および第３のＸ
ＯＲ１１．２の第２の入力端子に接続される。
【００４１】ＮＡＮＤ１２の出力端子はＮＡＮＤ−ＯＲ
１４．０のａ−入力端子（第１の入力端子）に接続さ
れ、かつコアロジックキャリィ生成出力端子ＧＯにも接
続されて、そこからコアロジックキャリィ生成出力信号
としてコアロジック回路４の外部に取り出される。ＮＯ
Ｒ１３の出力端子はＮＡＮＤ−ＯＲ１４．０のｂ−入力
端子（第２の入力端子）に接続され、かつコアロジック
キャリィ伝搬出力端子ＰＯにも接続されて、そこからコ
アロジックキャリィ伝搬出力信号としてコアロジック回
路４の外部に取り出される。ＮＡＮＤ−ＯＲ１４．０の
出力端子はコアロジックキャリィ出力端子Ｃに接続され
て、そこからコアロジックキャリィ出力信号としてコア
ロジック回路４の外部に取り出される。また、第３のＸ
ＯＲ１１．２の出力端子は加算出力端子Ｓに接続され、
そこから加算出力信号としてコアロジック回路４の外部
に取り出される。
【００４２】なお、周知のように、ＮＡＮＤは第１の入
力信号と第２の入力信号との論理積の否定をとって、論
理積否定出力信号を出力する論理回路である。また、Ｎ
ＯＲは第１の入力信号と第２の入力信号との論理和の否
定をとって、論理和否定出力信号を出力する論理回路で
ある。ＸＯＲは第１の入力信号と第２の入力信号との排
他的論理和をとって、排他的論理和出力信号を出力する
論理回路である。また、ＮＡＮＤ−ＯＲはｂ−入力端子
に供給される信号とｃ−入力端子に供給される信号との
論理和の結果と、ａ−入力端子に供給される信号との論
理積の否定をとって、論理和・論理積否定出力信号を出
力する論理回路である。
【００４３】また上記において、第４の２−１ＭＵＸ１
０．３の０−入力端子に供給される信号と１−入力端子
に供給される信号とを入れ換えてもよいが、その場合に
は、第５の２−１ＭＵＸ１０．４の０−入力端子に供給
される信号と１−入力端子に供給される信号も同時に入
れ換えなければならない。以下では、図３に示した通り
に２−１ＭＵＸが使われている場合を想定して説明を行
う。
【００４４】図４に、図１のプログラマブル機能ブロッ
ク１に使用されるコアロジック回路の他の構成例を示
す。図示のコアロジック回路を４Ａと記す。このコアロ
ジック回路４Ａは、図３に示したコアロジック回路４の
ＮＡＮＤ−ＯＲ１４．０とインバータ１５．０とを、図
４に示すごとく反転出力を持つ２−１ＭＵＸ３５．０で
置き換えたものである。ここで、反転出力を持つ２−１
ＭＵＸ３５．０の０−入力端子と１−入力端子と制御入
力端子は、ＮＡＮＤ１２とＮＯＲ１３と第５の２−１Ｍ
ＵＸ１０．４の出力端子にそれぞれ接続される。図４に
示したコアロジック回路４Ａは、図３に示したコアロジ
ック回路４と同じ機能を有する。
【００４５】図５に、図１に示したプログラマブル機能
ブロック１に使用されるキャリィロジック回路５の一構
成例を示す。図示のキャリィロジック回路５は、ＮＡＮ
Ｄ−ＯＲ１４．１とインバータ１５．１とから成る。リ
ップルキャリィ入力端子ＲＣＩは、インバータ１５．１
の入力端子に接続されるとともに、リップル−コアロジ
ックキャリィ出力端子ＣＣＯにも接続され、そこからリ
ップル−コアロジックキャリィ出力信号としてキャリィ
ロジック回路５の外部に取り出される。インバータ１
５．１の出力端子はＮＡＮＤ−ＯＲ１４．１のｃ−入力
端子（第３の入力端子）に接続される。コアロジックキ
ャリィ生成入力端子Ｇおよびコアロジックキャリィ伝搬
入力端子Ｐは、ＮＡＮＤ−ＯＲ１４．１のａ−入力端子
（第１の入力端子）およびｂ−入力端子（第２の入力端
子）にそれぞれ接続される。ＮＡＮＤ−ＯＲ１４．１の
出力端子はリップルキャリィ出力端子ＲＣＯに接続さ
れ、そこからリップルキャリィ出力信号としてキャリィ
ロジック回路５の外部に取り出される。
【００４６】図６に、図１に示したプログラマブル機能
ブロック１に使用されるキャリィロジック回路の他の構
成例を示す。図示のキャリィロジック回路を５Ａで記
す。キャリィロジック回路５Ａは反転出力を持つ２−１
ＭＵＸ３５．１から成る。コアロジックキャリィ生成入
力端子Ｇとコアロジックキャリィ伝搬入力端子Ｐとリッ
プルキャリィ入力端子ＲＣＩは、反転出力を持つ２−１
ＭＵＸ３５．１の０−入力端子と１−入力端子と制御入
力端子にそれぞれ接続される。反転出力を持つ２−１Ｍ
ＵＸ３５．１の出力端子はリップルキャリィ出力端子Ｒ
ＣＯに接続されて、そこからリップルキャリィ出力信号
としてキャリィロジック回路５Ａの外部に取り出され
る。また、リップルキャリィ入力端子ＲＣＩはリップル
−コアロジックキャリィ出力端子ＣＣＯに接続され、そ
こからリップル−コアロジックキャリィ出力信号として
キャリィロジック回路５Ａの外部に取り出される。
【００４７】図６に示したキャリィロジック回路５Ａ
は、図５に示したキャリィロジック回路５と同じ機能を
有する。
【００４８】図１における第１乃至第３のコンフィギュ
レーションメモリ６．０，６．１，６．２は、論理値
“１”または“０”を保持してその保持値を出力する記
憶回路である。各コンフィギュレーションメモリは１ビ
ットのＳＲＡＭ（スタティック・ランダムアクセスメモ
リ）、ＤＲＡＭ（ダイナミック・ランダムアクセスメモ
リ）、フラッシュメモリ、ＲＯＭ（リードオンリメモ
リ）などによって実現される。
【００４９】第２のコンフィギュレーションメモリ６．
１に論理値“０”が記憶されているとしよう。これを
「算術モード」という。この場合、図１のロジックブロ
ック２は図７に示す回路のごとく機能する。
【００５０】これは、１ビット全加算器１６の一方の引
数入力端子Ａに前置ロジック回路１７の出力端子が、も
う一方の引数入力端子Ｂに２−１ＭＵＸ１０の出力がそ
れぞれ接続されたものである。図７の回路における入力
端子Ａ０，Ａ１，Ａ２，Ａ３，Ｂ０，Ｂ１，Ｂ２および
出力端子Ｓは、それぞれ図１における同じ記号の入力端
子および出力端子に対応する。
【００５１】この算術モードにおいて、第１のコンフィ
ギュレーションメモリ６．０に論理値“１”が記憶され
ているとしよう。これを「リップルキャリィモード」と
いう。図７の加算器１６のキャリィ入力端子ＣＩおよび
キャリィ出力端子ＣＯは、図１のリップルキャリィ入力
端子ＲＣＩおよびリップルキャリィ出力端子ＲＣＯにそ
れぞれ対応する。またこのとき、図１のコアロジックキ
ャリィ出力端子Ｃから出力されるコアロジックキャリィ
出力信号はリップルキャリィ出力端子ＲＣＯから出力さ
れるリップルキャリィ出力信号と同じになる。
【００５２】また、算術モードにおいて、第１のコンフ
ィギュレーションメモリ６．０に論理値“０”が記憶さ
れているとしよう。これを「キャリィセーブモード」と
いう。図７の加算器１６のキャリィ入力端子ＣＩおよび
キャリィ出力端子ＣＯは、図１の第２の引数入力グルー
プの第４の引数入力端子Ｂ３およびコアロジックキャリ
ィ出力端子Ｃにそれぞれ対応する。
【００５３】算術モードにおいては、図１のコアロジッ
ク回路４の動作は第３のコンフィギュレーションメモリ
６．２の内容に依存しない。
【００５４】図７の全加算器１６の引数入力端子Ｂおよ
びＡに付加されている２−１ＭＵＸ１０および前置ロジ
ック１７は、入力の設定に応じて多様な論理回路として
機能する。図８に２−１ＭＵＸ１０の入力を種々に設定
した場合の等価な論理回路を示す。ここで、入出力の記
号は図７の１０に付したものに準ずる。なお、図８の入
力設定のなかで、Ｘはドントケア（その値に結果は依存
しない）を意味する。
【００５５】また、２−１ＭＵＸの出力端子をＸＯＲの
一方の入力端子に接続した図７の前置ロジック回路１７
は、その入力の設定に応じて図９に示す多様な論理回路
として機能する。ここで、入出力の記号は図７の１７に
付したものに準ずる。図９の表中のＸはドントケアを意
味する。図９からわかるように、前置ロジック回路１７
はすべての種類の１入力１出力論理回路および２入力１
出力論理回路を実現することができる。なお、図９には
前置ロジック回路１７の主な機能のみを示しており、こ
れが全てではない。
【００５６】以上の説明からわかるように、図１のロジ
ックブロック２を算術モードで使用したときの等価回路
である図７は、全加算器の引数入力に非常に多様な論理
回路を付加した回路を実現できる。たとえば、算術演算
として使用頻度の高い加減算器（図１０（１））や乗算
器の構成要素（図１０（２））などもこれによって実現
できる。
【００５７】第２のコンフィギュレーションメモリ６．
１に論理値“１”が記憶されているとしよう。これを
「論理モード」という。この場合、図１のロジックブロ
ック２は図１１に示す回路のごとく機能する。
【００５８】図１１において、論理回路１９は、第３の
コンフィギュレーションメモリ６．２に論理値“０”が
記憶されているときＡＮＤ（論理積回路）、論理値
“１”が記憶されているときＯＲ（論理和回路）であ
る。図１１の回路における入力端子Ａ０，Ａ１，Ａ２，
Ａ３，Ｂ０，Ｂ１，Ｂ２および出力端子Ｃ，Ｓは、それ
ぞれ図１における同じ記号の入力端子および出力端子に
対応する。また、図１１の入力端子ｂ３は、第１のコン
フィギュレーションメモリ６．０に論理値“０”が記憶
されているとき図１の第２の引数入力グループの第４の
引数入力端子Ｂ３に、論理値“１”が記憶されていると
き図１のリップルキャリィ入力端子ＲＣＩに、それぞれ
対応する。
【００５９】図１１において、前置ロジック１７はすで
に詳しく述べたように多様な論理回路として機能するた
め、図１１の出力端子ＣとＳを適宜使用することにより
きわめて多様な論理回路を実現できる。たとえば、図１
２（１）に示すような任意の２入力１出力論理回路１
８．１，１８．２，１８．３をツリー状に組み合わせた
４入力１出力論理回路はすべて実現でき、これは本発明
を用いて複雑なランダムロジックを構成するとき特に有
用な事実である。なお、図１２（１）はその特殊な場合
として、図１２（２）に示すような任意の２入力１出力
論理回路１８．１，１８．２をツリー状に組み合わせた
３入力１出力論理回路も含んでいる。
【００６０】ところで、図１２に示すような論理回路を
実現するためには、図４３に示した従来のプログラマブ
ル機能ブロック１'では、前置ロジック１７の合計８個
の入力に加えて全加算器１６のキャリィ入力端子ＣＩも
入力選択ユニットに接続しなければならなかった。
【００６１】これに対して、図１に示した本発明のプロ
グラマブル機能ブロック１では、引数入力端子Ａｉ，Ｂ
ｉ（ｉ＝０，１，２，３）のみを入力選択ユニットに接
続すればよく、従来に比べて一つ少ない入力選択ユニッ
ト数で済む。入力選択ユニットは大きな面積を占めるの
で、従来例に比べて少ない数で済むことは、本発明の重
要な利点の一つである。
【００６２】図１３に、本発明のプログラマブル機能ブ
ロックを使用した多ビット演算器の構成例を示す。各ビ
ットに１つのプログラマブル機能ブロック１が対応し、
各ロジックブロック２のリップルキャリィ出力端子ＲＣ
Ｏは隣接するロジックブロックのリップルキャリィ入力
端子ＲＣＩに接続される。このとき、既述のリップルキ
ャリィモードにおいて、ロジックブロック間を伝搬する
リップルキャリィ信号はキャリィロジック回路（図１の
５）のみを通る。
【００６３】このため、キャリィ信号が入力選択ユニッ
トを通らなければならない従来例（図４３）に比べて、
大幅に高速なリップルキャリィ伝搬が可能となる。ま
た、リップルキャリィモードでは、出力端子ＲＣＯとＣ
に同じ信号が出力され、リップルキャリィになんらかの
演算処理を施す場合はコアロジックキャリィ出力端子Ｃ
を使用することができる。したがって、リップルキャリ
ィ出力端子ＲＣＯには他の処理のための回路をいっさい
接続せずに済み、リップルキャリィ出力端子ＲＣＯの負
荷は必要最低限の次段キャリィロジックによるもののみ
となるため、負荷が軽く高速なリップルキャリィ伝搬が
可能となる。なお、コアロジックキャリィ出力端子Ｃを
得るために付加された論理回路（図３のＮＡＮＤ−ＯＲ
１４．０とインバータ１５．０、あるいは図４の反転出
力を持つ２−１ＭＵＸ３５．０）はリップルキャリィ伝
搬路（図１の７）には接続されていないため、これを付
加したことによるリップルキャリィ伝搬路の負荷増大は
全く無い。
【００６４】図１４に、本発明をキャリィセーブモード
で用いたキャリィセーブ加算器の構成例を示す。キャリ
ィセーブ加算器は同じ構成要素が周期的に配列した構造
をしており、図１４はその繰り返し構造の一部を示した
ものである。また、簡潔さのため、入力ブロックおよび
相互接続配線は省略し、キャリセーブ加算器に必要なロ
ジックブロック間の接続状態のみを記した。なお図１４
において、Ｘｉ，Ｙｉは加数の第ｉ番目のビットを表
す。キャリィセーブ加算器においては、第ｉ行ｊ列の加
算出力端子Ｓとコアロジックキャリィ出力端子Ｃは、そ
れぞれ第ｉ行ｊ＋１列の引数入力端子Ｂ１と第ｉ＋１行
ｊ＋１列の引数入力端子Ｂ３に接続される。このとき、
リップルキャリィ伝搬路７は使用されず、キャリィ信号
はコアロジックキャリィ出力端子Ｃを使ってリップルキ
ャリィとは異なる方向に伝搬する。
【００６５】従来のＦＰＧＡの論理構成単位では、たと
えば、典型例である４入力１出力ルックアップテーブル
などのように一つしか出力を持たない。そのため、本例
のようなキャリィセーブ加算器の構成単位を実現するた
めにはＦＰＧＡの論理構成単位２つが必要になった。
【００６６】それに対し、本発明によれば必要な二つの
出力を一つのロジックブロック２で得ることができるた
め、従来に比べて小面積で効率的にキャリィセーブ加算
器を構成できる。キャリィセーブ加算器は高速な多入力
加算器を構成するものであり、とくに高速乗算器に有用
なものである。
【００６７】以上のように、本発明のロジックブロック
２は、リップルキャリィ出力端子ＲＣＯとコアロジック
キャリィ出力端子Ｃの２通りのキャリィ出力端子を備え
たことにより多様な算術演算回路を効率的に構成でき
る。また、既に述べたように、コアロジックキャリィ出
力端子Ｃは算術演算のみならず多様な論理機能を実現す
る論理モードにおいても有効に使用されるものである。
【００６８】図１５に、図１に示した本発明のロジック
ブロック２と、図４３に示した従来例のロジックブロッ
ク２'との遅延の比較を示す。これは、ロジックブロッ
クの引数入力端子（図１のＡｉ，Ｂｉ（ｉ＝０，１，
２，３）、あるいは図４３の５７）から出力端子Ｓおよ
びＣまでのクリティカルパスの遅延を比較したもので、
従来例のロジックブロック２'における出力端子Ｓまで
の遅延を基準値０とし、これよりＸＯＲ１段分速い場合
を−１としてある。
【００６９】出力端子Ｓと出力端子Ｃの遅延のうち遅い
方をロジックブロック全体としてのクリティカルパス遅
延とすると、本発明のロジックブロック２は、論理モー
ドでは従来例と変わりないが、算術モードでは従来例に
比べてＸＯＲ１段分速くなっていることがわかる。これ
は、図４３に示す従来例のロジックブロック２'では、
図４４の１ビット全加算器１６の構成例からわかるよう
に、遅延が大きい回路であるＸＯＲが３段直列接続され
ている部分があるのに対し、図１に示す本発明のロジッ
クブロック２では、図３あるいは図４のコアロジック４
あるいは４Ａの回路からわかるように、ＸＯＲの直列接
続は２段しかないからである。
【００７０】なお図１５の遅延を見積るにあたっては、
図３の出力端子Ｃのクリティカルパス上にあるＮＯＲ１
３とＮＡＮＤ−ＯＲ１４の遅延の合計、あるいは図４の
出力端子Ｃのクリティカルパス上にあるＮＯＲ１３と反
転出力をもつ２−１ＭＵＸ３５．０の遅延の合計は、ど
ちらもＸＯＲの遅延とほぼ同じであり、また、２−１Ｍ
ＵＸ１０．３の遅延もまたＸＯＲの遅延とほぼ同じであ
るということを用いた。
【００７１】図１に示す本発明のロジックブロック２で
多様な機能を実現するためには、第１乃至第３のコンフ
ィギュレーションメモリ６．０，６．１，６．２の設定
のみならず、引数入力端子Ａｉ，Ｂｉ（ｉ＝０，１，
２，３）の設定も必要である。実際、各モードの等価回
路を示す図７および図１１において、入力部にある２−
１ＭＵＸ１０および前置ロジック１７が多様な論理回路
として機能するためには、図８や図９に示すようにしか
るべき入力設定を行わなければならない。以下に、その
入力設定を行うための入力選択ユニットについて説明す
る。
【００７２】図１における入力選択ユニット３．Ａｉ，
３．Ｂｉ（ｉ＝０，１，２，３）は、相互接続配線８上
の信号と固定論理値“０”および“１”のうち一つを選
択し、それをコアロジック回路４の引数入力端子Ａｉ，
Ｂｉ（ｉ＝０，１，２，３）に与えるものである。
【００７３】図１６に入力選択ユニット３．ｘ（ｘは任
意の記号）の第１の例を示す。入力選択ユニット３．ｘ
は１本の出力線２１を有し、この出力線２１は、相互接
続配線８の一つ以上の線とプログラマブルスイッチ２０
を介して結合し、かつ固定値スイッチ２２の出力端子と
接続されている。プログラマブルスイッチ２０は、プロ
グラムによって、２端子間を接続、非接続のいずれかの
状態に設定できる回路である。固定値スイッチ２２は一
つの出力端子を持ち、プログラムによってその出力信号
を固定論理値“１”または固定論理値“０”または高イ
ンピーダンスのいずれかに設定できる回路である。
【００７４】図１７に、プログラマブルスイッチ２０の
第１の具体例を示す。これは、プログラムによって内容
を設定できる１ビットのコンフィギュレーションメモリ
６．３と、そのコンフィギュレーションメモリ６．３の
出力端子Ｑをゲートに接続したＮＭＯＳトランジスタ２
４とから成る。コンフィギュレーションメモリ６．３の
出力端子Ｑが論理値“１”か“０”かによって、プログ
ラマブルスイッチ２０の両端子２７、２８間は接続、非
接続のいずれかの状態になる。
【００７５】図１８は、プログラマブルスイッチ２０Ａ
の第２の具体例である。プログラマブルスイッチ２０Ａ
は、プログラムによって内容を設定できる１ビットのコ
ンフィギュレーションメモリ６．３と、トランスミッシ
ョンゲート２６とから成る。トランスミッションゲート
２６は、ＮＭＯＳトランジスタ２４とＰＭＯＳトランジ
スタ２５とから成る。コンフィギュレーションメモリ
６．３の出力端子ＱはＮＭＯＳトランジスタ２４のゲー
トに接続され、コンフィギュレーションメモリ６．３の
反転出力端子ＱｂはＰＭＯＳトランジスタ２５のゲート
に接続されている。プログラマブルスイッチ２０の端子
２７、２８間はコンフィギュレーションメモリ６．３の
出力端子Ｑが論理値“１”か“０”かによって接続、非
接続のいずれかの状態になる。
【００７６】図１９は、プログラマブルスイッチ２０Ｂ
の第３の具体例である。プログラマブルスイッチ２０Ｂ
は、プログラムによって内容を設定できる１ビットのコ
ンフィギュレーションメモリ６．３の出力端子Ｑをトラ
イステートバッファ２９の制御端子に接続したものであ
る。トライステートバッファ２９の入力端子２７には相
互接続配線８のうちの１本を、トライステートバッファ
２９の出力端子２８には入力選択ユニットの出力線２１
を接続する。コンフィギュレーションメモリ６．３の出
力端子Ｑが論理値“１”か“０”かに応じて、端子２７
から２８へ信号が伝達されたり、両端子間が非接続状態
になったりする。
【００７７】以上のほか、プログラマブルスイッチの例
としてはフューズ、アンチフューズなどがあげられる。
【００７８】図２０に、固定値スイッチ２２の第１の実
施例を示す。図示の固定値スイッチ２２は、２個のコン
フィギュレーションメモリ６．４および６．５と、ＮＭ
ＯＳトランジスタ２４と、ＰＭＯＳトランジスタ２５と
から構成されている。
【００７９】ＮＭＯＳトランジスタ２４のソースはグラ
ンドに、ＰＭＯＳトランジスタ２５のソースは電源電圧
Ｖｃｃにそれぞれ接続されている。さらに、ＮＭＯＳト
ランジスタ２４のドレインとＰＭＯＳトランジスタ２５
のドレインが接続されて、それが出力端子３０となる。
１ビットのコンフィギュレーションメモリ６．４の出力
端子ＱはＰＭＯＳトランジスタ２５のゲートに、別の１
ビットのコンフィギュレーションメモリ６．５の出力端
子ＱはＮＭＯＳトランジスタ２４のゲートにそれぞれ接
続される。
【００８０】コンフィギュレーションメモリ６．４の出
力端子Ｑが論理値“１”かつコンフィギュレーションメ
モリ６．５の出力端子Ｑが論理値“０”のとき出力端子
３０は高インピーダンス状態となる。また、コンフィギ
ュレーションメモリ６．４の出力端子Ｑが論理値“０”
かつコンフィギュレーションメモリ６．５の出力端子Ｑ
が論理値“０”のとき出力端子３０は論理値“１”とな
る。さらに、コンフィギュレーションメモリ６．４の出
力端子Ｑが論理値“１”かつコンフィギュレーションメ
モリ６．５の出力端子Ｑが論理値“１”のとき出力端子
３０は論理値“０”となる。本実施例は、プルアップあ
るいはプルダウン抵抗を使用していないため、消費電流
が少なく動作速度も速い。
【００８１】図２１に、固定値スイッチ２２Ａの第２の
実施例を示す。固定値スイッチ２２Ａは、１ビットのコ
ンフィギュレーションメモリ６．５と、ＮＭＯＳトラン
ジスタ２４と、プルアップ抵抗３１とから構成されてい
る。
【００８２】ＮＭＯＳトランジスタ２４のソースはグラ
ンドに、ドレインはプルアップ抵抗３１の一端につなが
っており、このドレインから出力端子３０が取り出され
る。ＮＭＯＳトランジスタ２４のゲートには１ビットの
コンフィギュレーションメモリ６．５の出力端子Ｑが接
続される。
【００８３】コンフィギュレーションメモリ６．５の出
力端子Ｑが論理値“１”のとき出力端子３０は論理値
“０”、コンフィギュレーションメモリ６．５の出力端
子Ｑが論理値“０”とき出力端子３０は論理値“１”と
なる。本第２の実施例はプルアップ抵抗３１を用いてい
るため、図２０に示した固定スイッチ２２に比べて動作
が遅くなり消費電流が増えるという短所があるものの、
コンフィギュレーションメモリおよびトランジスタが１
つで済むため省面積になるという利点がある。
【００８４】図２２に、固定値スイッチ２２Ｂの第３の
実施例を示す。固定値スイッチ２２Ｂは、１ビットのコ
ンフィギュレーションメモリ６．５とＮＭＯＳトランジ
スタ２４とから成る。ＮＭＯＳトランジスタ２４のソー
スはグランドに、ゲートは１ビットのコンフィギュレー
ションメモリ６．５の出力端子Ｑにそれぞれ接続され、
ドレインから出力端子３０が取り出される。
【００８５】コンフィギュレーションメモリ６．５の出
力端子Ｑが論理値“１”のとき出力端子３０は論理値
“０”、コンフィギュレーションメモリ６．５の出力端
子Ｑが論理値“０”とき出力端子３０は高インピーダン
ス状態となる。
【００８６】図２３に、固定値スイッチ２２Ｃの第４の
実施例を示す。固定値スイッチ２２Ｃは、１ビットのコ
ンフィギュレーションメモリ６．４とＰＭＯＳトランジ
スタ２５とから構成されている。ＰＭＯＳトランジスタ
２５のソースは電源電圧Ｖｃｃに、ゲートは１ビットの
コンフィギュレーションメモリ６．４の出力端子Ｑにそ
れぞれ接続され、ドレインから出力端子３０が取り出さ
れる。
【００８７】コンフィギュレーションメモリ６．４の出
力端子Ｑが論理値“０”のとき出力端子３０は論理値
“１”、コンフィギュレーションメモリ６．４の出力端
子Ｑが論理値“１”とき出力３０は高インピーダンス状
態となる。
【００８８】固定値スイッチの第３および第４の実施例
は、論理値“０”，“１”のうち一方のみを出力できる
ものである。ロジックブロックの等価回路を示す図７お
よび図１１で実現できる回路のうち一部が使えればよい
場合、一部の入力選択ユニットの固定値スイッチとして
第３あるいは第４の実施例を用いることで回路の省面積
化を図ることができる。
【００８９】図２４に入力選択ユニット３．ｘの第２の
例を示す。図示の入力選択ユニット３．ｘは、１ビット
のコンフィギュレーションメモリ６．６と、複数のコン
フィギュレーションメモリ６．７と、マルチプレクサ３
２とから構成される。相互接続配線８の一つ以上の線及
び１ビットのコンフィギュレーションメモリ６．６の出
力端子がマルチプレクサ３２の入力端子に接続され、マ
ルチプレクサ３２の制御入力端子３３の各線にコンフィ
ギュレーションメモリ６．７の出力端子が接続される。
【００９０】プログラムによって設定したコンフィギュ
レーションメモリ６．７の内容に応じて、マルチプレク
サ３２の入力端子のいずれかの信号が出力端子２１に伝
達される。コンフィギュレーションメモリ６．６は固定
論理値“１”または“０”をマルチプレクサ３２の入力
端子に与えるためのもので、コンフィギュレーションメ
モリ６．６の内容はプログラムによってあらかじめ設定
される。
【００９１】図２５に入力選択ユニット３．ｘの第３の
実施例を示す。図示の入力選択ユニット３．ｘは、複数
のコンフィギュレーションメモリ６．７と、マルチプレ
クサ３２とから構成される。相互接続配線８の一つ以上
の線、電源Ｖｃｃ及びグランドがマルチプレクサ３２の
入力端子に接続され、マルチプレクサ３２の制御入力端
子３３の各線にコンフィギュレーションメモリ６．７の
出力端子が接続される。プログラムによって設定したコ
ンフィギュレーションメモリ６．７の内容に応じて、マ
ルチプレクサ３２の入力端子のいずれかの信号が出力端
子２１に伝達される。
【００９２】なお、図１において、相互接続配線８のう
ちどの線が入力選択ユニットに結合されるかは、各入力
選択ユニットで異なっていてよい。
【００９３】図２６に、固定論理値供給手段の他の実施
例を示す。これは、各入力選択ユニットには固定論理値
供給手段を設けず、すなわち、図１６においては固定値
スイッチ２２を、図２４においてはコンフィギュレーシ
ョンメモリ６．６をそれぞれ設けない入力選択ユニット
を用い、かわりに図２６に示すように相互接続配線８の
少なくとも１つの線に固定値スイッチ２２を接続するも
のである。
【００９４】固定値スイッチ２２が接続された相互接続
配線には複数の入力選択ユニットが結合する。本実施例
は、各々の入力選択ユニットに個別に固定論理値供給手
段を設ける場合に比べて、固定論理値供給手段の数を大
幅に減らすことができ、省面積になる。また、適宜、固
定値スイッチ２２を高インピーダンス状態にすることに
より、固定値スイッチ２２が接続された相互接続配線を
他の信号が通ることができる通常の相互接続配線として
使用することも可能である。
【００９５】次に、本発明のプログラマブル機能ブロッ
クを用いたプログラマブル論理デバイスの典型例につい
て説明する。
【００９６】図２７に、プログラマブル機能ブロックに
レジスターブロックと相互接続配線への出力部を加えた
プログラマブル機能モジュール４０の典型例を示す。プ
ログラマブル機能ブロック１の出力端子ＳとＣを、それ
ぞれ第１及び第２のレジスターブロック４１．０と４
１．１の第１および第２のデータ入力端子ＤＩ1及びＤ
Ｉ2に接続する。レジスターブロック４１．ｉのデータ
出力端子ＤＯ1及びＤＯ2は出力ユニット４２．ｉに入力
され、この出力ユニットを通じて相互接続配線８に出力
信号が伝達される（ｉ＝０，１）。レジスターブロック
４１．ｉのクロック入力端子ＣＬＫ1およびＣＬＫ2には
クロック信号３９が供給されている（ｉ＝０，１）。ま
た、コンフィギュレーション入力端子Ｍ３1及びＭ３2に
は、コンフィギュレーションメモリ６．８ｉの出力端子
が、クロックイネーブル入力端子Ｅ1およびＥ2には入力
選択ユニット３．Ｅｉの出力端子が、セット／リセット
入力端子ＳＲ1及びＳＲ2には入力選択ユニット３．ＳＲ
ｉの出力端子が、それぞれ接続される（ｉ＝０，１）。
【００９７】図２８に図２７に使用されたレジスターブ
ロック４１（添え字省略）の回路図を示す。レジスター
ブロック４１は、Ｄ−フリップフロップ（Ｄ−ＦＦ）４
３と、２−１ＭＵＸ１０．５とから構成される。データ
入力端子ＤＩは、Ｄ−ＦＦ４３の入力端子Ｄと２−１Ｍ
ＵＸ１０．５の一方の入力端子に接続され、２−１ＭＵ
Ｘ１０．５の他方の入力端子はＤ−ＦＦ４３の出力端子
Ｑと接続される。コンフィギュレーション入力端子Ｍ３
は２−１ＭＵＸ１０．５の制御入力端子に接続され、コ
ンフィギュレーション入力端子Ｍ３の論理値に応じて、
データ入力端子ＤＩがそのままデータ出力端子ＤＯに伝
えられるかそれともＤ−ＦＦ４３を通ってからデータ出
力端子ＤＯに伝えられるかが決まる。Ｄ−ＦＦ４３は、
クロック入力端子ＣＬＫに供給されるクロック信号で駆
動され、またクロック信号の有効／無効を制御するクロ
ックイネーブル入力端子Ｅや、Ｄ−ＦＦ４３の保持値を
セット（またはリセット）するためのセット／リセット
入力端子ＳＲを有する。
【００９８】図２９に出力ユニット４２．ｉ（ｉ＝０，
１）の典型例を示す。各出力ユニット４２．ｉは１本の
入力線４４を持ち、この入力線４４は相互接続配線８と
プログラマブルスイッチ２０を介して結合している。ま
た、図２９の配線４５のように、プログラマブルスイッ
チを介さず出力ユニット４２．ｉの入力線４４と直接接
続している配線があってもよい。このような直結配線は
特に高速な信号伝達路を作るのに有効である。
【００９９】プログラマブルスイッチ２０は、プログラ
ムによって２端子間を接続、非接続のいずれかの状態に
設定できる回路で、図１７、図１８、図１９にその例が
示されている。ただし図１９のプログラマブルスイッチ
を用いる場合、端子２７は入力線４４に、端子２８は相
互接続配線８のうちの一本にそれぞれ接続する。図２９
において、相互接続配線８のうちどの線がプログラマブ
ルスイッチ２０を介してあるいは直接に出力ユニットの
入力線４４と結合するかは、出力ユニットごとに異なっ
てよい。
【０１００】図３０に、上記のプログラマブル機能モジ
ュール４０を２次元アレイ状に配列したプログラマブル
論理デバイスの典型例を示す。図の縦方向に走る相互接
続配線８によって、縦方向に並んだ一列の複数のプログ
ラマブル機能モジュール４０が互いに結合される。さら
に図の横方向に走る相互接続配線４６によって、各列の
相互接続配線８が互いに結合される。また、メモリ４８
や外部回路（図示せず）とのインターフェースである外
部入出力回路４９など同じ集積回路上に配置された他の
様々な回路もこの相互接続配線とつながっている。この
縦横に走る相互接続配線網を通じて、集積回路上に配置
されたプログラマブル機能モジュール４０、メモリ４
８、外部入出力回路４９等様々な回路の出力と入力の間
で信号の伝達が行われる。
【０１０１】図３０において交差ブロック４７は、縦に
走る相互接続配線８と横に走る相互接続配線４６の交差
部に配置され、両者間の接続状態を設定するものであ
る。
【０１０２】図３１に交差ブロック４７の典型例を示
す。相互接続配線８と相互接続配線４６の各線の交差点
にプログラマブルスイッチ２０Ｃが適宜配置され、この
スイッチをプログラムによって設定することにより縦方
向に走る線と横方向に走る線との間の接続・非接続が定
められる。ここで用いられるプログラマブルスイッチ２
０Ｃの例としては、図１７、図１８があげられる。これ
らは、小面積ではあるが信号の再生機能すなわちバッフ
ァ機能がない。
【０１０３】バッファ機能が必要な場合は、図３２に示
すバッファ機能付きプログラマブルスイッチ２０Ｃを使
用する。バッファ機能付きプログラマブルスイッチ２０
Ｃは、第１および第２のトライステートバッファ２９．
０および２９．１と、コンフィギュレーションメモリ
６．３および６．４とから構成される。
【０１０４】第１のトライステートバッファ２９．０の
出力端子を第２のトライステートバッファ２９．１の入
力端子に接続し、かつこの出力端子をプログラマブルス
イッチ２０Ｃの第１の端子２８として取り出す。加え
て、第２のトライステートバッファ２９．１の出力端子
を第１のトライステートバッファ２９．０の入力端子に
接続し、かつこの出力端子をプログラマブルスイッチ２
０Ｃの第２の端子２７として取り出す。両トライステー
トバッファ２９．０および２９．１の制御入力端子には
コンフィギュレーションメモリ６．３および６．４の出
力端子Ｑがそれぞれ接続されている。
【０１０５】コンフィギュレーションメモリ６．３およ
び６．４の出力端子Ｑが、それぞれ論理値“１”および
“０”のとき端子２８から端子２７へ信号が伝えられ
る。また、コンフィギュレーションメモリ６．３および
６．４の出力端子Ｑが、それぞれ論理値“０”および
“１”のとき端子２７から端子２８へ信号が伝えられ
る。さらに、コンフィギュレーションメモリ６．３およ
び６．４の出力端子Ｑが、どちらも論理値“０”のとき
両端子間は非接続状態になる。
【０１０６】なお、図３１の交差ブロック４７におい
て、縦に走る相互接続配線と横に走る相互接続配線の一
部が５０のように直接接続されていてもよい。このよう
なプログラマブルスイッチを介さない相互接続配線の直
結は、遅延が小さいため特に高速性を必要とする部分に
有効である。また、図３１の５１のように交差ブロック
４７を素通りする相互接続配線があってもよい。
【０１０７】図３０に示すプログラマブル論理デバイス
において、各列内の隣り合うプログラマブル機能モジュ
ール４０のリップルキャリィ出力端子ＲＣＯとリップル
キャリィ入力端子ＲＣＩは、リップルキャリィ伝搬路７
で接続される。各列には多数のプログラマブル機能モジ
ュールがあり、リップルキャリィ伝搬路は非常に長いも
のとなる。これをたとえばリップルキャリィ加算器とし
て用いる場合、一つの列全体を大きな一つの加算器とし
て使用することはもちろんできるが、次に述べるように
複数の小さい加算器に分割して使用することも可能であ
る。
【０１０８】いま、図３３に示すように、多数の１ビッ
ト全加算器１６．ｉのリップルキャリィ入出力端子ＲＣ
Ｉ，ＲＣＯをリップルキャリィ伝搬路７．ｉで接続した
多ビット加算器を考える（ｉ＝０，１，２，…）。
【０１０９】ここで、たとえば、第３の１ビット全加算
器１６．３の引数入力端子Ａ３とＢ３を共に論理値
“０”に設定すると、そのリップルキャリィ出力端子Ｒ
ＣＯから出力されるリップルキャリィ出力信号はリップ
ルキャリィ入力端子ＲＣＩに供給されるリップルキャリ
ィ入力信号にかかわらず常に“０”になる。これにより
リップルキャリィ伝搬は第３の１ビット全加算器１６．
３で遮断され、第０の１ビット全加算器１６．０と第１
の１ビット全加算器１６．１と第２の１ビット全加算器
１６．２とで形成される３ビット加算器と、第４の１ビ
ット全加算器１６．４，第５の１ビット全加算器１６．
５，…で形成される別の多ビット加算器に分割されるこ
とになる。なお、第３の１ビット全加算器１６．３の引
数入力端子Ａ３とＢ３を共に論理値“１”に設定するこ
とによりそのリップルキャリィ出力端子ＲＣＯから出力
されるリップルキャリィ出力信号を常に“１”にするこ
ともできる。以上のような方法により、特別な回路をリ
ップルキャリィ伝搬路に挿入することなく、一つの大き
い加算器を種々のビット長を持つ複数の加算器に任意に
分割して使用することが可能である。
【０１１０】既述のように、本発明の第１の実施の形態
のプログラマブル機能ブロック１は高速な算術演算と多
様な論理機能を実現できるものであり、それらを多数集
積回路上に配置して相互接続配線で結合した上記のよう
なプログラマブル論理デバイスは、ユーザーがコンフィ
ギュレーションメモリを設定することできわめて多様な
回路を効率的に構成することを可能にするものである。
なお、上記に示したプログラマブル論理デバイスは考え
うる多くの様々な例のほんの一つに過ぎず、本発明はこ
れらに限定されるものではない。
【０１１１】次に、本発明の第２の実施の形態について
説明する。
【０１１２】図３４は本発明の第２の実施の形態による
プログラマブル機能デバイスを示すブロック図である。
図示のプログラマブル機能デバイスは、第１種のプログ
ラマブル機能ブロック１．１と、第２種のプログラマブ
ル機能ブロック１．２とを交互に並べたものである。第
１種のプログラマブル機能ブロック１．１は奇プログラ
マブル機能ブロックと呼ばれ、第２種のプログラマブル
機能ブロック１．２は偶プログラマブル機能ブロックと
呼ばれる。
【０１１３】第１種のプログラマブル機能ブロック１．
１は奇キャリィロジック回路５．１を、第２種のプログ
ラマブル機能ブロック１．２は偶キャリィロジック回路
５．２を、それぞれ第１の実施の形態におけるキャリィ
ロジック回路５（図１）の代わりに用いたものである。
そして、隣接する奇キャリィロジック回路５．１のリッ
プルキャリィ反転出力端子ＲＣＯｂと偶キャリィロジッ
ク回路５．２のリップルキャリィ反転入力端子ＲＣＩｂ
とが接続されると共に、隣接する偶キャリィロジック回
路５．２のリップルキャリィ出力端子ＲＣＯと奇キャリ
ィロジック回路５．１のリップルキャリィ入力端子ＲＣ
Ｉとが接続される。なお、図３４では、簡単のため、コ
アロジック回路４1および４2に付随するコンフィギュレ
ーションメモリは記していない。
【０１１４】すなわち、奇プログラマブル機能ブロック
１．１は、第１のコアロジック回路４1と、第１の入力
ブロック回路３1と、第１乃至第３のコンフィギュレー
ションメモリ（図示せず）と、奇キャリィロジック回路
５．１とを有する。
【０１１５】第１のコアロジック回路４1は、第１乃至
第４の引数入力端子Ａ０1，Ａ１1，Ａ２1，Ａ３1からな
る第１の引数入力グループと、第１乃至第４の引数入力
端子Ｂ０1，Ｂ１1，Ｂ２1，Ｂ３1からなる第２の引数入
力グループと、第１乃至第３のコンフィギュレーション
入力端子Ｍ０1，Ｍ１1，Ｍ２1と、第１のコアロジック
キャリィ出力信号を出力する第１のコアロジックキャリ
ィ出力端子Ｃ1と、第１のコアロジックキャリィ生成出
力信号を出力する第１のコアロジックキャリィ生成出力
端子ＧＯ1と、第１のコアロジックキャリィ伝搬出力信
号を出力する第１のコアロジックキャリィ伝搬出力端子
ＰＯ1と、第１のリップル−コアロジックキャリィ入力
信号を入力する第１のリップル−コアロジックキャリィ
入力端子ＣＣＩ1と、第１の加算出力信号を出力する第
１の加算出力端子Ｓ1とを持つ。
【０１１６】第１の入力ブロック３1は、相互接続配線
８と第１のコアロジック回路４1の第１及び第２の引数
入力グループとに接続されて、相互接続配線８上の信号
と固定論理値“１”と固定論理値“０”のうち１つを選
択して、選択した信号を第１のコアロジック回路４1の
第１及び第２の引数入力グループの第１乃至第４の引数
入力端子に与える入力選択ユニット（図示せず）を含
む。
【０１１７】第１乃至第３のコンフィギュレーションメ
モリは、それぞれ、第１乃至第３のコンフィギュレーシ
ョン入力端子Ｍ０1，Ｍ１1，Ｍ２1に接続されて、各々
が１ビットの論理値を記憶して出力する。
【０１１８】奇キャリィロジック回路５．１は、リップ
ルキャリィ伝搬路７からリップルキャリィ入力信号を入
力するリップルキャリィ入力端子ＲＣＩと、リップルキ
ャリィ伝搬路７へリップルキャリィ反転出力信号を出力
するリップルキャリィ反転出力端子ＲＣＯｂと、第１の
リップル−コアロジックキャリィ入力端子ＣＣＩ1へ第
１のリップル−コアロジックキャリィ出力信号を第１の
リップル−コアロジックキャリィ入力信号として与える
第１のリップル−コアロジックキャリィ出力端子ＣＣＯ
1と、第１のコアロジックキャリィ生成出力端子ＧＯ1か
らの第１のコアロジックキャリィ生成出力信号を第１の
コアロジックキャリィ生成入力信号として入力する第１
のコアロジックキャリィ生成入力端子Ｇ1と、第１のコ
アロジックキャリィ伝搬出力端子ＰＯ1からの第１のコ
アロジックキャリィ伝搬出力信号を第１のコアロジック
キャリィ伝搬入力信号として入力する第１のコアロジッ
クキャリィ伝搬入力端子Ｐ1とを持つ。
【０１１９】同様に、偶プログラマブル機能ブロック
１．２は、第２のコアロジック回路４2と、第２の入力
ブロック回路３2と、第４乃至第６のコンフィギュレー
ションメモリ（図示せず）と、偶キャリィロジック回路
５．２とを有する。
【０１２０】第２のコアロジック回路４2は、第１乃至
第４の引数入力端子Ａ０2，Ａ１2，Ａ２2，Ａ３2からな
る第３の引数入力グループと、第１乃至第４の引数入力
端子Ｂ０2，Ｂ１2，Ｂ２2，Ｂ３2からなる第４の引数入
力グループと、第４乃至第６のコンフィギュレーション
入力端子Ｍ０2，Ｍ１2，Ｍ２2と、第２のコアロジック
キャリィ出力信号を出力する第２のコアロジックキャリ
ィ出力端子Ｃ2と、第２のコアロジックキャリィ生成出
力信号を出力する第２のコアロジックキャリィ生成出力
端子ＧＯ2と、第２のコアロジックキャリィ伝搬出力信
号を出力する第２のコアロジックキャリィ伝搬出力端子
ＰＯ2と、第２のリップル−コアロジックキャリィ入力
信号を入力する第２のリップル−コアロジックキャリィ
入力端子ＣＣＩ2と、第２の加算出力信号を出力する第
２の加算出力端子Ｓ2とを持つ。
【０１２１】第２の入力ブロック３2は、相互接続配線
８と第２のコアロジック回路４2の第３及び第４の引数
入力グループとに接続されて、相互接続配線８上の信号
と固定論理値“１”と固定論理値“０”のうち１つを選
択して、選択した信号を第２のコアロジック回路４2の
第３及び第３の引数入力グループの第１乃至第４の引数
入力端子に与える入力選択ユニット（図示せず）を含
む。
【０１２２】第４乃至第６のコンフィギュレーションメ
モリは、それぞれ、第４乃至第６のコンフィギュレーシ
ョン入力端子Ｍ０2，Ｍ１2，Ｍ２2に接続されて、各々
が１ビットの論理値を記憶して出力する。
【０１２３】偶キャリィロジック回路５．２は、リップ
ルキャリィ伝搬路７からリップルキャリィ反転入力信号
を入力するリップルキャリィ反転入力端子ＲＣＩｂと、
リップルキャリィ伝搬路７へリップルキャリィ出力信号
を出力するリップルキャリィ出力端子ＲＣＯと、第２の
リップル−コアロジックキャリィ入力端子ＣＣＩ2へ第
２のリップル−コアロジックキャリィ出力信号を第２の
リップル−コアロジックキャリィ入力信号として与える
第２のリップル−コアロジックキャリィ出力端子ＣＣＯ
2と、第２のコアロジックキャリィ生成出力端子ＧＯ2か
らの第２のコアロジックキャリィ生成出力信号を第２の
コアロジックキャリィ生成入力信号として入力する第２
のコアロジックキャリィ生成入力端子Ｇ2と、第２のコ
アロジックキャリィ伝搬出力端子ＰＯ2からの第２のコ
アロジックキャリィ伝搬出力信号を第２のコアロジック
キャリィ伝搬入力信号として入力する第２のコアロジッ
クキャリィ伝搬入力端子Ｐ2とを持つ。
【０１２４】図３５（１）に奇キャリィロジック回路
５．１の回路図を示す。奇キャリィロジック回路５．１
は、２個のインバータ１５．１および１５．２と、ＮＯ
Ｒ−ＡＮＤ５２とから構成される。リップルキャリィ入
力端子ＲＣＩは、ＮＯＲ−ＡＮＤ５２のｃ−入力端子
（第３の入力端子）に接続されるとともに、第１のリッ
プル−コアロジックキャリィ出力端子ＣＣＯ1にも接続
され、そこから第１のリップル−コアロジックキャリィ
出力信号として奇キャリィロジック回路５．１の外部に
取り出される。第１のコアロジックキャリィ生成入力端
子Ｇ1はインバータ１５．１の入力端子に接続され、イ
ンバータ１５．１の出力端子は、ＮＯＲ−ＡＮＤ５２の
ａ−入力端子（第１の入力端子）に接続されている。第
１のコアロジックキャリィ伝搬入力端子Ｐ1はインバー
タ１５．２の入力端子に接続され、インバータ１５．２
の出力端子はＮＯＲ−ＡＮＤ５２のｂ−入力端子（第２
の入力端子）に接続されている。ＮＯＲ−ＡＮＤ５２の
出力端子はリップルキャリィ反転出力端子ＲＣＯｂに接
続され、そこからリップルキャリィ反転出力信号として
奇キャリィロジック回路５．１の外部に取り出される。
なお、ＮＯＲ−ＡＮＤ５２は、ｂ−入力端子に供給され
る信号とｃ−入力端子に供給される信号との論理積の結
果と、ａ−入力端子に供給される信号との論理和の否定
をとり、論理積・論理和否定出力信号を出力する論理回
路である。
【０１２５】図３５（２）に偶キャリィロジック回路
５．２の回路図を示す。偶キャリィロジック回路５．２
は、インバータ１５．３と、ＮＡＮＤ−ＯＲ１４．１と
から構成される。リップルキャリィ反転入力端子ＲＣＩ
ｂは、ＮＡＮＤ−ＯＲ１４．１のｃ−入力端子（第３の
入力端子）に接続されるともに、インバータ１５．３の
入力端子にも接続される。インバータ１５．３の出力端
子は第２のリップル−コアロジックキャリィ出力端子Ｃ
ＣＯ2に接続され、そこから第２のリップル−コアロジ
ックキャリィ出力信号として偶キャリィロジック回路
５．２の外部に取り出される。第２のコアロジックキャ
リィ生成入力端子Ｇ2および第２のコアロジックキャリ
ィ伝搬入力端子Ｐ2は、ＮＡＮＤ−ＯＲ１４．１のａ−
入力端子（第１の入力端子）およびｂ−入力端子（第２
の入力端子）にそれぞれ接続される。ＮＡＮＤ−ＯＲ１
４．１の出力端子はリップルキャリィ出力端子ＲＣＯに
接続され、そこからリップルキャリィ出力信号として偶
キャリィロジック回路５．２の外部に取り出される。
【０１２６】図５に示したキャリィロジック回路５で
は、リップルキャリィ信号の伝搬路であるリップルキャ
リィ入力端子ＲＣＩとリップルキャリィ出力端子ＲＣＯ
との間に二つの論理回路ＮＡＮＤ−ＯＲ１４．１とイン
バータ１５．１が挿入されているため、リップルキャリ
ィ信号の伝搬遅延が大きくなる。また、図６に示したキ
ャリィロジック回路５Ａにおいて、リップルキャリィ信
号の伝搬遅延を決める反転出力を持つ２−１ＭＵＸ３
５．１の制御入力端子と出力端子との間の遅延も、図５
に示したキャリィロジック回路５におけるリップルキャ
リィ入力端子ＲＣＩとリップルキャリィ出力端子ＲＣＯ
との間の遅延とほぼ同じである。これに対して、本実施
の形態では、図３５の回路（１）および（２）のように
どちらもリップルキャリィ信号の伝搬路に一つの論理回
路（ＮＯＲ−ＡＮＤ５２あるいはＮＡＮＤ−ＯＲ１４．
１）しか入っていないため、高速なリップルキャリィ伝
搬を実現できる。
【０１２７】以上のように、本発明の第２の実施の形態
によれば、リップルキャリィ伝搬路に挿入される論理回
路の数が削減され、リップルキャリィ伝搬速度が速くな
るため、高速な演算器を実現できる。
【０１２８】次に、本発明の第３の実施の形態について
説明する。
【０１２９】図３６に示すように、本発明の第３の実施
の形態によるプログラマブル機能デバイスは、本発明の
第１あるいは第２の実施の形態であるプログラマブル機
能ブロックを複数並べ、各々のコアロジック回路４の引
数入力端子のうち１つ以上の入力端子を複数のプログラ
マブル機能ブロック全てに渡って共通な入力線５３に接
続したものである。図３６に示す例では、プログラマブ
ル機能ブロックとして、第１の実施の形態を使用した例
を示している。共通入力線５３は入力選択ユニット３．
ＣＡ３，３．ＣＡ２，３．ＣＢ３，および３．ＣＢ２を
介して相互接続配線８と結合される。
【０１３０】図３６に示す例は、複数のプログラマブル
機能ブロック１におけるコアロジック回路４の引数入力
端子Ａ３，Ａ２，Ｂ３，及びＢ２がそれぞれ共通入力線
５３．０，５３．１，５３．２，及び５３．３で接続さ
れ、各共通入力線５３．０，５３．１，５３．２，及び
５３．３はそれぞれ入力選択ユニット３．ＣＡ３，３．
ＣＡ２，３．ＣＢ３，及び３．ＣＢ２の出力に接続され
ている例である。
【０１３１】コアロジック回路の引数入力端子のうちど
れを共通化してもよいが、以下に述べるような実際の応
用において使用頻度の高い回路例に鑑み、第１の引数グ
ループの第４及び第３の引数入力端子Ａ３とＡ２、ある
いはこれと類似の機能を持つ第２の引数入力グループの
第４及び第３の引数入力端子Ｂ３とＢ２の中からいくつ
か（あるいはすべて）を選んで共通化するのがとくに有
用である。
【０１３２】図３７に、使用頻度の高い回路例として多
ビットの加減算器を示す。この回路は、多ビット共通入
力線５４が論理値“０”のとき加算器として、多ビット
共通入力線５４が論理値“１”のとき減算器としてそれ
ぞれ機能する。この回路は図３６に示した回路によって
実現でき、このとき図３７の多ビット共通入力線５４は
図３６の共通入力線５３．０に対応する。
【０１３３】図３８に、使用頻度の高い別の回路例であ
る乗算器の構成要素となる多ビット演算器を示す。この
回路において、各加算器１６の引数入力端子Ａに接続さ
れたＡＮＤは乗算の部分積を計算するものである。この
回路は図３６の回路によって実現でき、このとき図３８
の多ビット共通入力線５４は図３６の共通入力線５３．
１に対応する。
【０１３４】一般に、コンピュータのデータパスは多数
のビットに対して同じ処理を施す場合が多く、本発明の
第３の実施の形態はそのような回路を構成するのに適し
ている。
【０１３５】本発明の第３の実施の形態は、プログラマ
ブル機能ブロックの占有面積を小さくする効果がある。
これは、各プログラマブル機能ブロックの一部の引数入
力を複数のプログラマブル機能ブロックに渡って共通化
することにより、大きい面積を必要とする入力選択ユニ
ットの数を削減できるためである。
【０１３６】次に、本発明の第４の実施の形態について
説明する。本発明の第４の実施の形態は、本発明の第１
あるいは第２の実施の形態であるプログラマブル機能ブ
ロックを複数並べ、各々のプログラマブル機能ブロック
にあるコンフィギュレーションメモリの一部あるいは全
部を、複数のプログラマブル機能ブロック全てに渡って
共通のメモリによって与えるものである。
【０１３７】図３９に第４の実施の形態によるプログラ
マブル機能デバイスの例を示す。図示のプログラマブル
機能デバイスは、コアロジック回路４の第１乃至第３の
コンフィギュレーション入力端子Ｍ０，Ｍ１，Ｍ２を、
図３９に示すごとく共通の第１乃至第３のコンフィギュ
レーションメモリ６．０，６．１，６．２の出力端子に
接続したものである。
【０１３８】また、入力ブロック３に含まれる入力選択
ユニットの中のコンフィギュレーションメモリを共通化
してもよい。図４０にその例を示す。これは入力選択ユ
ニットとして図２４に示したものを使用した例で、複数
のプログラマブル機能ブロックにおける入力選択ユニッ
ト３．ｘのマルチプレクサ３２の制御入力を共通のコン
フィギュレーションメモリ６．７の出力によって与えた
ものである。
【０１３９】本発明の第４の実施の形態は、多数のビッ
トに対して同じ処理を施すことが多いコンピュータのデ
ータパスのような回路を構成するのに適している。本発
明の第４の実施の形態は、プログラマブル機能ブロック
の占有面積を小さくする効果がある。これは、プログラ
マブル機能ブロックに含まれるコンフィギュレーション
メモリの一部あるいはすべてを複数のプログラマブル機
能ブロックに渡って共有化することにより、コンフィギ
ュレーションメモリの数を削減できるためである。
【０１４０】次に、本発明の第５の実施の形態について
説明する。まず、本発明の第３または第４の実施の形態
を用いて、ｎ個の（ｎは自然数）プログラマブル機能ブ
ロックに渡って共通入力または共通コンフィギュレーシ
ョンメモリを有するものをｎビットＡＬＵと呼ぶ。この
とき、本発明の第５の実施の形態は、同一集積回路上に
複数のビット長のＡＬＵを配置したものである。
【０１４１】図４１にその第１の実施例を示す。集積回
路５５には、ｍビットＡＬＵ５６．１とｎビットＡＬＵ
５６．２（ｍ，ｎは自然数でｍ＜ｎ）とが配置されてい
る。たとえば、ｍビットＡＬＵ５６．１しかない集積回
路の場合、２ｍビットＡＬＵを構成するためには、相互
接続配線を使って２つのｍビットＡＬＵ５６．１を結合
して使用することになり、結合部による遅延および面積
増大が生じる。それに対し、本実施例でｎ＝２ｍである
場合の集積回路を用いれば、２ｍビットＡＬＵはＡＬＵ
５６．２一つで構成でき結合部が無く効率的である。こ
のように、複数のビット長のＡＬＵを有することによ
り、多様なビット長の回路を効率的に構成することがで
きる集積回路を提供できる。
【０１４２】図４２に、本発明の第５の実施の形態の第
２の実施例を示す。集積回路５５ＡにはｍビットＡＬＵ
５６．１（ｍは２以上の自然数）と、１ビットＡＬＵ５
６．３すなわち共通入力も共通コンフィギュレーション
メモリも持たないプログラマブル機能ブロックが配列さ
れる。ｍビットＡＬＵ５６．１の２次元配列部はデータ
パスを構成するのに適した部分である。他方、集積回路
の周辺部に置かれた１ビットＡＬＵ５６．３は、個々の
プログラマブル機能ブロックが独立にプログラムできる
ため多様なランダムロジックを組むのに適しており、デ
ータパスの制御系を構成するのに有用である。集積回路
に敷き詰められたＡＬＵをできるだけ無駄なく効率的に
使用しかつ遅延を抑えるためには、データパスはまとま
った矩形領域に集中させ、制御系はその周辺に置くのが
望ましいことが多い。本実施例はそのような目的に適す
る集積回路を提供するものである。
【０１４３】尚、本発明は、上述した実施の形態に限定
されず、本発明の要旨を逸脱しない範囲内で種々の変更
が可能なのはいうまでもない。
【０１４４】
【発明の効果】以上の説明から明らかなように、本発明
には、以下に述べるような効果を奏する。
【０１４５】第１の効果は、高速な演算性能のプログラ
マブル機能ブロックを提供できることである。その理由
は、コアロジック回路が２段のＸＯＲの直列接続しか含
まないためである。また、他の目的の回路が接続も挿入
もされてないリップルキャリィ専用のキャリィロジック
回路を使用するからである。さらには、正負両論理のキ
ャリィロジック回路を交互に接続することによって、リ
ップルキャリィ伝搬路に挿入される論理回路の数を削減
するからである。
【０１４６】第２の効果は、少ない占有面積のプログラ
マブル機能ブロックを提供できることである。その理由
は、入力選択ユニットが少なくて済むためである。さら
には、コアロジック回路の引数入力端子、プログラマブ
ル機能ブロック中のコンフィギュレーションメモリのう
ちのいくつかを複数のプログラマブル機能ブロックにわ
たって共通化するためである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるプログラマブ
ル機能ブロックの構成を示すブロック図である。
【図２】図１に示すプログラマブル機能ブロックに使用
される２入力１出力マルチプレクサ（２−１ＭＵＸ）を
示すブロック図である。
【図３】図１に示すプログラマブル機能ブロックに使用
されるコアロジック回路の第１の実施例を示す回路図で
ある。
【図４】図１に示すプログラマブル機能ブロックに使用
されるコアロジック回路の第２の実施例を示す回路図で
ある。
【図５】図１に示すプログラマブル機能ブロックに使用
されるキャリィロジック回路の第１の実施例を示す回路
図である。
【図６】図１に示すプログラマブル機能ブロックに使用
されるキャリィロジック回路の第２の実施例を示す回路
図である。
【図７】図３又は図４に示すロジックブロックの算術モ
ードにおける等価回路を示すブロック図である。
【図８】図７中の２−１ＭＵＸの多様な論理機能を示す
図である。
【図９】図７中の前置ロジックの多様な論理機能を示す
図である。
【図１０】（１）１ビット加減算器と（２）乗算器の構
成要素を示すブロック図である。
【図１１】図３又は図４に示すロジックブロックの論理
モードにおける等価回路を示すブロック図である。
【図１２】（１）図１１の回路が有する４入力１出力論
理機能の例と、（２）図１１の回路が有する３入力１出
力論理機能の例を示すブロック図である。
【図１３】図１に示したプログラマブル機能ブロックを
リップルキャリィで接続した多ビットプログラマブル機
能ブロックを示すブロック図である。
【図１４】図１に示したプログラマブル機能ブロックを
用いたキャリィセーブ加算器の構成例を示すブロック図
である。
【図１５】本発明と従来例の遅延を比較して示す図であ
る。
【図１６】図１に示したプログラマブル機能ブロックに
使用される入力選択ユニットの第１の例を示すブロック
図である。
【図１７】図１６に示した入力選択ユニットに使用され
るプログラマブルスイッチの第１の例を示すブロック図
である。
【図１８】図１６に示した入力選択ユニットに使用され
るプログラマブルスイッチの第２の例を示すブロック図
である。
【図１９】図１６に示した入力選択ユニットに使用され
るプログラマブルスイッチの第３の例を示すブロック図
である。
【図２０】図１６に示した入力選択ユニットに使用され
る固定値スイッチの第１の実施例を示すブロック図であ
る。
【図２１】図１６に示した入力選択ユニットに使用され
る固定値スイッチの第２の実施例を示すブロック図であ
る。
【図２２】図１６に示した入力選択ユニットに使用され
る固定値スイッチの第３の実施例を示すブロック図であ
る。
【図２３】図１６に示した入力選択ユニットに使用され
る固定値スイッチの第４の実施例を示すブロック図であ
る。
【図２４】図１に示したプログラマブル機能ブロックに
使用される入力選択ユニットの第２の例を示すブロック
図である。
【図２５】図１に示したプログラマブル機能ブロックに
使用される入力選択ユニットの第３の例を示すブロック
図である。
【図２６】固定値スイッチの共有例を示すブロック図で
ある。
【図２７】図１に示したプログラマブル機能ブロックを
用いたプログラマブル機能モジュールの一例を示すブロ
ック図である。
【図２８】図２７に示したプログラマブル機能モジュー
ルに使用されるレジスターブロックの一例を示すブロッ
ク図である。
【図２９】図２７に示したプログラマブル機能モジュー
ルに使用される出力ユニットの一例を示すブロック図で
ある。
【図３０】図２７に示したプログラマブル機能モジュー
ルを多数用いたプログラマブル論理デバイスの一例を示
すブロック図である。
【図３１】図３０に示したプログラマブル論理デバイス
に使用される交差ブロックの一例を示すブロック図であ
る。
【図３２】図３１に示した交差ブロックにおけるプログ
ラマブルスイッチの一例を示すブロック図である。
【図３３】多ビットリップルキャリィ加算器を示すブロ
ック図である。
【図３４】本発明の第２の実施の形態によるプログラマ
ブル機能デバイスの構成を示すブロック図である。
【図３５】図３４に示したプログラマブル機能デバイス
に使用される（１）奇キャリィロジック回路と、（２）
偶キャリィロジック回路を示す回路図である。
【図３６】本発明の第３の実施の形態によるプログラマ
ブル機能デバイスの構成を示すブロック図である。
【図３７】多ビット加減算器を示すブロック図である。
【図３８】乗算器の構成要素となる多ビット演算器を示
すブロック図である。
【図３９】本発明の第４の実施の形態によるプログラマ
ブル機能デバイスの構成を示すブロック図である。
【図４０】図３９に示したプログラマブル機能デバイス
における入力選択ユニットのコンフィギュレーションメ
モリの共有例を示すブロック図である。
【図４１】複数のビット長のＡＬＵを配列した集積回路
の一例を示すレイアウト図である。
【図４２】多ビットＡＬＵの周辺に１ビットＡＬＵを配
列した集積回路の一例を示すレイアウト図である。
【図４３】従来のプログラマブル機能ブロックの一例を
示すブロック図である。
【図４４】従来の１ビット全加算器の一例を示す回路図
である。
【符号の説明】
１，１．１，１．２ プログラマブル機能ブロック ２ ロジックブロック ３ 入力ブロック ３．ｘ（ｘは任意の記号） 入力選択ユニット ４、４Ａ コアロジック回路 ５、５Ａ キャリィロジック回路 ５．１ 奇キャリィロジック回路 ５．２ 偶キャリィロジック回路 ６．ｉ（ｉは非負整数） コンフィギュレーションメ
モリ ７，７．ｉ（ｉは非負整数） リップルキャリィ伝搬
路 ８ 相互接続配線 １０，１０．ｉ（ｉは非負整数） ２−１ＭＵＸ １１，１１．ｉ（ｉは非負整数） ＸＯＲ １２ ＮＡＮＤ １３ ＮＯＲ １４．０，１４．１ ＮＡＮＤ−ＯＲ １５．０，１５．１，１５．２ インバータ １６，１６．ｉ（ｉは非負整数） １ビット全加算器 １７ 前置ロジック回路 １８．１，１８．２，１８．３ 任意の２入力１出力
論理回路 １９ ＡＮＤまたはＯＲ ２０、２０Ａ，２０Ｂ，２０Ｃ プログラマブルスイ
ッチ ２１ 入力選択ユニットの出力線 ２２，２２Ａ，２２Ｂ，２２Ｃ 固定値スイッチ ２４ ＮＭＯＳトランジスタ ２５ ＰＭＯＳトランジスタ ２６ トランスミッションゲート ２７、２８ プログラマブルスイッチの端子 ２９，２９．０，２９．１ トライステートバッファ ３０ 固定値スイッチの出力 ３１ プルアップ抵抗 ３２ 入力選択ユニットのマルチプレクサ ３３ 入力選択ユニットのマルチプレクサの制御入力 ３５．０，３５．１ 反転出力をもつ２−１ＭＵＸ ３９ クロック信号 ４０ プログラマブル機能モジュール ４１．０，４１．１ レジスターブロック ４２．０、４２．１ 出力ユニット ４３ Ｄ−ＦＦ ４４ 出力ユニットの入力線 ４５ 出力ユニットの入力線と直結している相互接続
配線 ４６ 横方向に走る相互接続配線 ４７ 交差ブロック ４８ メモリ ４９ 外部入出力回路 ５０ 交差する相互接続配線の直結部 ５１ 交差ブロックを素通りする相互接続配線 ５２ ＮＯＲ−ＡＮＤ ５３，５３．ｉ（ｉは非負整数） 共通化した引数入
力 ５４ 多ビット共通入力 ５５、５５Ａ 集積回路 ５６．１，５６．２ 多ビットＡＬＵ ５６．３ １ビットＡＬＵ ５７ ロジックブロックの入力線 Ａ，Ｂ，Ａｉ，Ｂｉ（ｉは非負整数） 引数入力端子 Ｃ コアロジックキャリィ出力端子 Ｓ 加算出力端子 ＧＯ コアロジックキャリィ生成出力端子 Ｇ コアロジックキャリィ生成入力端子 ＰＯ コアロジックキャリィ伝搬出力端子 Ｐ コアロジックキャリィ伝搬入力端子 ＲＣＯ リップルキャリィ出力端子 ＲＣＩ リップルキャリィ入力端子 Ｍｉ（ｉは非負整数） コンフィギュレーション入力
端子 ａ，ｂ，ｃ ＮＡＮＤ−ＯＲ，ＮＯＲ−ＡＮＤの入力
端子 Ｉｉ（ｉ＝０，１，２） 入力端子 Ｏ 出力端子 ＣＣＩ リップル−コアロジックキャリィ入力端子 ＣＣＯ リップル−コアロジックキャリィ出力端子 ＣＩ キャリィ入力端子 ＣＯ キャリィ出力端子 Ｖｃｃ 電源電圧 Ｑ コンフィギュレーションメモリ、Ｄ−ＦＦの出力
端子 Ｑｂ コンフィギュレーションメモリの反転出力端子 Ｄ Ｄ−ＦＦの入力端子 ＤＩ レジスターブロックの入力端子 ＤＯ レジスターブロックの出力端子 Ｅ クロックイネーブル入力端子 ＳＲ セット／リセット入力端子 ＣＬＫ クロック入力端子 ＲＣＯｂ リップルキャリィ反転出力端子 ＲＣＩｂ リップルキャリィ反転入力端子 Ｘｉ，Ｙｉ（ｉは非負整数） キャリィセーブ加算器
の加数の第ｉビット

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】 第１乃至第４の引数入力端子（Ａ０，Ａ
    １，Ａ２，Ａ３）からなる第１の引数入力グループと、
    第１乃至第４の引数入力端子（Ｂ０，Ｂ１，Ｂ２，Ｂ
    ３）からなる第２の引数入力グループと、第１乃至第３
    のコンフィギュレーション入力端子（Ｍ０，Ｍ１，Ｍ
    ２）と、コアロジックキャリィ出力端子（Ｃ）と、コア
    ロジックキャリィ生成出力端子（ＧＯ）と、コアロジッ
    クキャリィ伝搬出力端子（ＰＯ）と、リップル−コアロ
    ジックキャリィ入力端子（ＣＣＩ）と、加算出力端子
    （Ｓ）とをもつコアロジック回路（４）であって、 前記第１の引数入力グループの第１の引数入力端子（Ａ
    ０）に接続された第１の入力端子と、前記第１の引数入
    力グループの第２の引数入力端子（Ａ１）に接続された
    第２の入力端子と、前記第１の引数入力グループの第３
    の引数入力端子（Ａ２）に接続された制御入力端子とを
    持ち、第１の選択出力信号として、前記制御入力端子の
    論理値が“０”のとき前記第１の入力端子に供給された
    入力信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された入力信号を、それぞれ
    出力する第１の２入力１出力マルチプレクサ（１０．
    ０）と、 前記第２の引数入力グループの第１の引数入力端子（Ｂ
    ０）に接続された第１の入力端子と、前記第２の引数入
    力グループの第２の引数入力端子（Ｂ１）に接続された
    第２の入力端子と、前記第２の引数入力グループの第３
    の引数入力端子（Ｂ２）に接続された制御入力端子とを
    持ち、第２の選択出力信号として、前記制御入力端子の
    論理値が“０”のとき前記第１の入力端子に供給された
    入力信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された入力信号を、それぞれ
    出力する第２の２入力１出力マルチプレクサ（１０．
    １）と、 前記第２の引数入力グループの第４の引数入力端子（Ｂ
    ３）に接続された第１の入力端子と、前記リップル−コ
    アロジックキャリィ入力端子（ＣＣＩ）に接続された第
    ２の入力端子と、前記第１コンフィギュレーション入力
    端子（Ｍ０）に接続された制御入力端子とを持ち、第３
    の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された入力信号
    を、前記制御入力端子の論理値が“１”のとき前記第２
    の入力端子に供給された入力信号を、それぞれ出力する
    第３の２入力１出力マルチプレクサ（１０．２）と、 前記第１の引数入力グループの第４の引数入力端子（Ａ
    ３）に接続された第１の入力端子と、前記第１の２入力
    １出力マルチプレクサ（１０．０）の出力端子に接続さ
    れた第２の入力端子とを持ち、前記第１の入力端子に供
    給された入力信号と前記第２の入力端子に供給された前
    記第１の選択出力信号との排他的論理和をとって、第１
    の排他的論理和出力信号を出力する第１の排他的論理和
    回路（１１．０）と、 前記第２の２入力１出力マルチプレクサ（１０．１）の
    出力端子に接続された第１の入力端子と、前記第３の２
    入力１出力マルチプレクサ（１０．２）の出力に接続さ
    れた第２の入力端子とを持ち、前記第１の入力端子に供
    給された前記第２の選択出力信号と前記第２の入力端子
    に供給された前記第３の選択出力信号との排他的論理和
    をとって、第２の排他的論理和出力信号を出力する第２
    の排他的論理和回路（１１．１）と、 前記第２の２入力１出力マルチプレクサ（１０．１）の
    出力端子に接続された第１の入力端子と、前記第２の排
    他的論理和回路（１１．１）の出力端子に接続された第
    ２の入力端子と、前記第２のコンフィギュレーション入
    力端子（Ｍ１）に接続された制御入力端子とを持ち、第
    ４の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された前記第２
    の選択出力信号を、前記制御入力端子の論理値が“１”
    のとき前記第２の入力端子に供給された第２の排他的論
    理和出力信号を、それぞれ出力する第４の２入力１出力
    マルチプレクサ（１０．３）と、 前記第３の２入力１出力マルチプレクサ（１０．２）の
    出力端子に接続された第１の入力端子と、前記第３のコ
    ンフィギュレーション入力端子（Ｍ２）に接続された第
    ２の入力端子と、前記第２のコンフィギュレーション入
    力端子（Ｍ１）に接続された制御入力端子とを持ち、第
    ５の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された前記第３
    の選択出力信号を、前記制御入力端子の論理値が“１”
    のとき前記第２の入力端子に供給された入力信号を、そ
    れぞれ出力する第５の２入力１出力マルチプレクサ（１
    ０．４）と、 前記第１の排他的論理和回路（１１，０）の出力端子に
    接続された第１の入力端子と、前記第４の２入力１出力
    マルチプレクサ（１０．３）の出力端子に接続された第
    ２の入力端子とを持ち、前記第１の入力端子に供給され
    た前記第１の排他的論理和出力信号と前記第２の入力端
    子に供給された前記第４の選択出力信号との論理積の否
    定をとり、論理積否定出力信号を出力する否定論理積回
    路（１２）と、 前記第１の排他的論理和回路（１１．０）の出力端子に
    接続された第１の入力端子と、前記第４の２入力１出力
    マルチプレクサ（１０．３）の出力端子に接続された第
    ２の入力端子とを持ち、前記第１の入力端子に供給され
    た前記第１の排他的論理和出力信号と前記第２の入力端
    子に供給された前記第４の選択出力信号との論理和の否
    定をとり、論理和否定出力信号を出力する否定論理和回
    路（１３）と、 前記第１の排他的論理和回路（１１．０）の出力端子に
    接続された第１の入力端子と、前記第２の排他的論理和
    回路（１１．１）の出力端子に接続された第２の入力端
    子とを持ち、前記第１の入力端子に供給された前記第１
    の排他的論理和出力信号と前記第２の入力端子に供給さ
    れた前記第２の排他的論理和出力信号との排他的論理和
    をとり、第３の排他的論理和出力信号を出力する第３の
    排他的論理和回路（１１．２）と、 前記第５の２入力１出力マルチプレクサ（１０．４）の
    出力端子に接続された入力端子を持ち、該入力端子に供
    給された前記第５の選択出力信号を反転して、反転出力
    信号を出力するインバータ（１５．０）と、 前記否定論理積回路（１２）の出力端子に接続された第
    １の入力端子と、前記否定論理和回路（１３）の出力端
    子に接続された第２の入力端子と、前記インバータの出
    力端子に接続された第３の入力端子とを持ち、前記第２
    の入力端子に供給された前記論理和否定出力信号と前記
    第３の入力端子に供給された前記反転出力信号との論理
    和の結果と、前記第１の入力端子に供給された前記論理
    積否定出力信号との論理積の否定をとって、論理和・論
    理積否定出力信号を出力する否定論理積・論理和回路
    （１４．０）と、 前記否定論理和回路（１２）の出力端子を前記コアロジ
    ックキャリィ生成出力端子（ＧＯ）に接続して、前記論
    理積否定出力信号を前記コアロジックキャリィ生成出力
    端子（ＧＯ）からコアロジックキャリィ生成出力信号と
    して出力させる手段と、 前記否定論理和回路（１３）の出力端子を前記コアロジ
    ックキャリィ伝搬出力端子（ＰＯ）に接続して、前記論
    理和否定出力信号を前記コアロジックキャリィ伝搬出力
    端子（ＰＯ）からコアロジックキャリィ伝搬出力信号と
    して出力させる手段と、 前記否定論理積・論理和回路（１４．０）の出力端子を
    前記コアロジックキャリィ出力端子（Ｃ）に接続して、
    前記論理和・論理積否定出力信号を前記コアロジックキ
    ャリィ出力端子（Ｃ）からコアロジックキャリィ出力信
    号として出力させる手段と、 前記第３の排他的論理和回路（１１．２）の出力端子を
    前記加算出力端子（Ｓ）に接続して、前記第３の排他的
    論理和出力信号を前記加算出力端子（Ｓ）から加算出力
    信号として出力させる手段と、 を有することを特徴とするコアロジック回路。
  2. 【請求項２】 第１乃至第４の引数入力端子（Ａ０，Ａ
    １，Ａ２，Ａ３）からなる第１の引数入力グループと、
    第１乃至第４の引数入力端子（Ｂ０，Ｂ１，Ｂ２，Ｂ
    ３）からなる第２の引数入力グループと、第１乃至第３
    のコンフィギュレーション入力端子（Ｍ０，Ｍ１，Ｍ
    ２）と、コアロジックキャリィ出力端子（Ｃ）と、コア
    ロジックキャリィ生成出力端子（ＧＯ）と、コアロジッ
    クキャリィ伝搬出力端子（ＰＯ）と、リップル−コアロ
    ジックキャリィ入力端子（ＣＣＩ）と、加算出力端子
    （Ｓ）とをもつコアロジック回路（４Ａ）であって、 前記第１の引数入力グループの第１の引数入力端子（Ａ
    ０）に接続された第１の入力端子と、前記第１の引数入
    力グループの第２の引数入力端子（Ａ１）に接続された
    第２の入力端子と、前記第１の引数入力グループの第３
    の引数入力端子（Ａ２）に接続された制御入力端子とを
    持ち、第１の選択出力信号として、前記制御入力端子の
    論理値が“０”のとき前記第１の入力端子に供給された
    入力信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された入力信号を、それぞれ
    出力する第１の２入力１出力マルチプレクサ（１０．
    ０）と、 前記第２の引数入力グループの第１の引数入力端子（Ｂ
    ０）に接続された第１の入力端子と、前記第２の引数入
    力グループの第２の引数入力端子（Ｂ１）に接続された
    第２の入力端子と、前記第２の引数入力グループの第３
    の引数入力端子（Ｂ２）に接続された制御入力端子とを
    持ち、第２の選択出力信号として、前記制御入力端子の
    論理値が“０”のとき前記第１の入力端子に供給された
    入力信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された入力信号を、それぞれ
    出力する第２の２入力１出力マルチプレクサ（１０．
    １）と、 前記第２の引数入力グループの第４の引数入力端子（Ｂ
    ３）に接続された第１の入力端子と、前記リップル−コ
    アロジックキャリィ入力端子（ＣＣＩ）に接続された第
    ２の入力端子と、前記第１コンフィギュレーション入力
    端子（Ｍ０）に接続された制御入力端子とを持ち、第３
    の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された入力信号
    を、前記制御入力端子の論理値が“１”のとき前記第２
    の入力端子に供給された入力信号を、それぞれ出力する
    第３の２入力１出力マルチプレクサ（１０．２）と、 前記第１の引数入力グループの第４の引数入力端子（Ａ
    ３）に接続された第１の入力端子と、前記第１の２入力
    １出力マルチプレクサ（１０．０）の出力端子に接続さ
    れた第２の入力端子とを持ち、前記第１の入力端子に供
    給された入力信号と前記第２の入力端子に供給された前
    記第１の選択出力信号との排他的論理和をとって、第１
    の排他的論理和出力信号を出力する第１の排他的論理和
    回路（１１．０）と、 前記第２の２入力１出力マルチプレクサ（１０．１）の
    出力端子に接続された第１の入力端子と、前記第３の２
    入力１出力マルチプレクサ（１０．２）の出力に接続さ
    れた第２の入力端子とを持ち、前記第１の入力端子に供
    給された前記第２の選択出力信号と前記第２の入力端子
    に供給された前記第３の選択出力信号との排他的論理和
    をとって、第２の排他的論理和出力信号を出力する第２
    の排他的論理和回路（１１．１）と、 前記第２の２入力１出力マルチプレクサ（１０．１）の
    出力端子に接続された第１の入力端子と、前記第２の排
    他的論理和回路（１１．１）の出力端子に接続された第
    ２の入力端子と、前記第２のコンフィギュレーション入
    力端子（Ｍ１）に接続された制御入力端子とを持ち、第
    ４の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された前記第２
    の選択出力信号を、前記制御入力端子の論理値が“１”
    のとき前記第２の入力端子に供給された第２の排他的論
    理和出力信号を、それぞれ出力する第４の２入力１出力
    マルチプレクサ（１０．３）と、 前記第３の２入力１出力マルチプレクサ（１０．２）の
    出力端子に接続された第１の入力端子と、前記第３のコ
    ンフィギュレーション入力端子（Ｍ２）に接続された第
    ２の入力端子と、前記第２のコンフィギュレーション入
    力端子（Ｍ１）に接続された制御入力端子とを持ち、第
    ５の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された前記第３
    の選択出力信号を、前記制御入力端子の論理値が“１”
    のとき前記第２の入力端子に供給された入力信号を、そ
    れぞれ出力する第５の２入力１出力マルチプレクサ（１
    ０．４）と、 前記第１の排他的論理和回路（１１，０）の出力端子に
    接続された第１の入力端子と、前記第４の２入力１出力
    マルチプレクサ（１０．３）の出力端子に接続された第
    ２の入力端子とを持ち、前記第１の入力端子に供給され
    た前記第１の排他的論理和出力信号と前記第２の入力端
    子に供給された前記第４の選択出力信号との論理積の否
    定をとり、論理積否定出力信号を出力する否定論理積回
    路（１２）と、 前記第１の排他的論理和回路（１１．０）の出力端子に
    接続された第１の入力端子と、前記第４の２入力１出力
    マルチプレクサ（１０．３）の出力端子に接続された第
    ２の入力端子とを持ち、前記第１の入力端子に供給され
    た前記第１の排他的論理和出力信号と前記第２の入力端
    子に供給された前記第４の選択出力信号との論理和の否
    定をとり、論理和否定出力信号を出力する否定論理和回
    路（１３）と、 前記第１の排他的論理和回路（１１．０）の出力端子に
    接続された第１の入力端子と、前記第２の排他的論理和
    回路（１１．１）の出力端子に接続された第２の入力端
    子とを持ち、前記第１の入力端子に供給された前記第１
    の排他的論理和出力信号と前記第２の入力端子に供給さ
    れた前記第２の排他的論理和出力信号との排他的論理和
    をとり、第３の排他的論理和出力信号を出力する第３の
    排他的論理和回路（１１．２）と、 前記否定論理積回路（１２）の出力端子に接続された第
    １の入力端子と、前記否定論理和回路（１３）の出力端
    子に接続された第２の入力端子と、前記第５の２入力１
    出力マルチプレクサ（１０．４）の出力端子に接続され
    た制御入力端子とを持ち、反転選択出力信号として、前
    記制御入力端子の論理値が“０”のとき前記第１の入力
    端子に供給された前記論理積否定出力信号を反転した信
    号を、前記制御入力端子の論理値が“１”のとき前記第
    ２の入力端子に供給された前記論理和否定出力信号を反
    転した信号を、それぞれ出力する２入力１出力反転マル
    チプレクサ（３５．０）と、 前記否定論理和回路（１２）の出力端子を前記コアロジ
    ックキャリィ生成出力端子（ＧＯ）に接続して、前記論
    理積否定出力信号を前記コアロジックキャリィ生成出力
    端子（ＧＯ）からコアロジックキャリィ生成出力信号と
    して出力させる手段と、 前記否定論理和回路（１３）の出力端子を前記コアロジ
    ックキャリィ伝搬出力端子（ＰＯ）に接続して、前記論
    理和否定出力信号を前記コアロジックキャリィ伝搬出力
    端子（ＰＯ）からコアロジックキャリィ伝搬出力信号と
    して出力させる手段と、 前記２入力１出力反転マルチプレクサ（３５．０）の出
    力端子を前記コアロジックキャリィ出力端子（Ｃ）に接
    続して、前記反転選択出力信号を前記コアロジックキャ
    リィ出力端子（Ｃ）からコアロジックキャリィ出力信号
    として出力させる手段と、 前記第３の排他的論理和回路（１１．２）の出力端子を
    前記加算出力端子（Ｓ）に接続して、前記第３の排他的
    論理和出力信号を前記加算出力端子（Ｓ）から加算出力
    信号として出力させる手段と、 を有することを特徴とするコアロジック回路。
  3. 【請求項３】 第１乃至第４の引数入力端子（Ａ０，Ａ
    １，Ａ２，Ａ３）からなる第１の引数入力グループと、
    第１乃至第４の引数入力端子（Ｂ０，Ｂ１，Ｂ２，Ｂ
    ３）からなる第２の引数入力グループと、第１乃至第３
    のコンフィギュレーション入力端子（Ｍ０，Ｍ１，Ｍ
    ２）と、コアロジックキャリィ出力端子（Ｃ）と、コア
    ロジックキャリィ生成出力端子（ＧＯ）と、コアロジッ
    クキャリィ伝搬出力端子（ＰＯ）と、リップル−コアロ
    ジックキャリィ入力端子（ＣＣＩ）と、加算出力端子
    （Ｓ）とをもつコアロジック回路であって、 前記第１の引数入力グループの第１の引数入力端子（Ａ
    ０）に接続された第１の入力端子と、前記第１の引数入
    力グループの第２の引数入力端子（Ａ１）に接続された
    第２の入力端子と、前記第１の引数入力グループの第３
    の引数入力端子（Ａ２）に接続された制御入力端子とを
    持ち、第１の選択出力信号として、前記制御入力端子の
    論理値が“０”のとき前記第１の入力端子に供給された
    入力信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された入力信号を、それぞれ
    出力する第１の２入力１出力マルチプレクサ（１０．
    ０）と、 前記第２の引数入力グループの第１の引数入力端子（Ｂ
    ０）に接続された第１の入力端子と、前記第２の引数入
    力グループの第２の引数入力端子（Ｂ１）に接続された
    第２の入力端子と、前記第２の引数入力グループの第３
    の引数入力端子（Ｂ２）に接続された制御入力端子とを
    持ち、第２の選択出力信号として、前記制御入力端子の
    論理値が“０”のとき前記第１の入力端子に供給された
    入力信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された入力信号を、それぞれ
    出力する第２の２入力１出力マルチプレクサ（１０．
    １）と、 前記第２の引数入力グループの第４の引数入力端子（Ｂ
    ３）に接続された第１の入力端子と、前記リップル−コ
    アロジックキャリィ入力端子（ＣＣＩ）に接続された第
    ２の入力端子と、前記第１コンフィギュレーション入力
    端子（Ｍ０）に接続された制御入力端子とを持ち、第３
    の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された入力信号
    を、前記制御入力端子の論理値が“１”のとき前記第２
    の入力端子に供給された入力信号を、それぞれ出力する
    第３の２入力１出力マルチプレクサ（１０．２）と、 前記第１の引数入力グループの第４の引数入力端子（Ａ
    ３）に接続された第１の入力端子と、前記第１の２入力
    １出力マルチプレクサ（１０．０）の出力端子に接続さ
    れた第２の入力端子とを持ち、前記第１の入力端子に供
    給された入力信号と前記第２の入力端子に供給された前
    記第１の選択出力信号との排他的論理和をとって、第１
    の排他的論理和出力信号を出力する第１の排他的論理和
    回路（１１．０）と、 前記第２の２入力１出力マルチプレクサ（１０．１）の
    出力端子に接続された第１の入力端子と、前記第３の２
    入力１出力マルチプレクサ（１０．２）の出力に接続さ
    れた第２の入力端子とを持ち、前記第１の入力端子に供
    給された前記第２の選択出力信号と前記第２の入力端子
    に供給された前記第３の選択出力信号との排他的論理和
    をとって、第２の排他的論理和出力信号を出力する第２
    の排他的論理和回路（１１．１）と、 前記第２の排他的論理和回路（１０．１）の出力端子に
    接続された第１の入力端子と、前記第２の２入力１出力
    マルチプレクサ（１０．１）の出力端子に接続された第
    ２の入力端子と、前記第２のコンフィギュレーション入
    力端子（Ｍ１）に接続された制御入力端子とを持ち、第
    ４の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された前記第２
    の排他的論理和出力信号を、前記制御入力端子の論理値
    が“１”のとき前記第２の入力端子に供給された前記第
    ２の選択出力信号を、それぞれ出力する第４の２入力１
    出力マルチプレクサと、 前記第３のコンフィギュレーション入力端子（Ｍ２）に
    接続された第１の入力端子と、前記第３の２入力１出力
    マルチプレクサ（１０．２）の出力端子に接続された第
    ２の入力端子と、前記第２のコンフィギュレーション入
    力端子（Ｍ１）に接続された制御入力端子とを持ち、第
    ５の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された入力信号
    を、前記制御入力端子の論理値が“１”のとき前記第２
    の入力端子に供給された前記第３の選択出力信号を、そ
    れぞれ出力する第５の２入力１出力マルチプレクサと、 前記第１の排他的論理和回路（１１，０）の出力端子に
    接続された第１の入力端子と、前記第４の２入力１出力
    マルチプレクサの出力端子に接続された第２の入力端子
    とを持ち、前記第１の入力端子に供給された前記第１の
    排他的論理和出力信号と前記第２の入力端子に供給され
    た前記第４の選択出力信号との論理積の否定をとり、論
    理積否定出力信号を出力する否定論理積回路（１２）
    と、 前記第１の排他的論理和回路（１１．０）の出力端子に
    接続された第１の入力端子と、前記第４の２入力１出力
    マルチプレクサの出力端子に接続された第２の入力端子
    とを持ち、前記第１の入力端子に供給された前記第１の
    排他的論理和出力信号と前記第２の入力端子に供給され
    た前記第４の選択出力信号との論理和の否定をとり、論
    理和否定出力信号を出力する否定論理和回路（１３）
    と、 前記第１の排他的論理和回路（１１．０）の出力端子に
    接続された第１の入力端子と、前記第２の排他的論理和
    回路（１１．１）の出力端子に接続された第２の入力端
    子とを持ち、前記第１の入力端子に供給された前記第１
    の排他的論理和出力信号と前記第２の入力端子に供給さ
    れた前記第２の排他的論理和出力信号との排他的論理和
    をとり、第３の排他的論理和出力信号を出力する第３の
    排他的論理和回路（１１．２）と、 前記第５の２入力１出力マルチプレクサの出力端子に接
    続された入力端子を持ち、該入力端子に供給された前記
    第５の選択出力信号を反転して、反転出力信号を出力す
    るインバータ（１５．０）と、 前記否定論理積回路（１２）の出力端子に接続された第
    １の入力端子と、前記否定論理和回路（１３）の出力端
    子に接続された第２の入力端子と、前記インバータの出
    力端子に接続された第３の入力端子とを持ち、前記第２
    の入力端子に供給された前記論理和否定出力信号と前記
    第３の入力端子に供給された前記反転出力信号との論理
    和の結果と、前記第１の入力端子に供給された前記論理
    積否定出力信号との論理積の否定をとって、論理和・論
    理積否定出力信号を出力する否定論理積・論理和回路
    （１４．０）と、 前記否定論理和回路（１２）の出力端子を前記コアロジ
    ックキャリィ生成出力端子（ＧＯ）に接続して、前記論
    理積否定出力信号を前記コアロジックキャリィ生成出力
    端子（ＧＯ）からコアロジックキャリィ生成出力信号と
    して出力させる手段と、 前記否定論理和回路（１３）の出力端子を前記コアロジ
    ックキャリィ伝搬出力端子（ＰＯ）に接続して、前記論
    理和否定出力信号を前記コアロジックキャリィ伝搬出力
    端子（ＰＯ）からコアロジックキャリィ伝搬出力信号と
    して出力させる手段と、 前記否定論理積・論理和回路（１４．０）の出力端子を
    前記コアロジックキャリィ出力端子（Ｃ）に接続して、
    前記論理和・論理積否定出力信号を前記コアロジックキ
    ャリィ出力端子（Ｃ）からコアロジックキャリィ出力信
    号として出力させる手段と、 前記第３の排他的論理和回路（１１．２）の出力端子を
    前記加算出力端子（Ｓ）に接続して、前記第３の排他的
    論理和出力信号を前記加算出力端子（Ｓ）から加算出力
    信号として出力させる手段と、 を有することを特徴とするコアロジック回路。
  4. 【請求項４】 第１乃至第４の引数入力端子（Ａ０，Ａ
    １，Ａ２，Ａ３）からなる第１の引数入力グループと、
    第１乃至第４の引数入力端子（Ｂ０，Ｂ１，Ｂ２，Ｂ
    ３）からなる第２の引数入力グループと、第１乃至第３
    のコンフィギュレーション入力端子（Ｍ０，Ｍ１，Ｍ
    ２）と、コアロジックキャリィ出力端子（Ｃ）と、コア
    ロジックキャリィ生成出力端子（ＧＯ）と、コアロジッ
    クキャリィ伝搬出力端子（ＰＯ）と、リップル−コアロ
    ジックキャリィ入力端子（ＣＣＩ）と、加算出力端子
    （Ｓ）とをもつコアロジック回路であって、 前記第１の引数入力グループの第１の引数入力端子（Ａ
    ０）に接続された第１の入力端子と、前記第１の引数入
    力グループの第２の引数入力端子（Ａ１）に接続された
    第２の入力端子と、前記第１の引数入力グループの第３
    の引数入力端子（Ａ２）に接続された制御入力端子とを
    持ち、第１の選択出力信号として、前記制御入力端子の
    論理値が“０”のとき前記第１の入力端子に供給された
    入力信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された入力信号を、それぞれ
    出力する第１の２入力１出力マルチプレクサ（１０．
    ０）と、 前記第２の引数入力グループの第１の引数入力端子（Ｂ
    ０）に接続された第１の入力端子と、前記第２の引数入
    力グループの第２の引数入力端子（Ｂ１）に接続された
    第２の入力端子と、前記第２の引数入力グループの第３
    の引数入力端子（Ｂ２）に接続された制御入力端子とを
    持ち、第２の選択出力信号として、前記制御入力端子の
    論理値が“０”のとき前記第１の入力端子に供給された
    入力信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された入力信号を、それぞれ
    出力する第２の２入力１出力マルチプレクサ（１０．
    １）と、 前記第２の引数入力グループの第４の引数入力端子（Ｂ
    ３）に接続された第１の入力端子と、前記リップル−コ
    アロジックキャリィ入力端子（ＣＣＩ）に接続された第
    ２の入力端子と、前記第１コンフィギュレーション入力
    端子（Ｍ０）に接続された制御入力端子とを持ち、第３
    の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された入力信号
    を、前記制御入力端子の論理値が“１”のとき前記第２
    の入力端子に供給された入力信号を、それぞれ出力する
    第３の２入力１出力マルチプレクサ（１０．２）と、 前記第１の引数入力グループの第４の引数入力端子（Ａ
    ３）に接続された第１の入力端子と、前記第１の２入力
    １出力マルチプレクサ（１０．０）の出力端子に接続さ
    れた第２の入力端子とを持ち、前記第１の入力端子に供
    給された入力信号と前記第２の入力端子に供給された前
    記第１の選択出力信号との排他的論理和をとって、第１
    の排他的論理和出力信号を出力する第１の排他的論理和
    回路（１１．０）と、 前記第２の２入力１出力マルチプレクサ（１０．１）の
    出力端子に接続された第１の入力端子と、前記第３の２
    入力１出力マルチプレクサ（１０．２）の出力に接続さ
    れた第２の入力端子とを持ち、前記第１の入力端子に供
    給された前記第２の選択出力信号と前記第２の入力端子
    に供給された前記第３の選択出力信号との排他的論理和
    をとって、第２の排他的論理和出力信号を出力する第２
    の排他的論理和回路（１１．１）と、 前記第２の排他的論理和回路（１１．１）の出力端子に
    接続された第１の入力端子と、前記第２の２入力１出力
    マルチプレクサ（１０．１）の出力端子に接続された第
    ２の入力端子と、前記第２のコンフィギュレーション入
    力端子（Ｍ１）に接続された制御入力端子とを持ち、第
    ４の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された前記第２
    の排他的論理和出力信号を、前記制御入力端子の論理値
    が“１”のとき前記第２の入力端子に供給された前記第
    ２の選択出力信号を、それぞれ出力する第４の２入力１
    出力マルチプレクサと、 前記第３のコンフィギュレーション入力端子（Ｍ２）に
    接続された第１の入力端子と、前記第３の２入力１出力
    マルチプレクサ（１０．２）の出力端子に接続された第
    ２の入力端子と、前記第２のコンフィギュレーション入
    力端子（Ｍ１）に接続された制御入力端子とを持ち、第
    ５の選択出力信号として、前記制御入力端子の論理値が
    “０”のとき前記第１の入力端子に供給された入力信号
    を、前記制御入力端子の論理値が“１”のとき前記第２
    の入力端子に供給された前記第３の選択出力信号を、そ
    れぞれ出力する第５の２入力１出力マルチプレクサと、 前記第１の排他的論理和回路（１１，０）の出力端子に
    接続された第１の入力端子と、前記第４の２入力１出力
    マルチプレクサ（１０．３）の出力端子に接続された第
    ２の入力端子とを持ち、前記第１の入力端子に供給され
    た前記第１の排他的論理和出力信号と前記第２の入力端
    子に供給された前記第４の選択出力信号との論理積の否
    定をとり、論理積否定出力信号を出力する否定論理積回
    路（１２）と、 前記第１の排他的論理和回路（１１．０）の出力端子に
    接続された第１の入力端子と、前記第４の２入力１出力
    マルチプレクサの出力端子に接続された第２の入力端子
    とを持ち、前記第１の入力端子に供給された前記第１の
    排他的論理和出力信号と前記第２の入力端子に供給され
    た前記第４の選択出力信号との論理和の否定をとり、論
    理和否定出力信号を出力する否定論理和回路（１３）
    と、 前記第１の排他的論理和回路（１１．０）の出力端子に
    接続された第１の入力端子と、前記第２の排他的論理和
    回路（１１．１）の出力端子に接続された第２の入力端
    子とを持ち、前記第１の入力端子に供給された前記第１
    の排他的論理和出力信号と前記第２の入力端子に供給さ
    れた前記第２の排他的論理和出力信号との排他的論理和
    をとり、第３の排他的論理和出力信号を出力する第３の
    排他的論理和回路（１１．２）と、 前記否定論理積回路（１２）の出力端子に接続された第
    １の入力端子と、前記否定論理和回路（１３）の出力端
    子に接続された第２の入力端子と、前記第５の２入力１
    出力マルチプレクサの出力端子に接続された制御入力端
    子とを持ち、反転選択出力信号として、前記制御入力端
    子の論理値が“０”のとき前記第１の入力端子に供給さ
    れた前記論理積否定出力信号を反転した信号を、前記制
    御入力端子の論理値が“１”のとき前記第２の入力端子
    に供給された前記論理和否定出力信号を反転した信号
    を、それぞれ出力する２入力１出力反転マルチプレクサ
    （３５．０）と、 前記否定論理和回路（１２）の出力端子を前記コアロジ
    ックキャリィ生成出力端子（ＧＯ）に接続して、前記論
    理積否定出力信号を前記コアロジックキャリィ生成出力
    端子（ＧＯ）からコアロジックキャリィ生成出力信号と
    して出力させる手段と、 前記否定論理和回路（１３）の出力端子を前記コアロジ
    ックキャリィ伝搬出力端子（ＰＯ）に接続して、前記論
    理和否定出力信号を前記コアロジックキャリィ伝搬出力
    端子（ＰＯ）からコアロジックキャリィ伝搬出力信号と
    して出力させる手段と、 前記２入力１出力反転マルチプレクサ（３５．０）の出
    力端子を前記コアロジックキャリィ出力端子（Ｃ）に接
    続して、前記反転選択出力信号を前記コアロジックキャ
    リィ出力端子（Ｃ）からコアロジックキャリィ出力信号
    として出力させる手段と、 前記第３の排他的論理和回路（１１．２）の出力端子を
    前記加算出力端子（Ｓ）に接続して、前記第３の排他的
    論理和出力信号を前記加算出力端子（Ｓ）から加算出力
    信号として出力させる手段と、 を有することを特徴とするコアロジック回路。
  5. 【請求項５】 前記請求項１乃至４のいずれか１つに記
    載のコアロジック回路と、 該コアロジック回路と相互接続配線とに接続されて、前
    記相互接続配線上の信号と固定論理値“１”と固定論理
    値“０”のうち１つを選択して、選択した信号を前記コ
    アロジック回路の引数入力端子に与える入力選択ユニッ
    トを含む入力ブロック（３）と、 を有するプログラマブルコアロジック回路。
  6. 【請求項６】 前記入力選択ユニットは、論理値を記憶
    して出力する記憶回路を有し、該記憶回路の出力値によ
    って前記選択した信号を決定することを特徴とする請求
    項５に記載のプログラマブルコアロジック回路。
  7. 【請求項７】 前記入力選択ユニットは、 前記相互接続配線上の信号と固定論理値“１”と固定論
    理値“０”のうち一つの信号を選択して出力する手段と
    してＮ本の制御入力の設定によりＭ本の入力のうち一つ
    を選択して出力するマルチプレクサ（３２）（ここで、
    Ｎ、Ｍは自然数でＮ＜Ｍ）と、 前記固定論理値を供給する手段として１ビットの論理値
    を記憶し出力する記憶回路（６．６）とを含み、 前記記憶回路の出力が、前記マルチプレクサのＭ本の入
    力のうち一本に接続されていることを特徴とする請求項
    ５に記載のプログラマブルコアロジック回路。
  8. 【請求項８】 前記入力選択ユニットは固定論理値
    “０”を供給する手段（２２Ｂ）を含み、該固定論理値
    “０”を供給する手段は、 １ビットの論理値を記憶し出力する記憶回路（６．５）
    と、 ソースがグランドに接続され、ゲートが前記記憶回路の
    出力端子に接続された一つのＮＭＯＳトランジスタ（２
    ４）とから成り、 前記ＮＭＯＳトランジスタのドレインを出力とする回路
    であることを特徴とする請求項５に記載のプログラマブ
    ルコアロジック回路。
  9. 【請求項９】 前記入力選択ユニットは固定論理値
    “１”を供給する手段（２２Ｃ）を含み、該固定論理値
    “１”を供給する手段は、 １ビットの論理値を記憶し出力する記憶回路（６．４）
    と、 ソースが電源に接続され、ゲートが前記記憶回路の出力
    端子に接続された一つのＰＭＯＳトランジスタ（２５）
    とから成り、 前記ＰＭＯＳトランジスタのドレインを出力とする回路
    であることを特徴とする請求項５に記載のプログラマブ
    ルコアロジック回路。
  10. 【請求項１０】 前記入力選択ユニットは固定論理値を
    供給する手段（２２Ａ）を含み、該固定論理値を供給す
    る手段が、 １ビットの論理値を記憶し出力する記憶回路（６．５）
    と、 一端が電源に接続された高抵抗（３１）と、 ソースがグランドに接続され、ゲートが前記記憶回路の
    出力端子に接続され、ドレインが前記高抵抗の他端に接
    続された一つのＮＭＯＳトランジスタ（６．５）とから
    成り、 前記ＮＭＯＳトランジスタの前記ドレインを出力とする
    回路であることを特徴とする請求項５に記載のプログラ
    マブルコアロジック回路。
  11. 【請求項１１】 第１乃至第４の引数入力端子（Ａ０，
    Ａ１，Ａ２，Ａ３）からなる第１の引数入力グループ
    と、第１乃至第４の引数入力端子（Ｂ０，Ｂ１，Ｂ２，
    Ｂ３）からなる第２の引数入力グループと、第１乃至第
    ３のコンフィギュレーション入力端子（Ｍ０，Ｍ１，Ｍ
    ２）と、コアロジックキャリィ出力信号を出力するコア
    ロジックキャリィ出力端子（Ｃ）と、コアロジックキャ
    リィ生成出力信号を出力するコアロジックキャリィ生成
    出力端子（ＧＯ）と、コアロジックキャリィ伝搬出力信
    号を出力するコアロジックキャリィ伝搬出力端子（Ｐ
    Ｏ）と、リップル−コアロジックキャリィ入力信号を入
    力するリップル−コアロジックキャリィ入力端子（ＣＣ
    Ｉ）と、加算出力信号を出力する加算出力端子（Ｓ）と
    を持つコアロジック回路と、 前記第１乃至第３のコンフィギュレーション入力端子
    （Ｍ０，Ｍ１，Ｍ２）にそれぞれ接続され、各々が１ビ
    ットの論理値を記憶して出力する第１乃至第３の記憶回
    路（６．０，６．１，６．２）と、 リップルキャリィ伝搬路（７）からリップルキャリィ入
    力信号を入力するリップルキャリィ入力端子（ＲＣＩ）
    と、前記リップルキャリィ伝搬路（７）へリップルキャ
    リィ出力信号を出力するリップルキャリィ出力端子（Ｒ
    ＣＯ）と、前記リップル−コアロジックキャリィ入力端
    子（ＣＣＩ）へリップル−コアロジックキャリィ出力信
    号を前記リップル−コアロジックキャリィ入力信号とし
    て与えるリップル−コアロジックキャリィ出力端子（Ｃ
    ＣＯ）と、前記コアロジックキャリィ生成出力端子（Ｇ
    Ｏ）からの前記コアロジックキャリィ生成出力信号をコ
    アロジックキャリィ生成入力信号として入力するコアロ
    ジックキャリィ生成入力端子（Ｇ）と、前記コアロジッ
    クキャリィ伝搬出力端子（ＧＰ）からの前記コアロジッ
    クキャリィ伝搬出力信号をコアロジックキャリィ伝搬入
    力信号として入力するコアロジックキャリィ伝搬入力端
    子（Ｐ）とを持つキャリィロジック回路と、を有するこ
    とを特徴とするロジックブロック。
  12. 【請求項１２】 前記コアロジック回路が、前記請求項
    １乃至４のいずれか１つに記載のコアロジック回路であ
    る、請求項１１に記載のロジックブロック。
  13. 【請求項１３】 前記キャリィロジック回路（５）は、 前記リップルキャリィ入力端子（ＲＣＩ）を前記リップ
    ル−コアロジックキャリィ出力端子（ＣＣＯ）に接続し
    て、前記リップルキャリィ入力信号を前記リップル−コ
    アロジックキャリィ出力信号として出力する手段と、 前記リップルキャリィ入力端子（ＲＣＩ）に接続された
    入力端子を持ち、前記リップルキャリィ入力信号を反転
    して、反転リップルキャリィ信号を出力するインバータ
    （１５．１）と、 前記コアロジックキャリィ生成入力端子（Ｇ）に接続さ
    れた第１の入力端子と、前記コアロジックキャリィ伝搬
    入力端子（Ｐ）に接続された第２の入力端子と、前記イ
    ンバータ（１５．１）の出力端子に接続された第３の入
    力端子とを持ち、前記第２の入力端子に供給された前記
    コアロジックキャリィ伝搬入力信号と前記第３の入力端
    子に供給された前記反転リップルキャリィ信号との論理
    和の結果と、前記第１の入力端子に供給された前記コア
    ロジックキャリィ生成入力信号との論理積の否定をとっ
    て、論理和・論理積否定出力信号を出力する否定論理積
    ・論理和回路（１４．１）と、 前記否定論理積・論理和回路（１４．１）の出力端子を
    前記リップルキャリィ出力端子（ＲＣＯ）に接続して、
    前記論理和・論理積否定出力信号を前記リップルキャリ
    ィ出力端子（ＲＣＯ）から前記リップルキャリィ出力信
    号として出力させる手段とを有する請求項１１又は１２
    に記載のロジックブロック。
  14. 【請求項１４】 前記キャリィロジック回路（５Ａ）
    は、 前記リップルキャリィ入力端子（ＲＣＩ）を前記リップ
    ル−コアロジックキャリィ出力端子（ＣＣＯ）に接続し
    て、前記リップルキャリィ入力信号を前記リップル−コ
    アロジックキャリィ出力信号として出力する手段と、 前記コアロジックキャリィ生成入力端子（Ｇ）に接続さ
    れた第１の入力端子と、前記コアロジックキャリィ伝搬
    入力端子（Ｐ）に接続された第２の入力端子と、前記リ
    ップルキャリィ入力端子（ＲＣＩ）に接続された制御入
    力端子とを持ち、反転選択出力信号として、前記制御入
    力端子の論理値が“０”のとき前記第１の入力端子に供
    給された前記コアロジックキャリィ生成入力信号を反転
    した信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された前記コアロジックキャ
    リィ伝搬入力信号を反転した信号を、それぞれ出力する
    ２入力１出力反転マルチプレクサ（３５．１）と 前記２入力１出力反転マルチプレクサ（３５．１）の出
    力端子を前記リップルキャリィ出力端子（ＲＣＯ）に接
    続して、前記反転選択出力信号を前記リップルキャリィ
    出力端子（ＲＣＯ）から前記リップルキャリィ出力信号
    として出力させる手段とを有する請求項１１又は１２に
    記載のロジックブロック。
  15. 【請求項１５】 請求項１１乃至１４のいずれか１つに
    記載のロジックブロックを複数含み、前記複数のロジッ
    クブロックのうち少なくとも一つのロジックブロックの
    リップルキャリィ出力端子（ＲＣＯ）が、他のロジック
    ブロックのリップルキャリィ入力端子（ＲＣＩ）に接続
    されている機能デバイス。
  16. 【請求項１６】 少なくとも１つの奇ロジックブロック
    と、少なくとも１つの偶ロジックブロックとを交互に並
    べた機能デバイスであって、 前記奇ロジックブロックは、 第１乃至第４の引数入力端子（Ａ０1，Ａ１1，Ａ２1，
    Ａ３1）からなる第１の引数入力グループと、第１乃至
    第４の引数入力端子（Ｂ０1，Ｂ１1，Ｂ２1，Ｂ３1）か
    らなる第２の引数入力グループと、第１乃至第３のコン
    フィギュレーション入力端子（Ｍ０1，Ｍ１1，Ｍ２1）
    と、第１のコアロジックキャリィ出力信号を出力する第
    １のコアロジックキャリィ出力端子（Ｃ1）と、第１の
    コアロジックキャリィ生成出力信号を出力する第１のコ
    アロジックキャリィ生成出力端子（ＧＯ1）と、第１の
    コアロジックキャリィ伝搬出力信号を出力する第１のコ
    アロジックキャリィ伝搬出力端子（ＰＯ1）と、第１の
    リップル−コアロジックキャリィ入力信号を入力する第
    １のリップル−コアロジックキャリィ入力端子（ＣＣＩ
    1）と、第１の加算出力信号を出力する第１の加算出力
    端子（Ｓ1）とを持つ第１のコアロジック回路（４1）
    と、 前記第１乃至第３のコンフィギュレーション入力端子
    （Ｍ０1，Ｍ１1，Ｍ２1）にそれぞれ接続され、各々が
    １ビットの論理値を記憶して出力する第１乃至第３の記
    憶回路と、 リップルキャリィ伝搬路（７）からリップルキャリィ入
    力信号を入力するリップルキャリィ入力端子（ＲＣＩ）
    と、前記リップルキャリィ伝搬路（７）へリップルキャ
    リィ反転出力信号を出力するリップルキャリィ反転出力
    端子（ＲＣＯｂ）と、前記第１のリップル−コアロジッ
    クキャリィ入力端子（ＣＣＩ1）へ第１のリップル−コ
    アロジックキャリィ出力信号を前記第１のリップル−コ
    アロジックキャリィ入力信号として与える第１のリップ
    ル−コアロジックキャリィ出力端子（ＣＣＯ1）と、前
    記第１のコアロジックキャリィ生成出力端子（ＧＯ1）
    からの前記第１のコアロジックキャリィ生成出力信号を
    第１のコアロジックキャリィ生成入力信号として入力す
    る第１のコアロジックキャリィ生成入力端子（Ｇ1）
    と、前記第１のコアロジックキャリィ伝搬出力端子（Ｇ
    Ｐ1）からの前記第１のコアロジックキャリィ伝搬出力
    信号を第１のコアロジックキャリィ伝搬入力信号として
    入力する第１のコアロジックキャリィ伝搬入力端子（Ｐ
    1）とを持つ奇キャリィロジック回路（５．１）とを有
    し、 前記偶ロジックブロックは、 第１乃至第４の引数入力端子（Ａ０2，Ａ１2，Ａ２2，
    Ａ３2）からなる第３の引数入力グループと、第１乃至
    第４の引数入力端子（Ｂ０2，Ｂ１2，Ｂ２2，Ｂ３2）か
    らなる第４の引数入力グループと、第４乃至第６のコン
    フィギュレーション入力端子（Ｍ０2，Ｍ１2，Ｍ２2）
    と、第２のコアロジックキャリィ出力信号を出力する第
    ２のコアロジックキャリィ出力端子（Ｃ2）と、第２の
    コアロジックキャリィ生成出力信号を出力する第２のコ
    アロジックキャリィ生成出力端子（ＧＯ2）と、第２の
    コアロジックキャリィ伝搬出力信号を出力する第２のコ
    アロジックキャリィ伝搬出力端子（ＰＯ2）と、第２の
    リップル−コアロジックキャリィ入力信号を入力する第
    ２のリップル−コアロジックキャリィ入力端子（ＣＣＩ
    2）と、第２の加算出力信号を出力する第２の加算出力
    端子（Ｓ2）とを持つ第２のコアロジック回路（４2）
    と、 前記第４乃至第６のコンフィギュレーション入力端子
    （Ｍ０2，Ｍ１2，Ｍ２2）にそれぞれ接続され、各々が
    １ビットの論理値を記憶して出力する第４乃至第６の記
    憶回路と、 前記リップルキャリィ伝搬路（７）からリップルキャリ
    ィ反転入力信号を入力するリップルキャリィ反転入力端
    子（ＲＣＩｂ）と、前記リップルキャリィ伝搬路（７）
    へリップルキャリィ出力信号を出力するリップルキャリ
    ィ出力端子（ＲＣＯ）と、前記第２のリップル−コアロ
    ジックキャリィ入力端子（ＣＣＩ2）へ第２のリップル
    −コアロジックキャリィ出力信号を前記第２のリップル
    −コアロジックキャリィ入力信号として与える第２のリ
    ップル−コアロジックキャリィ出力端子（ＣＣＯ2）
    と、前記第２のコアロジックキャリィ生成出力端子（Ｇ
    Ｏ2）からの前記第２のコアロジックキャリィ生成出力
    信号を第２のコアロジックキャリィ生成入力信号として
    入力する第２のコアロジックキャリィ生成入力端子（Ｇ
    2）と、前記第２のコアロジックキャリィ伝搬出力端子
    （ＧＰ2）からの前記第２のコアロジックキャリィ伝搬
    出力信号を第２のコアロジックキャリィ伝搬入力信号と
    して入力する第２のコアロジックキャリィ伝搬入力端子
    （Ｐ2）とを持つ偶キャリィロジック回路（５．２）と
    を有し、 前記奇キャリィロジック回路（５．１）の前記リップル
    キャリィ反転出力端子（ＲＣＯｂ）を前記偶キャリィロ
    ジック回路（５．２）の前記リップルキャリィ反転入力
    端子（ＲＣＩｂ）に接続して、前記リップルキャリィ反
    転出力信号を前記リップルキャリィ反転入力信号として
    供給する第１の供給手段と、前記偶キャリィロジック回
    路（５．２）の前記リップルキャリィ出力端子（ＲＣ
    Ｏ）を前記奇キャリィロジック回路（５．１）の前記リ
    ップルキャリィ入力端子（ＲＣＩ）に接続して、前記リ
    ップルキャリィ出力信号を前記リップルキャリィ入力信
    号として供給する第２の供給手段のいずれか一方又は両
    方を有することを特徴とする機能デバイス。
  17. 【請求項１７】 前記第１及び第２のコアロジック回路
    の各々が、前記請求項１乃至４のいずれか１つに記載の
    コアロジック回路である、請求項１６に記載の機能デバ
    イス。
  18. 【請求項１８】 前記奇キャリィロジック回路（５．
    １）は、 前記リップルキャリィ入力端子（ＲＣＩ）を前記第１の
    リップル−コアロジックキャリィ出力端子（ＣＣＯ1）
    に接続して、前記リップルキャリィ入力信号を前記第１
    のリップル−コアロジックキャリィ出力端子（ＣＣ
    Ｏ1）から前記第１のリップル−コアロジックキャリィ
    出力信号として出力させる手段と、 前記第１のコアロジックキャリィ生成入力端子（Ｇ1）
    に接続された入力端子を持ち、前記第１のコアロジック
    キャリィ生成入力信号を反転して、反転コアロジックキ
    ャリィ生成信号を出力する第１のインバータ（１５．
    １）と、 前記第１のコアロジックキャリィ伝搬入力端子（Ｐ1）
    に接続された入力端子を持ち、前記第１のコアロジック
    キャリィ伝搬入力信号を反転して、反転コアロジックキ
    ャリィ伝搬信号を出力する第２のインバータ（１５．
    ２）と、 前記第１のインバータ（１５．１）の出力端子に接続さ
    れた第１の入力端子と、前記第２のインバータ（１５．
    ２）の出力端子に接続された第２の入力端子と、前記リ
    ップルキャリィ入力端子（ＲＣＩ）に接続された第３の
    入力端子とを持ち、前記第２の入力端子から供給される
    前記反転コアロジックキャリィ伝搬信号と前記第３の入
    力端子から供給される前記リップルキャリィ入力信号と
    の論理積の結果と、前記第１の入力端子から供給される
    前記反転コアロジックキャリィ生成信号との論理和の否
    定をとり、論理積・論理和否定出力信号を出力する否定
    論理和・論理積回路（５２）と、 該否定論理和・論理積回路（５２）の出力端子を前記リ
    ップルキャリィ反転出力端子（ＲＣＯｂ）に接続して、
    前記論理積・論理和否定出力信号を前記リップルキャリ
    ィ反転出力端子（ＲＣＯｂ）から前記リップルキャリィ
    反転出力信号として出力させる手段とを有し、 前記偶キャリィロジック回路（５．２）は、 前記リップルキャリィ反転入力端子（ＲＣＩｂ）に接続
    された入力端子を持ち、前記リップルキャリィ反転入力
    信号を反転して、リップルキャリィ入力信号を出力する
    第３のインバータ（１５．３）と、 該第３のインバータ（１５．３）の出力端子を前記第２
    のリップル−コアロジックキャリィ出力端子（ＣＣ
    Ｏ2）に接続して、前記リップルキャリィ入力信号を前
    記第２のリップル−コアロジックキャリィ出力端子（Ｃ
    ＣＯ2）から前記第２のリップル−コアロジックキャリ
    ィ出力信号として出力させる手段と、 前記第２のコアロジックキャリィ生成入力端子（Ｇ2）
    に接続された第１の入力端子と、前記第２のコアロジッ
    クキャリィ伝搬入力端子（Ｐ2）に接続された第２の入
    力端子と、前記リップルキャリィ反転入力端子（ＲＣＩ
    ｂ）に接続された第３の入力端子とを持ち、前記第２の
    入力端子に供給された前記第２のコアロジックキャリィ
    伝搬入力信号と前記第３の入力端子に供給された前記リ
    ップルキャリィ反転入力信号との論理和の結果と、前記
    第１の入力端子に供給された前記第１のコアロジックキ
    ャリィ生成入力信号との論理積の否定をとって、論理和
    ・論理積否定出力信号を出力する否定論理積・論理和回
    路（１４．１）と、 前記否定論理積・論理和回路（１４．１）の出力端子を
    前記リップルキャリィ出力端子（ＲＣＯ）に接続して、
    前記論理和・論理積否定出力信号を前記リップルキャリ
    ィ出力端子（ＲＣＯ）から前記リップルキャリィ出力信
    号として出力させる手段と有することを特徴とする請求
    項１６又は１７に記載の機能デバイス。
  19. 【請求項１９】 第１乃至第４の引数入力端子（Ａ０，
    Ａ１，Ａ２，Ａ３）からなる第１の引数入力グループ
    と、第１乃至第４の引数入力端子（Ｂ０，Ｂ１，Ｂ２，
    Ｂ３）からなる第２の引数入力グループと、第１乃至第
    ３のコンフィギュレーション入力端子（Ｍ０，Ｍ１，Ｍ
    ２）と、コアロジックキャリィ出力信号を出力するコア
    ロジックキャリィ出力端子（Ｃ）と、コアロジックキャ
    リィ生成出力信号を出力するコアロジックキャリィ生成
    出力端子（ＧＯ）と、コアロジックキャリィ伝搬出力信
    号を出力するコアロジックキャリィ伝搬出力端子（Ｐ
    Ｏ）と、リップル−コアロジックキャリィ入力信号を入
    力するリップル−コアロジックキャリィ入力端子（ＣＣ
    Ｉ）と、加算出力信号を出力する加算出力端子（Ｓ）と
    を持つコアロジック回路と、 相互接続配線と前記コアロジック回路の前記第１及び第
    ２の引数入力グループとに接続されて、前記相互接続配
    線上の信号と固定論理値“１”と固定論理値“０”のう
    ち１つを選択して、選択した信号を前記コアロジック回
    路の前記第１及び前記第２の引数入力グループの前記第
    １乃至第４の引数入力端子に与える入力選択ユニットを
    含む入力ブロック（３）と、 前記第１乃至第３のコンフィギュレーション入力端子
    （Ｍ０，Ｍ１，Ｍ２）にそれぞれ接続され、各々が１ビ
    ットの論理値を記憶して出力する第１乃至第３の記憶回
    路（６．０，６．１，６．２）と、 リップルキャリィ伝搬路（７）からリップルキャリィ入
    力信号を入力するリップルキャリィ入力端子（ＲＣＩ）
    と、前記リップルキャリィ伝搬路（７）へリップルキャ
    リィ出力信号を出力するリップルキャリィ出力端子（Ｒ
    ＣＯ）と、前記リップル−コアロジックキャリィ入力端
    子（ＣＣＩ）へリップル−コアロジックキャリィ出力信
    号を前記リップル−コアロジックキャリィ入力信号とし
    て与えるリップル−コアロジックキャリィ出力端子（Ｃ
    ＣＯ）と、前記コアロジックキャリィ生成出力端子（Ｇ
    Ｏ）からの前記コアロジックキャリィ生成出力信号をコ
    アロジックキャリィ生成入力信号として入力するコアロ
    ジックキャリィ生成入力端子（Ｇ）と、前記コアロジッ
    クキャリィ伝搬出力端子（ＧＰ）からの前記コアロジッ
    クキャリィ伝搬出力信号をコアロジックキャリィ伝搬入
    力信号として入力するコアロジックキャリィ伝搬入力端
    子（Ｐ）とを持つキャリィロジック回路と、 を有することを特徴とするプログラマブル機能ブロッ
    ク。
  20. 【請求項２０】 前記コアロジック回路が、前記請求項
    １乃至４のいずれか１つに記載のコアロジック回路であ
    る、請求項１９に記載のプログラマブル機能ブロック。
  21. 【請求項２１】 前記キャリィロジック回路（５）は、 前記リップルキャリィ入力端子（ＲＣＩ）を前記リップ
    ル−コアロジックキャリィ出力端子（ＣＣＯ）に接続し
    て、前記リップルキャリィ入力信号を前記リップル−コ
    アロジックキャリィ出力信号として出力する手段と、 前記リップルキャリィ入力端子（ＲＣＩ）に接続された
    入力端子を持ち、前記リップルキャリィ入力信号を反転
    して、反転リップルキャリィ信号を出力するインバータ
    （１５．１）と、 前記コアロジックキャリィ生成入力端子（Ｇ）に接続さ
    れた第１の入力端子と、前記コアロジックキャリィ伝搬
    入力端子（Ｐ）に接続された第２の入力端子と、前記イ
    ンバータ（１５．１）の出力端子に接続された第３の入
    力端子とを持ち、前記第２の入力端子に供給された前記
    コアロジックキャリィ伝搬入力信号と前記第３の入力端
    子に供給された前記反転リップルキャリィ信号との論理
    和の結果と、前記第１の入力端子に供給された前記コア
    ロジックキャリィ生成入力信号との論理積の否定をとっ
    て、論理和・論理積否定出力信号を出力する否定論理積
    ・論理和回路（１４．１）と、 前記否定論理積・論理和回路（１４．１）の出力端子を
    前記リップルキャリィ出力端子（ＲＣＯ）に接続して、
    前記論理和・論理積否定出力信号を前記リップルキャリ
    ィ出力端子（ＲＣＯ）から前記リップルキャリィ出力信
    号として出力させる手段とを有する請求項１９又は２０
    に記載のプログラマブル機能ブロック。
  22. 【請求項２２】 前記キャリィロジック回路（５Ａ）
    は、 前記リップルキャリィ入力端子（ＲＣＩ）を前記リップ
    ル−コアロジックキャリィ出力端子（ＣＣＯ）に接続し
    て、前記リップルキャリィ入力信号を前記リップル−コ
    アロジックキャリィ出力信号として出力する手段と、 前記コアロジックキャリィ生成入力端子（Ｇ）に接続さ
    れた第１の入力端子と、前記コアロジックキャリィ伝搬
    入力端子（Ｐ）に接続された第２の入力端子と、前記リ
    ップルキャリィ入力端子（ＲＣＩ）に接続された制御入
    力端子とを持ち、反転選択出力信号として、前記制御入
    力端子の論理値が“０”のとき前記第１の入力端子に供
    給された前記コアロジックキャリィ生成入力信号を反転
    した信号を、前記制御入力端子の論理値が“１”のとき
    前記第２の入力端子に供給された前記コアロジックキャ
    リィ伝搬入力信号を反転した信号を、それぞれ出力する
    ２入力１出力反転マルチプレクサ（３５．１）と前記２
    入力１出力反転マルチプレクサ（３５．１）の出力端子
    を前記リップルキャリィ出力端子（ＲＣＯ）に接続し
    て、前記反転選択出力信号を前記リップルキャリィ出力
    端子（ＲＣＯ）から前記リップルキャリィ出力信号とし
    て出力させる手段とを有する請求項１９又は２０に記載
    のプログラマブル機能ブロック。
  23. 【請求項２３】 前記入力選択ユニットは、論理値を記
    憶して出力する記憶回路を有し、該記憶回路の出力値に
    よって前記選択した信号を決定することを特徴とする請
    求項１９に記載のプログラマブル機能ブロック。
  24. 【請求項２４】 前記入力選択ユニットは、 前記相互接続配線上の信号と固定論理値“１”と固定論
    理値“０”のうち一つの信号を選択して出力する手段と
    してＮ本の制御入力の設定によりＭ本の入力のうち一つ
    を選択して出力するマルチプレクサ（３２）（ここで、
    Ｎ、Ｍは自然数でＮ＜Ｍ）と、 前記固定論理値を供給する手段として１ビットの論理値
    を記憶し出力する記憶回路（６．６）とを含み、 前記記憶回路の出力が、前記マルチプレクサのＭ本の入
    力のうち一本に接続されていることを特徴とする請求項
    １９に記載のプログラマブル機能ブロック。
  25. 【請求項２５】 前記入力選択ユニットは固定論理値
    “０”を供給する手段（２２Ｂ）を含み、該固定論理値
    “０”を供給する手段は、１ビットの論理値を記憶し出
    力する記憶回路（６．５）と、 ソースがグランドに接続され、ゲートが前記記憶回路の
    出力端子に接続された一つのＮＭＯＳトランジスタ（２
    ４）とから成り、 前記ＮＭＯＳトランジスタのドレインを出力とする回路
    であることを特徴とする請求項１９に記載のプログラマ
    ブル機能ブロック。
  26. 【請求項２６】 前記入力選択ユニットは固定論理値
    “１”を供給する手段（２２Ｃ）を含み、該固定論理値
    “１”を供給する手段は、 １ビットの論理値を記憶し出力する記憶回路（６．４）
    と、 ソースが電源に接続され、ゲートが前記記憶回路の出力
    端子に接続された一つのＰＭＯＳトランジスタ（２５）
    とから成り、 前記ＰＭＯＳトランジスタのドレインを出力とする回路
    であることを特徴とする請求項１９に記載のプログラマ
    ブル機能ブロック。
  27. 【請求項２７】 前記入力選択ユニットは固定論理値を
    供給する手段（２２Ａ）を含み、該固定論理値を供給す
    る手段が、 １ビットの論理値を記憶し出力する記憶回路（６．５）
    と、 一端が電源に接続された高抵抗（３１）と、 ソースがグランドに接続され、ゲートが前記記憶回路の
    出力端子に接続され、ドレインが前記高抵抗の他端に接
    続された一つのＮＭＯＳトランジスタ（６．５）とから
    成り、 前記ＮＭＯＳトランジスタの前記ドレインを出力とする
    回路であることを特徴とする請求項１９に記載のプログ
    ラマブル機能ブロック。
  28. 【請求項２８】 請求項１９乃至２７のいずれか１つに
    記載のプログラマブル機能ブロックを複数含み、前記複
    数のプログラマブル機能ブロックのうち少なくとも一つ
    のプログラマブル機能ブロックのリップルキャリィ出力
    端子（ＲＣＯ）が、他のプログラマブル機能ブロックの
    リップルキャリィ入力端子（ＲＣＩ）に接続されている
    プログラマブル機能デバイス。
  29. 【請求項２９】 前記プログラマブル機能デバイスにお
    ける各々の前記プログラマブル機能ブロックに含まれる
    少なくとも１つの前記入力選択ユニットに固定論理値を
    供給する手段が、前記プログラマブル機能デバイスに含
    まれるすべての前記プログラマブル機能ブロックに渡っ
    て単一の回路の出力によって与えられることを特徴とす
    る請求項２８に記載のプログラマブル機能デバイス。
  30. 【請求項３０】 前記プログラマブル機能デバイスにお
    ける各々の前記コアロジック回路の少なくとも１つの前
    記引数入力端子を、前記プログラマブル機能デバイスの
    すべての前記コアロジックに渡って同一の配線に接続
    し、前記同一の配線の各々に一つの前記入力選択ユニッ
    トの出力を接続することを特徴とする請求項２８に記載
    のプログラマブル機能デバイス。
  31. 【請求項３１】 前記プログラマブル機能デバイスにお
    ける各々の前記プログラマブル機能ブロックに含まれる
    少なくとも１つの前記記憶回路を、前記プログラマブル
    機能デバイスに含まれるすべての前記プログラマブル機
    能ブロックに渡って共有することを特徴とする請求項２
    ８に記載のプログラマブル機能デバイス。
  32. 【請求項３２】 請求項３０または請求項３１に記載の
    プログラマブル機能デバイスを複数含み、請求項３０ま
    たは請求項３１に記載のプログラマブル機能デバイスに
    含まれるプログラマブル機能ブロックの数が２種類以上
    あることを特徴とする集積回路。
  33. 【請求項３３】 少なくとも一つの矩形領域に、請求項
    ３０または請求項３１に記載のプログラマブル機能デバ
    イスが含まれることを特徴とする集積回路。
  34. 【請求項３４】 少なくとも１つの奇プログラマブル機
    能ブロック（１．１）と、少なくとも１つの偶プログラ
    マブル機能ブロック（１．２）とを交互に並べたプログ
    ラマブル機能デバイスであって、 前記奇プログラマブル機能ブロック（１．１）は、 第１乃至第４の引数入力端子（Ａ０1，Ａ１1，Ａ２1，
    Ａ３1）からなる第１の引数入力グループと、第１乃至
    第４の引数入力端子（Ｂ０1，Ｂ１1，Ｂ２1，Ｂ３1）か
    らなる第２の引数入力グループと、第１乃至第３のコン
    フィギュレーション入力端子（Ｍ０1，Ｍ１1，Ｍ２1）
    と、第１のコアロジックキャリィ出力信号を出力する第
    １のコアロジックキャリィ出力端子（Ｃ1）と、第１の
    コアロジックキャリィ生成出力信号を出力する第１のコ
    アロジックキャリィ生成出力端子（ＧＯ1）と、第１の
    コアロジックキャリィ伝搬出力信号を出力する第１のコ
    アロジックキャリィ伝搬出力端子（ＰＯ1）と、第１の
    リップル−コアロジックキャリィ入力信号を入力する第
    １のリップル−コアロジックキャリィ入力端子（ＣＣＩ
    1）と、第１の加算出力信号を出力する第１の加算出力
    端子（Ｓ1）とを持つ第１のコアロジック回路（４1）
    と、 相互接続配線と前記第１のコアロジック回路（４1）の
    前記第１及び第２の引数入力グループとに接続されて、
    前記相互接続配線上の信号と固定論理値“１”と固定論
    理値“０”のうち１つを選択して、選択した信号を前記
    第１のコアロジック回路の前記第１及び前記第２の引数
    入力グループの前記第１乃至第４の引数入力端子に与え
    る入力選択ユニットを含む第１の入力ブロック回路（３
    1）と、 前記第１乃至第３のコンフィギュレーション入力端子
    （Ｍ０1，Ｍ１1，Ｍ2１）にそれぞれ接続され、各々が
    １ビットの論理値を記憶して出力する第１乃至第３の記
    憶回路と、 リップルキャリィ伝搬路（７）からリップルキャリィ入
    力信号を入力するリップルキャリィ入力端子（ＲＣＩ）
    と、前記リップルキャリィ伝搬路（７）へリップルキャ
    リィ反転出力信号を出力するリップルキャリィ反転出力
    端子（ＲＣＯｂ）と、前記第１のリップル−コアロジッ
    クキャリィ入力端子（ＣＣＩ1）へ第１のリップル−コ
    アロジックキャリィ出力信号を前記第１のリップル−コ
    アロジックキャリィ入力信号として与える第１のリップ
    ル−コアロジックキャリィ出力端子（ＣＣＯ1）と、前
    記第１のコアロジックキャリィ生成出力端子（ＧＯ1）
    からの前記第１のコアロジックキャリィ生成出力信号を
    第１のコアロジックキャリィ生成入力信号として入力す
    る第１のコアロジックキャリィ生成入力端子（Ｇ1）
    と、前記第１のコアロジックキャリィ伝搬出力端子（Ｇ
    Ｐ1）からの前記第１のコアロジックキャリィ伝搬出力
    信号を第１のコアロジックキャリィ伝搬入力信号として
    入力する第１のコアロジックキャリィ伝搬入力端子（Ｐ
    1）とを持つ奇キャリィロジック回路（５．１）とを有
    し、 前記偶プログラマブル機能ブロック（１．２）は、 第１乃至第４の引数入力端子（Ａ０2，Ａ１2，Ａ２2，
    Ａ３2）からなる第３の引数入力グループと、第１乃至
    第４の引数入力端子（Ｂ０2，Ｂ１2，Ｂ２2，Ｂ３2）か
    らなる第４の引数入力グループと、第４乃至第６のコン
    フィギュレーション入力端子（Ｍ０2，Ｍ１2，Ｍ２2）
    と、第２のコアロジックキャリィ出力信号を出力する第
    ２のコアロジックキャリィ出力端子（Ｃ2）と、第２の
    コアロジックキャリィ生成出力信号を出力する第２のコ
    アロジックキャリィ生成出力端子（ＧＯ2）と、第２の
    コアロジックキャリィ伝搬出力信号を出力する第２のコ
    アロジックキャリィ伝搬出力端子（ＰＯ2）と、第２の
    リップル−コアロジックキャリィ入力信号を入力する第
    ２のリップル−コアロジックキャリィ入力端子（ＣＣＩ
    2）と、第２の加算出力信号を出力する第２の加算出力
    端子（Ｓ2）とを持つ第２のコアロジック回路（４2）
    と、 前記相互接続配線と前記第２のコアロジック回路
    （４2）の前記第３及び第４の引数入力グループとに接
    続されて、前記相互接続配線上の信号と固定論理値
    “１”と固定論理値“０”のうち１つを選択して、選択
    した信号を前記第２のコアロジック回路の前記第３及び
    前記第４の引数入力グループの前記第１乃至第４の引数
    入力端子に与える入力選択ユニットを含む第２の入力ブ
    ロック回路（３2）と、 前記第４乃至第６のコンフィギュレーション入力端子
    （Ｍ０２，Ｍ１２，Ｍ２２）にそれぞれ接続され、各々
    が１ビットの論理値を記憶して出力する第４乃至第６の
    記憶回路と、 前記リップルキャリィ伝搬路（７）からリップルキャリ
    ィ反転入力信号を入力するリップルキャリィ反転入力端
    子（ＲＣＩｂ）と、前記リップルキャリィ伝搬路（７）
    へリップルキャリィ出力信号を出力するリップルキャリ
    ィ出力端子（ＲＣＯ）と、前記第２のリップル−コアロ
    ジックキャリィ入力端子（ＣＣＩ2）へ第２のリップル
    −コアロジックキャリィ出力信号を前記第２のリップル
    −コアロジックキャリィ入力信号として与える第２のリ
    ップル−コアロジックキャリィ出力端子（ＣＣＯ2）
    と、前記第２のコアロジックキャリィ生成出力端子（Ｇ
    Ｏ2）からの前記第２のコアロジックキャリィ生成出力
    信号を第２のコアロジックキャリィ生成入力信号として
    入力する第２のコアロジックキャリィ生成入力端子（Ｇ
    2）と、前記第２のコアロジックキャリィ伝搬出力端子
    （ＧＰ2）からの前記第２のコアロジックキャリィ伝搬
    出力信号を第２のコアロジックキャリィ伝搬入力信号と
    して入力する第２のコアロジックキャリィ伝搬入力端子
    （Ｐ2）とを持つ偶キャリィロジック回路（５．２）と
    を有し、 前記奇キャリィロジック回路（５．１）の前記リップル
    キャリィ反転出力端子（ＲＣＯｂ）を前記偶キャリィロ
    ジック回路（５．２）の前記リップルキャリィ反転入力
    端子（ＲＣＩｂ）に接続して、前記リップルキャリィ反
    転出力信号を前記リップルキャリィ反転入力信号として
    供給する第１の供給手段と、前記偶キャリィロジック回
    路（５．２）の前記リップルキャリィ出力端子（ＲＣ
    Ｏ）を前記奇キャリィロジック回路（５．１）の前記リ
    ップルキャリィ入力端子（ＲＣＩ）に接続して、前記リ
    ップルキャリィ出力信号を前記リップルキャリィ入力信
    号として供給する第２の供給手段のいずれか一方又は両
    方を有することを特徴とするプログラマブル機能デバイ
    ス。
  35. 【請求項３５】 前記第１及び第２のコアロジック回路
    の各々が、前記請求項１乃至４のいずれか１つに記載の
    コアロジック回路である、請求項３４に記載のプログラ
    マブル機能デバイス。
  36. 【請求項３６】 前記奇キャリィロジック回路（５．
    １）は、 前記リップルキャリィ入力端子（ＲＣＩ）を前記第１の
    リップル−コアロジックキャリィ出力端子（ＣＣＯ1）
    に接続して、前記リップルキャリィ入力信号を前記第１
    のリップル−コアロジックキャリィ出力端子（ＣＣ
    Ｏ1）から前記第１のリップル−コアロジックキャリィ
    出力信号として出力させる手段と、 前記第１のコアロジックキャリィ生成入力端子（Ｇ1）
    に接続された入力端子を持ち、前記第１のコアロジック
    キャリィ生成入力信号を反転して、反転コアロジックキ
    ャリィ生成信号を出力する第１のインバータ（１５．
    １）と、 前記第１のコアロジックキャリィ伝搬入力端子（Ｐ1）
    に接続された入力端子を持ち、前記第１のコアロジック
    キャリィ伝搬入力信号を反転して、反転コアロジックキ
    ャリィ伝搬信号を出力する第２のインバータ（１５．
    ２）と、 前記第１のインバータ（１５．１）の出力端子に接続さ
    れた第１の入力端子と、前記第２のインバータ（１５．
    ２）の出力端子に接続された第２の入力端子と、前記リ
    ップルキャリィ入力端子（ＲＣＩ）に接続された第３の
    入力端子とを持ち、前記第２の入力端子から供給される
    前記反転コアロジックキャリィ伝搬信号と前記第３の入
    力端子から供給される前記リップルキャリィ入力信号と
    の論理積の結果と、前記第１の入力端子から供給される
    前記反転コアロジックキャリィ生成信号との論理和の否
    定をとり、論理積・論理和否定出力信号を出力する否定
    論理和・論理積回路（５２）と、 該否定論理和・論理積回路（５２）の出力端子を前記リ
    ップルキャリィ反転出力端子（ＲＣＯｂ）に接続して、
    前記論理積・論理和否定出力信号を前記リップルキャリ
    ィ反転出力端子（ＲＣＯｂ）から前記リップルキャリィ
    反転出力信号として出力させる手段とを有し、 前記偶キャリィロジック回路（５．２）は、 前記リップルキャリィ反転入力端子（ＲＣＩｂ）に接続
    された入力端子を持ち、前記リップルキャリィ反転入力
    信号を反転して、リップルキャリィ入力信号を出力する
    第３のインバータ（１５．３）と、 該第３のインバータ（１５．３）の出力端子を前記第２
    のリップル−コアロジックキャリィ出力端子（ＣＣ
    Ｏ2）に接続して、前記リップルキャリィ入力信号を前
    記第２のリップル−コアロジックキャリィ出力端子（Ｃ
    ＣＯ2）から前記第２のリップル−コアロジックキャリ
    ィ出力信号として出力させる手段と、 前記第２のコアロジックキャリィ生成入力端子（Ｇ2）
    に接続された第１の入力端子と、前記第２のコアロジッ
    クキャリィ伝搬入力端子（Ｐ2）に接続された第２の入
    力端子と、前記リップルキャリィ反転入力端子（ＲＣＩ
    ｂ）に接続された第３の入力端子とを持ち、前記第２の
    入力端子に供給された前記第２のコアロジックキャリィ
    伝搬入力信号と前記第３の入力端子に供給された前記リ
    ップルキャリィ反転入力信号との論理和の結果と、前記
    第１の入力端子に供給された前記第１のコアロジックキ
    ャリィ生成入力信号との論理積の否定をとって、論理和
    ・論理積否定出力信号を出力する否定論理積・論理和回
    路（１４．１）と、 前記否定論理積・論理和回路（１４．１）の出力端子を
    前記リップルキャリィ出力端子（ＲＣＯ）に接続して、
    前記論理和・論理積否定出力信号を前記リップルキャリ
    ィ出力端子（ＲＣＯ）から前記リップルキャリィ出力信
    号として出力させる手段と有することを特徴とする請求
    項３４又は３５に記載のプログラマブル機能デバイス。
  37. 【請求項３７】 前記入力選択ユニットは、論理値を記
    憶して出力する記憶回路を有し、該記憶回路の出力値に
    よって前記選択した信号を決定することを特徴とする請
    求項３４に記載のプログラマブル機能デバイス。
  38. 【請求項３８】 前記入力選択ユニットは、 前記相互接続配線上の信号と固定論理値“１”と固定論
    理値“０”のうち一つの信号を選択して出力する手段と
    してＮ本の制御入力の設定によりＭ本の入力のうち一つ
    を選択して出力するマルチプレクサ（３２）（ここで、
    Ｎ、Ｍは自然数でＮ＜Ｍ）と、 前記固定論理値を供給する手段として１ビットの論理値
    を記憶し出力する記憶回路（６．６）とを含み、 前記記憶回路の出力が、前記マルチプレクサのＭ本の入
    力のうち一本に接続されていることを特徴とする請求項
    ３４に記載のプログラマブル機能デバイス。
  39. 【請求項３９】 前記入力選択ユニットは固定論理値
    “０”を供給する手段（２２Ｂ）を含み、該固定論理値
    “０”を供給する手段は、 １ビットの論理値を記憶し出力する記憶回路（６．５）
    と、 ソースがグランドに接続され、ゲートが前記記憶回路の
    出力端子に接続された一つのＮＭＯＳトランジスタ（２
    ４）とから成り、 前記ＮＭＯＳトランジスタのドレインを出力とする回路
    であることを特徴とする請求項３４に記載のプログラマ
    ブル機能デバイス。
  40. 【請求項４０】 前記入力選択ユニットは固定論理値
    “１”を供給する手段（２２Ｃ）を含み、該固定論理値
    “１”を供給する手段は、 １ビットの論理値を記憶し出力する記憶回路（６．４）
    と、 ソースが電源に接続され、ゲートが前記記憶回路の出力
    端子に接続された一つのＰＭＯＳトランジスタ（２５）
    とから成り、 前記ＰＭＯＳトランジスタのドレインを出力とする回路
    であることを特徴とする請求項３４に記載のプログラマ
    ブル機能デバイス。
  41. 【請求項４１】 前記入力選択ユニットは固定論理値を
    供給する手段（２２Ａ）を含み、該固定論理値を供給す
    る手段が、 １ビットの論理値を記憶し出力する記憶回路（６．５）
    と、 一端が電源に接続された高抵抗（３１）と、 ソースがグランドに接続され、ゲートが前記記憶回路の
    出力端子に接続され、ドレインが前記高抵抗の他端に接
    続された一つのＮＭＯＳトランジスタ（６．５）とから
    成り、 前記ＮＭＯＳトランジスタの前記ドレインを出力とする
    回路であることを特徴とする請求項３４に記載のプログ
    ラマブル機能デバイス。
  42. 【請求項４２】 前記プログラマブル機能デバイスにお
    ける各々の前記プログラマブル機能ブロックに含まれる
    少なくとも１つの前記入力選択ユニットに固定論理値を
    供給する手段が、前記プログラマブル機能デバイスに含
    まれるすべての前記プログラマブル機能ブロックに渡っ
    て単一の回路の出力によって与えられることを特徴とす
    る請求項３４乃至４１のいずれか１つに記載のプログラ
    マブル機能デバイス。
  43. 【請求項４３】 前記プログラマブル機能デバイスにお
    ける各々の前記コアロジック回路の少なくとも１つの前
    記引数入力端子を、前記プログラマブル機能デバイスの
    すべての前記コアロジックに渡って同一の配線に接続
    し、前記同一の配線の各々に一つの前記入力選択ユニッ
    トの出力を接続することを特徴とする請求項３４乃至４
    １のいずれか１つに記載のプログラマブル機能デバイ
    ス。
  44. 【請求項４４】 前記プログラマブル機能デバイスにお
    ける各々の前記プログラマブル機能ブロックに含まれる
    少なくとも１つの前記記憶回路を、前記プログラマブル
    機能デバイスに含まれるすべての前記プログラマブル機
    能ブロックに渡って共有することを特徴とする請求項３
    ４乃至４１のいずれか１つに記載のプログラマブル機能
    デバイス。
  45. 【請求項４５】 請求項４３または請求項４４に記載の
    プログラマブル機能デバイスを複数含み、請求項４３ま
    たは請求項４４に記載のプログラマブル機能デバイスに
    含まれるプログラマブル機能ブロックの数が２種類以上
    あることを特徴とする集積回路。
  46. 【請求項４６】 少なくとも一つの矩形領域に、請求項
    ４３または請求項４４に記載のプログラマブル機能デバ
    イスが含まれることを特徴とする集積回路。
  47. 【請求項４７】 請求項１９乃至２７のいずれか１つに
    記載のプログラマブル機能ブロックと、 前記加算出力端子（Ｓ）に接続された第１のデータ入力
    端子（ＤI1）と、クロック信号が供給される第１のクロ
    ック入力端子（ＣＬＫ1）と、第１のクロックイネーブ
    ル入力信号が供給される第１のクロックイネーブル入力
    端子（Ｅ1）と、第１のセット／リセット入力信号が供
    給される第１のセット／リセット入力端子（ＳＲ1）
    と、第４のコンフィギュレーション入力端子（Ｍ３1）
    と、第１のデータ入力端子（ＤＯ1）とを持つ第１のレ
    ジスターブロック（４１．０）と、 前記コアロジックキャリィ出力端子（Ｃ）に接続された
    第２のデータ入力端子（ＤI2）と、前記クロック信号が
    供給される第２のクロック入力端子（ＣＬＫ2）と、第
    ２のクロックイネーブル入力信号が供給される第２のク
    ロックイネーブル入力端子（Ｅ2）と、第２のセット／
    リセット入力信号が供給される第２のセット／リセット
    入力端子（ＳＲ2）と、第５のコンフィギュレーション
    入力端子（Ｍ３2）と、第２のデータ入力端子（ＤＯ2）
    とを持つ第２のレジスターブロック（４１．１）と、 前記第４のコンフィギュレーション入力端子（Ｍ３1）
    に接続された第４の記憶回路（６．８０）と、 前記第５のコンフィギュレーション入力端子（Ｍ３2）
    に接続された第５の記憶回路（６．８１）と、 前記相互接続配線（８）と前記第１のクロックイネーブ
    ル入力端子（Ｅ1）とに接続されて、前記第１のクロッ
    クイネーブル入力端子（Ｅ1）へ前記第１のクロックイ
    ネーブル入力信号を与える第１のクロックイネーブル用
    入力選択回路（３．Ｅ０）と、 前記相互接続配線（８）と前記第２のクロックイネーブ
    ル入力端子（Ｅ2）とに接続されて、前記第２のクロッ
    クイネーブル入力端子（Ｅ2）へ前記第２のクロックイ
    ネーブル入力信号を与える第２のクロックイネーブル用
    入力選択回路（３．Ｅ１）と、 前記相互接続配線（８）と前記第１のセット／リセット
    入力端子（ＳＲ1）とに接続されて、前記第１のセット
    ／リセット入力端子（ＳＲ1）へ前記第１のセット／リ
    セット入力信号を与える第１のセット／リセット用入力
    選択回路（３．ＳＲ０）と、 前記相互接続配線（８）と前記第２のセット／リセット
    入力端子（ＳＲ2）とに接続されて、前記第２のセット
    ／リセット入力端子（ＳＲ2）へ前記第２のセット／リ
    セット入力信号を与える第２のセット／リセット用入力
    選択回路（３．ＳＲ１）と、 前記第１のデータ出力端子（ＤＯ1）と前記相互接続配
    線（８）とに接続されて、前記第１のデータ出力端子
    （ＤＯ1）から出力される第１のデータ出力信号を前記
    相互接続配線（８）へ出力する第１の出力ユニット（４
    ２．０）と、 前記第２のデータ出力端子（ＤＯ2）と前記相互接続配
    線（８）とに接続されて、前記第２のデータ出力端子
    （ＤＯ2）から出力される第２のデータ出力信号を前記
    相互接続配線（８）へ出力する第２の出力ユニット（４
    ２．１）と、 を有することを特徴とするプログラマブル機能モジュー
    ル。
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