JP2014131365A - プログラマブル論理の特定用途向け集積回路等価物および関連の方法 - Google Patents
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Abstract
【解決手段】FPGAのASIC等価物の提供は、複数のいわゆるハイブリッド論理素子(HLE)を含むASICアーキテクチャを使用することによって、促進され、より効率的、経済的に実行される。各HLEは、FPGA論理素子(LE)の完全機能の一部を提供可能である。ユーザの論理設計を実装する各FPGA LEの機能は、ユーザの論理を再合成することなく単一または複数のHLEへとマッピング可能である。必要な数のHLEだけが、各LEの関数を実行するために使用される。LE間および(1)単一のHLEまたは(2)HLE群間の1対1の等価性によって、FPGA設計とASIC設計との間のいずれの方向においてもマッピングが(再合成することなく)促進される。
【選択図】図3
Description
例えば、本発明は以下の項目を提供する。
(項目1)
第2および第3の選択回路入力信号のうち一つを選択回路出力信号として選択するために、第1の選択回路入力信号を使用する選択回路、
第1および第2の論理回路入力信号の論理関数である論理回路出力信号を供給する論理回路、および
第1および第2の論理回路入力信号のうち少なくとも一つを、選択回路出力信号または論理素子外の信号から取り出すことを可能にする、プログラマブル相互接続回路
を含む、論理素子回路。
(項目2)
選択回路がマルチプレクサ回路を含む、項目1記載の回路。
(項目3)
論理回路がNAND回路を含む、項目1記載の回路。
(項目4)
プログラマブル相互接続回路がマスク・プログラマブル回路を含む、項目1記載の回路。
(項目5)
プログラマブル回路がプログラマブル・バイア回路を含む、項目1記載の回路。
(項目6)
第1、第2、第3の選択回路入力信号のうち一つを論理回路出力信号から取り出すことを可能にする、さらに別のプログラマブル相互接続回路をさらに含む、項目1記載の回路。
(項目7)
第1、第2、第3の選択回路入力信号のうち少なくとも一つを論理素子外の信号から取り出すことを可能にする、さらに別のプログラマブル相互接続回路をさらに含む、項目6記載の回路。
(項目8)
第1および第2のさらに別の論理回路入力信号の論理関数であるさらに別の論理回路出力信号を供給する、さらに別の論理回路をさらに含む、項目1記載の回路。
(項目9)
第1および第2のさらに別の論理回路入力信号のうち少なくとも一つを、選択回路出力信号または論理素子外の信号から取り出すことを可能にする、さらに別のプログラマブル相互接続回路をさらに含む、項目8記載の回路。
(項目10)
第1および第2のさらに別の論理回路入力信号のうち少なくとも一つを、論理回路出力信号から取り出すことを可能にする、さらに別のプログラマブル相互接続回路をさらに含む、項目8記載の回路。
(項目11)
第1および第2のさらに別の論理回路入力信号のうち少なくとも一つを、選択回路出力信号または論理素子外の信号から取り出すことを可能にする、追加的なプログラマブル相互接続回路をさらに含む、項目10記載の回路。
(項目12)
それぞれが項目1記載の複数の論理素子回路を含む、集積回路デバイス。
(項目13)
少なくとも数個の論理素子回路それぞれからの信号を、論理素子回路に隣接する別の論理素子回路に供給することを可能にする、さらに別のプログラマブル相互接続回路をさらに含む、項目12記載のデバイス。
(項目14)
プログラマブル相互接続回路はデバイス層の第1サブセット中に提供され、さらに別のプログラマブル相互接続回路もまたデバイス層の第1サブセット中に提供される、項目13記載のデバイス。
(項目15)
少なくとも数個の論理素子回路それぞれからの信号を、論理素子回路に隣接しない別の論理素子回路に供給することを可能にする、追加的なプログラマブル相互接続回路をさらに含む、項目14記載のデバイス。
(項目16)
追加的なプログラマブル相互接続回路が、少なくとも部分的に、デバイス層の第1サブセット中にはないデバイス層中に提供されている、項目15記載のデバイス。
(項目17)
それぞれがFPGAの単一のLEの関数能力の一部を提供可能であり、必要に応じて組み合わせ可能で任意の単一のLEによって実行される概ねすべての関数を実行する、複数のHLEを含むASICアーキテクチャを使用して、FPGAと略等価なASICを設計する方法であって、
ユーザの論理設計を合成する工程と、
合成された論理設計をFPGA設計にマッピングする工程と、
FPGA設計の各LEを、ASIC設計の単一または複数のHLEに再マッピングする工程と
を含む方法。
(項目18)
マッピングが、FPGA用ネットリストおよび配置情報を生成することを含む、項目17記載の方法。
(項目19)
再マッピングが、FPGA用ネットリストおよび配置情報上で実行される、項目18記載の方法。
(項目20)
再マッピングが、ASIC用ネットリストおよび配置情報を生成することを含む、項目17記載の方法。
(項目21)
再マッピングが、ASIC用ネットリストおよび配置情報を生成することを含む、項目19記載の方法。
(項目22)
項目17記載の方法を使用して作成される、ASIC。
(項目23)
再マッピングが、単一のHLEによっては実行不可能な任意のLEの関数を実行するために、互いに隣接した複数のHLEを使用することを含む、項目17記載の方法。
(項目24)
再マッピングが、FPGA LEの関数を単一または複数のHLEに再マッピングする際に、論理圧縮を採用することを含む、項目17記載の方法。
(項目25)
再マッピングが、各FPGA LEの(1)論理関数および(2)レジスタ関数を、異なるHLEまたはHLE群のそれぞれにさらに再マッピングすることを含む、項目17記載の方法。
(項目26)
それぞれがFPGAの単一のLEの関数能力の一部を提供可能であり、必要に応じて組み合わせ可能で任意の単一のLEによって実行される概ねすべての関数を実行する、複数のHLEを含むASICアーキテクチャを使用して、機能的に略等価なFPGAおよびASICを設計する方法であって
ユーザの論理設計を合成する工程と、
合成された論理設計をFPGA設計にマッピングする工程と、
合成された論理設計をASIC設計にマッピングする工程と
を含む方法。
(項目27)
FPGA設計へのマッピングが、FPGA用ネットリストおよび配置情報を生成することを含む、項目26記載の方法。
(項目28)
ASIC設計へのマッピングが、ASIC用ネットリストおよび配置情報を生成することを含む、項目26記載の方法。
(項目29)
項目26記載の方法を使用して作成される、ASIC。
(項目30)
ASIC設計へのマッピングが、FPGA LEの関数を実行するためにHLEを使用することを含む、項目26記載の方法。
(項目31)
上記使用が、単一のHLEによっては実行不可能な任意のLEの関数を実行するために、互いに隣接した複数のHLEを採用することを含む、項目30記載の方法。
(項目32)
上記使用が、単一または複数のHLEによるFPGA LEの関数の実行を促進するために、論理圧縮を採用することを含む、項目30記載の方法。
(項目33)
上記使用が、FPGA LEの(1)論理関数および(2)レジスタ関数を実行するために、異なるHLEまたはHLE群のそれぞれを使用すること、
を含む、項目30記載の方法。
(項目34)
それぞれがFPGAの単一のLEの関数能力の一部を提供可能であり、必要に応じて組み合わせ可能で任意の単一のLEによって実行される概ねすべての関数を実行する、複数のHLEを含むアーキテクチャを有するASICと等価な、FPGAを設計する方法であって、
ユーザの論理設計を合成する工程と、
FPGA LEの関数を実行するためのHLEの使用に基づいて、合成された論理設計をASIC設計にマッピングする工程と
を含む方法。
(項目35)
それぞれがFPGAの単一のLEの関数能力の一部を提供可能であり、必要に応じて組み合わせ可能で任意の単一のLEによって実行される概ねすべての関数を実行する、複数のHLEを含むアーキテクチャを有するASICと等価な、FPGAを設計する方法であって、
ユーザの論理設計を合成する工程と、
FPGA LEの関数を実行するためのHLEの使用に基づいて、合成された論理設計をASIC設計にマッピングする工程と
ASIC設計をFPGA設計に再マッピングする工程と
を含む方法。
(項目36)
マッピングが、ASIC用ネットリストおよび配置情報を生成することを含む、項目35記載の方法。
(項目37)
再マッピングが、FPGA用ネットリストおよび配置情報に基づいて実行される、項目36記載の方法。
(項目38)
再マッピングが、FPGA用ネットリストおよび配置情報を生成することを含む、項目35記載の方法。
(項目39)
再マッピングが、FPGA用ネットリストおよび配置情報を生成することを含む、項目37記載の方法。
(項目40)
項目35記載の方法を用いて形成される、FPGA。
(項目41)
マッピングが、単一のHLEによっては実行不可能な任意のLEの関数を実行するために、互いに隣接した複数のHLEを使用することを含む、項目35記載の方法。
(項目42)
マッピングが、単一のHLEによっては実行不可能な任意のLEの関数を実行するために、どのHLEが同時に使用中であるかを記録することをさらに含む、項目41記載の方法。
(項目43)
再マッピングが、それぞれのLEに対して再マッピングするHLE群を特定するために、上記記録することを使用することを含む、項目42記載の方法。
(項目44)
マッピングが、少なくとも数個のFPGA LEの関数を実行するためにHLEを使用する際に、論理圧縮を採用することを含む、項目35記載の方法。
(項目45)
マッピングが、各FPGA LEの任意の(1)論理関数および(2)レジスタ関数を、異なるHLEまたはHLE群のそれぞれに、さらにマッピングすることを含む、項目35記載の方法。
(項目46)
完全に利用されていれば、FPGAの完全に利用されたLEの能力のうち一部のみを実行する能力をそれぞれが有し、各LEの関数がHLEまたはHLE群の一つにそれぞれマッピングされる複数のASICを含む、プログラムされたFPGAと機能的に等価なASIC。
(項目47)
組み合わせ論理能力が、1入力ルックアップ・テーブル回路、2個の2入力NANDゲートもしくは該NANDゲートの論理等価物を実質的に含む論理素子回路。
(項目48)
ルックアップ・テーブル回路が、2個の選択可能な入力および選択制御入力を有するマルチプレクサ回路を含む、項目47記載の回路。
(項目49)
ルックアップ・テーブル回路およびNANDゲートもしくはその論理等価物へ、から、および間で、信号を選択的に伝達するプログラマブル相互接続回路を追加的に含む、項目47記載の回路。
(項目50)
出力バッファ回路を追加的に含む、項目47記載の回路。
(項目51)
ルックアップ・テーブル、またはNANDゲートもしくは論理等価物のうち少なくとも一つの出力信号を、出力バッファ回路へと選択的に供給するプログラマブル相互接続回路を追加的に含む、項目50記載の回路。
(項目52)
プログラマブル相互接続回路が少なくとも部分的にマスク・プログラマブルである、項目49記載の回路。
(項目53)
プログラマブル相互接続回路が少なくとも部分的にバイア・プログラマブルである項目47記載の回路。
(項目54)
それぞれが項目47記載の、複数の論理素子回路を含むASIC。
(項目55)
機能的に等価なFPGAの各論理素子の概ねすべての関数が、論理素子回路もしくは論理素子回路群のうち一つによってそれぞれ実行される、項目54記載のASIC。
(項目56)
FPGAのLEに合成された論理を実装可能なHLEを含む、ストラクチャードASIC。
(項目57)
論理がLEにマッピングされ、HLEに再マッピングされる、項目56記載のストラクチャードASIC。
(項目58)
各LEの全関数がHLE単独にまたはHLE群によって実行される、項目56記載のストラクチャードASIC。
グループ1:A1/A2/B1
グループ2:A3/A4
グループ3:B2/C1/C2/C3
グループ4:B3/B4
グループ5:D1/E1/E2/F1
グループ6:D2/D3/D4
グループ7:F2
グループ1:FPGA LE A1の組み合わせ論理
グループ2:FPGA LE A1のレジスタ関数
グループ3:FPGA LE B1の組み合わせ論理
グループ4:FPGA LE B1のレジスタ関数
グループ5:FPGA LE C1の組み合わせ論理
グループ6:FPGA LE D1の組み合わせ論理
グループ7:FPGA LE E1の組み合わせ論理
直前のリストでは、(図16に示すような)行の文字および列の数字は、二次元FPGA LEアレイにおいてLEを参照付けをしやすくするよう使用される。
LE中に実装された関数の実装としてのみ使用することに制約されている。これによって、後に情報850を、素子870中のLEベース形態への1対1マッピング860が可能となる。
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