JPH10320451A - ゲートアレイ用ネットデータ作成方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＰＧＡ用ネット接続情報からゲート・アレ
イのネット接続情報を作成するゲートアレイ用ネットデ
ータ作成方法に関し、ＦＰＧＡと同一の階層状態でのゲ
ートアレイ開発が可能になると同時に、複数のＦＰＧＡ
から１つのゲートアレイを開発する方法を提供すること
を目的とする。 【解決手段】 回路図入力ツールで作成したＦＰＧＡの
回路図に階層間接続コネクタを付与し、各階層単位にＦ
ＰＧＡ用ネットを出力し、階層構造を保持した状態で論
理合成ツールにネットを読み込み、論理合成ツールで各
階層単位に論理変換を行い、変換データを任意の規模の
ブロックへ展開して再合成を行い、再合成した結果をも
とにゲートアレイ用ネットを出力し、再合成したブロッ
ク単位での配置または全てのブロックを展開した状態で
のゲートアレイのセル配置およびセル間の配線を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＰＧＡ（フィー
ルド・プログラマブル・ゲート・アレイ）用ネット接続
情報からゲート・アレイのネット接続情報を作成するゲ
ートアレイ用ネットデータ作成方法に関する。

【０００２】

【従来の技術】従来、ＦＰＧＡ用のネット接続情報から
ゲート・アレイのネット接続情報を作成する場合、回路
の再設計を行うか、ＦＰＧＡのネットの階層構造を破壊
してフラットなネットにする必要があった。

【０００３】図５は、ＦＰＧＡからゲートアレイを開発
する従来の作業手順を示すフローチャート図である。ま
ず、階層設計によるＦＰＧＡ用論理回路図を作成し（ス
テップＳ１１）、このＦＰＧＡ用論理回路図から出力さ
れるセル情報および接続情報を出力する（ステップＳ１
２）。このＦＰＧＡ用論理ネットをもとにセルの配置お
よびセル間の配線を行う（ステップＳ１３）。

【０００４】次いで、ＦＰＧＡ配置配線後のＦＰＧＡセ
ル情報および接続情報を出力する（ステップＳ１４）。
そして、このデータを論理合成ツールで読み込む（ステ
ップＳ１５）。論理合成ツールには現在使用のセルから
別のテクノロジーのセルへ等価論理で変換する機能があ
り、ＦＰＧＡのセル情報をゲートアレイのセル情報に変
換する（ステップＳ１６）。

【０００５】次いで、セル情報交換後のデータに対し論
理合成を行い（ステップＳ１７）、論理合成された接続
情報を出力する（ステップＳ１８）。そして、この出力
されたセル情報および接続情報により遅延シミュレーシ
ョンを実施し（ステップＳ１９）、ステップＳ１８で出
力されたセル情報および接続情報によりセル配置および
セル間の配線を行う（ステップＳ２０）。

【０００６】図６は、回路図再設計によりゲートアレイ
を開発する従来の作業手順を示すフローチャート図であ
る。まず、階層設計によるゲートアレイ用論理回路図を
作成し（ステップＳ２１）、このゲートアレイ用論理回
路図から出力されるセル情報および接続情報を出力する
（ステップＳ２２）。

【０００７】そして、この出力されたセル情報および接
続情報により遅延シミュレーションを実施し（ステップ
Ｓ２３）、ステップＳ２２で出力されたセル情報および
接続情報によりセル配置およびセル間の配線を行う（ス
テップＳ２４）。

【０００８】

【発明が解決しようとする課題】前述した従来の作業手
順では、ＦＰＧＡ用に作成した回路図から出力したネッ
トでゲートアレイを開発しようとした場合、論理設計時
の階層構造を保持した状態での論理変換が行えないた
め、ゲートアレイ用の回路図を再入力するか、ＦＰＧＡ
全体の論理規模単位でのゲートアレイへの変換しか行え
ず、大規模なＦＰＧＡをゲートアレイ化する場合に再入
力に時間がかかり、論理規模が大きすぎて検証がやりず
らく、ゲートアレイ化が行えないといった不都合が生じ
る。

【０００９】すなわち、図５に示す従来の作業手順にお
いて、設計段階では階層構造を保持した回路図であった
ものが、ＦＰＧＡ配置配線を行うことにより階層が破壊
された状態でのセル変換になるため、論理合成を行うに
も階層構造が破壊された状態での論理合成になる。

【００１０】ゲートアレイ用ネット出力（ステップＳ１
８）は、階層が破壊された状態であるため、このネット
出力に対して遅延シミュレーション（ステップＳ１９）
を実施しようとしても、階層構造が保持されていないた
めにブロック単位での遅延シミュレーションが実行でき
ない。

【００１１】また、ゲート・アレイ配置配線（ステップ
Ｓ２０）を行う場合でのゲートアレイ論理合成が階層構
造を破壊した状態での論理合成のため、１ブロックイコ
ール１チップの定義になるためＦＰＧＡの規模が大きい
場合に配置配線が行えないケースが発生する。

【００１２】また、図６に示す従来の作業手順では、回
路図を再設計する必要があり、ＦＰＧＡからの変換であ
っても、開発期間が新規開発とほぼ変わらないという不
都合がある。

【００１３】本発明は、このような従来の課題を解決す
るためになされたもので、ＦＰＧＡと同一の階層状態で
のゲートアレイ開発が可能になると同時に、複数のＦＰ
ＧＡから１つのゲートアレイを開発することが可能なゲ
ートアレイ用ネットデータ作成方法を提供することを目
的とする。

【００１４】

【課題を解決するための手段】本発明によるゲートアレ
イ用ネットデータ作成方法は、回路図入力ツールで作成
したＦＰＧＡの回路図に階層間接続コネクタを付与し、
各階層単位にＦＰＧＡ用ネットを出力し、階層構造を保
持した状態で論理合成ツールにネットを読み込み、論理
合成ツールで各階層単位に論理変換を行い、変換データ
を任意の規模のブロックへ展開して再合成を行い、再合
成した結果をもとにゲートアレイ用ネットを出力し、再
合成したブロック単位での配置または全てのブロックを
展開した状態でのゲートアレイのセル配置およびセル間
の配線を行い、ＦＰＧＡと同一の階層状態でゲートアレ
イを開発する。

【００１５】本発明によれば、ＦＰＧＡ用に作成した回
路図の各階層に対して階層間接続用のコネクタを入力す
ることにより、各階層単位に論理合成ツールへ読み込ま
せることが可能となり、階層間の接続が可能となること
から任意の大きさのブロックへの展開も可能となり、ブ
ロック単位の論理合成およびシミュレーションが可能と
なり、ゲートアレイ開発時に問題となる１ブロックの許
容範囲内でのゲートアレイ用ネットデータの作成が行え
るようになった。

【００１６】

【発明の実施の形態】図１は、本発明によるゲートアレ
イ用ネットデータ作成方法の作業手順を示すフローチャ
ート図である。まず、階層設計によるＦＰＧＡ用論理回
路図を作成する（ステップＳ１）。

【００１７】回路図の作成方法としては、階層構造を持
った回路図が必要である。階層構造を持った回路図と
は、図２に示すように、上位階層１ａに基本的に論理ブ
ロックを配置し（図ａ）、下位階層１ｂ，１ｃに各論理
ブロックを構成する論理ゲートを配置する（図ｂ，図
ｃ）。

【００１８】論理ブロックは論理ゲートの集合体であ
り、他の論理ブロックとの組み合わせも可能である。こ
の例では上位階層１ａに論理ブロックＡ（ＢＬＫＡ）と
論理ブロックＢ（ＢＬＫＢ）とが示されており、下位階
層１ｂに論理ブロックＡの内容を示す論理ゲート（３入
力アンドゲート）と、論理ブロックＢの内容を示す論理
ゲート（インバータ）とが示されている。

【００１９】論理ゲートと論理ブロックを組み合わせた
回路図の終端部分に信号名１１を付与することにより上
位階層１ａへ端子名１２として反映されることにより、
上位階層１ａと下位階層１ｂとの間で階層間接続が可能
となる。

【００２０】図３は、図２の階層構造を破壊した回路図
である。図２の論理ブロックＡ，Ｂの下位階層１ｂ，１
ｃを全て上位階層１ａに反映せさたことにより、図３に
示すように論理ブロックのない論理ゲートのみの回路図
になる。

【００２１】しかし、現在の論理合成ツールで図２の階
層構造の回路図から出力されたネットを個々に読み込ん
だ場合、図２に示すような上下階層の接続が認識できな
いという不都合が発生するので、各階層の外部端子に接
続コネクタを入力する必要がある（ステップＳ２）。

【００２２】図４に、論理ブロックＡの下位階層１ｂの
外部端子に階層間接続コネクタを入力する方法を示す。
まず、下位階層１ｂの回路図から信号名１１を削除す
る。削除する理由は後に説明するコネクタとの名称相違
等があった場合の接続ネットの切断を防ぐためである。

【００２３】次に、階層間接続コネクタ１３を入力し、
コネクタ１３に対し前に削除した信号名と同一名称の回
路記号を付与する。ここで、信号名と同一名称の回路記
号を付与したコネクタ１３により論理合成ツールに読み
込んだ際に階層を保持することが可能になる。

【００２４】次に、ステップＳ２で作成された回路図か
ら各階層単位にＦＰＧＡのネットを出力する（ステップ
Ｓ３）。その際にネットの出力方法として各階層が最上
位階層のファイル構成となった状態でのネット出力を行
うものとする。

【００２５】ステップＳ３で出力されたネットを論理合
成ツールに個々に読み込む（ステップＳ４）。論理合成
ツールでは読み込んだネットが、図２に示す階層構造で
あることの認識が可能となる。

【００２６】次いで、論理合成ツールで読み込んだＦＰ
ＧＡ用ネット単位にＦＰＧＡのセル情報をゲートアレイ
のセル情報に変換し（ステップＳ５）、変換データを任
意の規模のブロックへ展開し再度論理合成を行う（ステ
ップＳ６）。すなわち、ステップＳ５で変換したネット
はＦＰＧＡの階層単位であり、ゲートアレイの配置配線
を考慮したブロックではないため、ゲートアレイの配置
配線に適した論理規模のブロックまで階層破壊を行い、
配置配線に適した論理規模のブロック単位に論理合成を
実行する。

【００２７】次いで、再合成した結果をもとにゲートア
レイ用ネット出力を行い（ステップＳ７）、任意の規模
に展開したネットおよびブロックを組み合わせたネット
での遅延シミュレーションを実施し（ステップＳ８）、
ゲートアレイとしての性能評価を行う。その結果によ
り、ゲートアレイの性能評価が終了した後に、ステップ
Ｓ６で論理合成したブロック単位での配置または全ての
ブロックを展開した状態でのゲートアレイのセル配置お
よびセル間の配線を行う（ステップＳ９）。こうしてゲ
ートアレイを作成するためのデータが完成する。

【００２８】

【発明の効果】本発明によれば、ＦＰＧＡ用に作成した
回路図の各階層に対して階層間接続用のコネクタを入力
することにより、各階層単位に論理合成ツールへ読み込
ませることが可能となり、階層間の接続が可能となるこ
とから任意の大きさのブロックへの展開も可能となり、
ブロック単位の論理合成およびシミュレーションが可能
となり、ゲートアレイ開発時に問題となる１ブロックの
許容範囲内でのゲートアレイ用ネットデータの作成が行
えるようになった。

【図面の簡単な説明】

【図１】本発明によるゲートアレイ用ネットデータ作成
方法の作業手順を示すフローチャート図である。

【図２】階層構造を持ったＦＰＧＡ用論理回路図で、
（ａ）は上位階層の論理ブロックを示し、（ｂ），
（ｃ）は下位階層の論理ゲートを示す。

【図３】図２の階層構造を破壊した回路図である。

【図４】下位階層の外部端子に接続コネクタを入力した
状態を示す図である。

【図５】ＦＰＧＡからゲートアレイを開発する従来の作
業手順を示すフローチャート図である。

【図６】回路図再設計によりゲートアレイを開発する従
来の作業手順を示すフローチャート図である。

【符号の説明】

１ａ 上位階層 １ｂ，１ｃ 下位階層 １１ 信号名 １２ 端子名 １３ 階層間接続コネクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 回路図入力ツールで作成したＦＰＧＡの
   回路図に階層間接続コネクタを付与し、 各階層単位にＦＰＧＡ用ネットを出力し、 階層構造を保持した状態で論理合成ツールにネットを読
   み込み、 論理合成ツールで各階層単位に論理変換を行い、 この変換データを任意の規模のブロックに展開して再合
   成を行い、 再合成した結果をもとにゲートアレイ用ネットを出力
   し、 再合成したブロック単位での配置または全てのブロック
   を展開した状態でのゲートアレイのセル配置およびセル
   間の配線を行い、 ＦＰＧＡと同一の階層状態でゲートアレイを開発するこ
   とを特徴とするゲートアレイ用ネットデータ作成方法。