JPH0567172A - 論理合成システム - Google Patents

Abstract

(57)【要約】 【目的】 本発明は論理回路を自動的に合成する論理合
成システムに関し、設計者の意図を十分に考慮した回路
を自動合成することかできる論理合成システムを提供す
ることを目的としている。 【構成】 回路データが機能ブロックとして格納されて
いる回路データファイル１０と、回路合成の条件を設定
する条件設定部１１と、各種の回路合成ルールをルール
番号と共に格納するルールファイル１２と、使用目的毎
にルールの評価順序が優先順位毎に前記ルール番号で格
納されているルール評価順序ファイル１３と、前記条件
設定部１１の条件を受けて、ルール評価順序ファイル１
３のルール番号を優先順位毎に呼び出し、該当するルー
ルをルールファイル１２から呼び出して出力する制御部
１４と、該制御部１４及び条件設定部１１から与えられ
た条件及びルールに従って、前記回路データファイル１
０の内容を展開する展開部１５とにより構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路を自動的に合成
する論理合成システムに関し、更に詳しくは指定された
テクノロジーを用いてそのテクノロジーが所有するセル
（回路素子）へ変換する論理合成システムに関する。

【０００２】

【従来の技術】従来の機能ブロック（回路機能を一般的
な表現方法で表現したもの）の合成方式としては、ルー
ルベース方式を用いている。ここで、ルールベース方式
とはアルゴリズム方式とは異なり、機能ブロックを使用
目的毎にルール化し、そのルールに従って論理回路を合
成するようにしたものである。

【０００３】図１０はルールベース方式の概念図であ
る。図において、１は回路データが一般的な機能ブロッ
クとして格納されている機能ブロック部である。２はル
ールベースが格納されているルールベースファイルであ
る。該ルールベースファイル２は、図に示すように、回
路の特定の機能毎に（例えばカウンタやシフトレジスタ
等）回路の生成ルールを格納している。

【０００４】３はオペレータからの外部設定条件を受け
て、機能ブロック部１の機能ブロックをルールベースフ
ァイル２に格納されているルールに従って展開合成し
て、その合成結果を出力する制御部である。このように
構成されたシステムの動作を説明すれば、以下のとおり
である。

【０００５】先ず、機能ブロック３は外部設定条件に従
って、機能ブロック部１に格納されている機能ブロック
（回路データ）をルールベースファイル２に格納されて
いるルールに従って具体的な回路に展開合成する。例え
ば、機能ブロック部１の回路データがカウンタであった
場合には、制御部３はルールベースファイル２内のカウ
ンタルール１を読出してきて、このルールに従ってカウ
ンタを展開する。若し、それで駄目な場合には次のカウ
ンタルール２を読出してきて、このルールに従ってカウ
ンタを展開する。展開結果は、制御部３から外部に出力
される。

【０００６】

【発明が解決しようとする課題】前述した従来方式で
は、回路設計者の意図に拘らず、システムが特定の展開
アルゴリズムを用いて合成を行うようになっている。ま
た、回路の合成条件についても、外部設定により合成す
る回路全体についての条件の設定は可能であるが、回路
内部の個々の機能ブロックに対する条件設定を行うこと
はできなかった。このため、無駄な回路やゲート数を多
く含んだ回路や、設計者の意図とはかけ離れた回路を生
成してしまうという問題があった。

【０００７】本発明はこのような課題に鑑みてなされた
ものであって、設計者の意図を十分に考慮した回路を自
動合成することかできる論理合成システムを提供するこ
とを目的としている。

【０００８】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図において、１０は回路データが機能ブ
ロックとして格納されている回路データファイル、１１
は回路合成の条件を設定する条件設定部、１２は各種の
回路合成ルールをルール番号と共に格納するルールファ
イル、１３は使用目的毎にルールの評価順序が優先順位
毎に前記ルール番号で格納されているルール評価順序フ
ァイル、１４は前記条件設定部１１の条件を受けて、ル
ール評価順序ファイル１３のルール番号を優先順位毎に
呼び出し、該当するルールをルールファイル１２から呼
び出して出力する制御部、１５は該制御部１４及び条件
設定部１１から与えられた条件及びルールに従って、前
記回路データファイル１０の内容を展開する展開部であ
る。

【０００９】

【作用】ルール評価順序ファイル１３内に格納されてい
るルール評価順序を使用目的に応じて制御部１４が読出
し、その評価順序毎にルールファイル１２内の同一ルー
ル番号のルールを読出して展開部１５に渡す。つまり、
図２に示すようにカウンタ評価順序ファイル１３内に、
使用目的（回路規模最小化，遅延最小化）毎に、回路展
開ルール番号が優先順位毎に並んでいるものとする。回
路規模最小化の場合には、ルール番号の優先順位は１，
２，３，４であるものとし、遅延最小化の場合にはルー
ル番号の優先順位は２，４，１，３であるものとする。

【００１０】ここで、条件設定部１１よりゲート数最小
化が条件として入力されると、制御部１４は先ず、ルー
ル番号１を選び、ルール番号１のルールをルールファイ
ル１２から読出し、展開部１５に渡す。ここで、このル
ール番号でうまくいかない場合には、次のルール番号２
を選択する。以下、ルール番号３，４と選択していく。
若し、条件設定部１１から与えられる条件が遅延最小化
である場合には、ルール番号は２，４，１，３と選択さ
れることになる。

【００１１】このようにして、本発明によれば回路設計
者の意図に応じたルールに従って回路合成（展開）を自
動的に行うことができる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図３は制御部１４の動作を示すフローチャ
ートである。回路図としては、図１を用いる。先ず、初
期化を行い（Ｓ１）、次に展開戦略の解析を行う（Ｓ
２）。ここで、展開戦略の解析とは条件設定部１１から
回路に対する条件（回路戦略）を読み込み設定すること
をいう。

【００１３】次に、機能ブロックの展開戦略の解析を行
う（Ｓ３）。機能ブロックの展開戦略の解析とは、その
機能ブロックに対する条件を条件設定部１１より読み込
み、展開戦略を決定するものである。本発明では、機能
ブロック毎の独立の処理とするため、回路と機能ブロッ
クの両方の条件を一度に考慮することができるようにな
っている。その後、展開条件に合致したルールの評価順
序を条件設定部１１からの外部入力により決定する。図
に示すルール評価順序表は、ルール評価順序ファイル１
３の具体的構成を示している。

【００１４】例えば、カウンタ（ＣＮＴ）を展開する場
合において、標準仕様と遅延最小化とゲート最小化のそ
れぞれに応じて、ルール番号が図に示すように異なって
いる。このように、本発明によれば、ルール評価順序を
ルール評価順序ファイル１３に外部ファイル化しておく
ことにより、ファイル内の順序の変更のみで、評価順序
を変更することができる。

【００１５】次に、評価ルールの検討を行う（Ｓ４）。
評価ルールの検討とは、使用ルールを決定することをい
う。機能ブロックに対する条件では、展開戦略の他に使
用ルール及び使用ルールグループの指定を可能にしてい
る。例えばカウンタ（ＣＮＴ）という機能ブロックに対
して、以下のような展開ルールが存在するものとする。

【００１６】ＣＮＴルール｛１ ２ ３ ４ ５ ６｝ これらのルールをある条件に従ってグループ化してお
く。

【００１７】ＣＮＴルールグループ Ａ｛１ ２｝ Ｂ｛３ ４｝ Ｃ｛５ ６｝ 本発明では、このグループ化されたルール群Ａ，Ｂ，Ｃ
を使用することを指定することを使用ルールグループ指
定という。

【００１８】グループ化の条件は、例えば Ａ： ＣＮＴを用いた展開ルール Ｂ： ＤＦＦ（Ｄタイプフリップフロップ）を用いた展
開ルール Ｃ： ＪＫＦＦ（ＪＫフリップフロップ）を用いた展開
ルール これらのルール指定条件と、先に決定したルール評価順
序に従って実際に評価実行するルールを決定する。

【００１９】次に、評価ルールがあるかどうかチェック
し（Ｓ５）、ある場合にはルール条件の評価を行う（Ｓ
６）。ルールの評価方法には、ＳＩＮＧＬＥとＭＵＬＴ
Ｉの２種類の評価方法を設ける。次に、ルール条件の評
価がＯＫの場合には知識ソース（ルールファイル１２の
内容）を用いて展開を実行する（Ｓ７）。展開が終了し
たら、評価を行い、評価が終了したら（Ｓ８）、終了化
処理を行い（Ｓ９）、処理を終了する。

【００２０】ここで、ＳＩＮＧＬＥでは、決定されたル
ールの評価順序に沿って実行し、ＭＵＬＴＩでは使用決
定されたルール全てを実行し、それぞれの展開結果を独
立に管理する環境を用意する。全てのルールの評価実行
が終了したら、その展開結果に対してコストの計算を行
い、回路条件に最も適した結果を選択して出力する。

【００２１】前記したＭＵＬＴＩ方式を導入することに
より、回路条件に合致した回路の生成を行うことが可能
である。このＭＵＬＴＩ方式は、処理時間，メモリ等の
面で不利な面もあるが、その効果は大きいと予測され
る。この場合のコストの計算式は、以下のとおりであ
る。

【００２２】 コスト＝ＤＥＬＡＹ×ａ＋ＳＰＡＣＥ×ｂ （１） ここで、ＤＥＬＡＹ： 遅延時間 ＳＰＡＣＥ： 回路規模 ａ ： 遅延係数 ｂ ： 回路規模係数 遅延係数ａ及び回路規模係数ｂは、テクノロジー（ＣＭ
ＯＳかＥＣＬか等の区別），対象回路により異なる。

【００２３】ルールベース方式で用いる知識ソースは、
機能ブロック毎に独立に構成し、ルール及びルールで呼
び出す展開部１５は、それぞれ異なるファイルに記述す
ることで、新規の展開パターンの追加及びシステムの更
新を容易に行うことができるようになっている。

【００２４】図４は知識ソースの構成例を示す図であ
る。ＣＮＴ−ＫＳ，ＳＦＴＲ−ＫＳ等は機能ブロックで
ある。これら機能ブロックには、ＩＦ〜ＴＨＥＮで表現
されるルールが所定の数だけ格納されている。

【００２５】次に、展開部１５の動作について説明す
る。図５は展開部１５の動作を示すフローチャートであ
る。図６はデータ構成を示す図である。図６において、
はＭＵＬＴＩモードによる展開を実行するための制御
テーブル、は機能ブロックの展開に用いたセルや機能
ブロックを示している。ネットはブロックとブロックを
つなぐものである。展開制御テーブルが複数あるのは、
目的によって展開制御の方法が複数あることを示してい
る。図では、最初の展開制御テーブルをネットリストに
展開した結果、モジュール（セル）とモジュール（機能
ブロック）に展開されたことを示している。セルモジュ
ールには端子がついている。機能ブロックモジュールに
は展開制御テーブルが付属しており、このテーブルを用
いて更に展開することができるようになっている。

【００２６】図５において、先ず指定されたテクノロジ
ーから使用可能なセルの選択を行う（Ｓ１）。ここで、
セルは回路データファイル１０から読出してくる。この
場合において、機能ブロックに対する使用セルの強制指
定を可能としている。このため、この指定がなされてい
る場合は、優先的に指定されたセルを用いる。実際に
は、ルールの評価の段階でセルの指定を考慮してルール
の評価を行うのが一般的である。

【００２７】セルの選択が終了したら、展開部１５はデ
ータ変換を行う（Ｓ２）。ここでいうデータ変換とは、
展開部１５でデータ展開ができる形にデータ構造を変換
することをいう。データ変換が終了したら、制御部１４
から与えられたルールに従って展開を実行する（Ｓ
３）。展開が終了したら、その評価を行う（Ｓ４）。次
に、まだ機能ブロックがあるかどうかチェックし（Ｓ
５）、まだある場合には当該機能ブロックに対する展開
を実行する（Ｓ６）。機能ブロックがない場合には、デ
ータ構造を元に戻して正規の形へのデータ変換を行う
（Ｓ７）。

【００２８】図５に示すフロー内の展開処理では、テク
ノロジー毎に提供されるセルの他に、本発明の対象とな
る機能ブロックを用いて展開を行うことができる。図７
は本発明による展開処理の説明図である。（１）は８ビ
ットのカウンタを展開して、４ビットのカウンタセルと
４ビットのカウンタ機能ブロックに分解した状態を示し
ている。

【００２９】この場合、展開に使用した機能ブロックに
対し、図５のフローチャートで示したように展開の実行
を行う。これにより、例えば図７の（２）に示すよう
に、８ビットのカウンタの展開において、同一の４ビッ
トカウンタセルを２個用いて展開を行おうとすると、Ｃ
Ｉ付きのセルを使用しなければならなくなるが、この場
合、前段のカウンタセルのＣＩ機能は不要であり無駄な
ゲート数が増えてしまう。

【００３０】そこで、ＣＩ機能なしのカウンタセルを先
ず選択して前段の４ビット分を展開し、残りの４ビット
分をカウンタの機能ブロックを用いて展開し、生成した
機能ブロックに対し展開を実行することで、このような
無駄なゲート数を省くことができるようになる。２種類
のセルを同時に用いて処理する方法もあるが、その方法
では処理が複雑になってしまい、適当でない。

【００３１】図８はＤタイプフリップフロップに対する
展開の説明図である。（１）に示すようなブロックの繰
り返し数が４、端子のビット数が１のような機能ブロッ
クに対して、（２）に示すような４ビットのＤタイプフ
リップフロップセルを使用した展開を行う場合、本発明
では一度ブロックの繰り返し数を端子のビット数に変換
してから（変換可能な場合のみ：ｃｋ，ｃｌ等の制御端
子が共通な場合）、セルへの展開を実行する。このよう
な方法をとることにより、（３），（４）に示すような
無駄なゲート数を含む回路の生成を防ぐことが可能にな
る。

【００３２】図９は本発明の実施例の動作説明図であ
る。（１）に示すような５ビットのシフトレジスタ（Ｓ
ＦＴＲ）の展開を行う場合、ルールグループの指定を
“Ｄタイプフリップフロップを用いた展開ルール”とし
た場合には、（２）のような回路に展開される。この展
開は、ある段の出力を次の段の入力にする接続を行って
いる。

【００３３】この段階では、Ｄタイプフリップフロップ
はまだ機能ブロックであるので、更に（３）に示すよう
にＤタイプフリップフロップセルを用いた回路に展開さ
れる。図では、４ビットのＤＦＦセルと１ビットのＤＦ
Ｆセルに展開されている。

【００３４】ここで、ルールの指定を行わない場合、通
常のルール順番ではＳＦＴＲの機能ブロックはＳＦＴＲ
セルを用いた展開が行われるのが一般的である。この場
合には、（４）に示すように４ビットのＳＦＲＲセルと
１ビットのＤＦＦセルを用いて展開される。

【００３５】この時、５ビットのＳＦＴＲセルを２個用
いて展開を実行すると、無駄なゲートを持つ回路が生成
されてしまう（一般的に１ビット，２ビットのようなＳ
ＦＴＲセルが存在しないため）。本発明では、この部分
を１ビットのＤＦＦを用いて展開することが可能なため
に、無駄なゲート数を削除することができる。

【００３６】加算器（ＡＤＤ）の場合等は、遅延最小の
展開戦略で合成する場合は、ＦＡＳＴ−ＣＡＲＲＹ回路
を持つ回路形式のルールを選択し、回路規模最小の展開
戦略で合成する場合は、１ビットのハーフアダセルと１
ビットのフルアダセルのカスケード接続による回路形式
を実現するルールを選択して展開を行う。ＲＡＭ，ＲＯ
Ｍ等の機能を持つブロックをコンパインルド・セルを用
いて展開する場合にも使用セルの強制指定機能を用いる
ことにより実現可能である。

【００３７】

【発明の効果】以上、詳細に説明したように、本発明に
よれば以下のような効果が得られる。 ルールベース方式を用い、また各機能ブロック毎に
知識ソースを構成することで、システムへの機能の追
加，削除等の更新を容易に行うことができる。 ルールの評価順序を任意に設定することを可能にし
たことにより、設計のニーズに合ったルールの評価順序
を設定することが可能になる。 により遅延最小，回路規模最小等の回路設計条件
に容易に対応することができる。 設計回路のみでなく、内部の各機能ブロックに対し
て設計条件（展開戦略，ルール指定，使用セル指定）を
設定できるようにすることにより、設計者が合成結果を
予測しやすい自動合成を可能とした。 またと同様、遅延最小，回路規模最小等の設計者
の意図に柔軟に対応できるようになった。 ＤＦＦ等の繰返し数を端子のビット数に変換するこ
と及び展開に機能ブロックを使用することを可能とした
ことにより、冗長なゲート数の削除が行え、システム内
の冗長な処理及び複雑な処理を省くことができる。

【００３８】このように、本発明によれば設計者の意図
を十分に考慮した回路を自動合成することかできる論理
合成システムを提供することができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の作用説明図である。

【図３】制御部の動作を示すフローチャートである。

【図４】知識ソースの構成例を示す図である。

【図５】展開部の動作を示すフローチャートである。

【図６】データ構成を示す図である。

【図７】本発明による展開処理の説明図である。

【図８】Ｄタイプフリップフロップに対する展開の説明
図である。

【図９】本発明の実施例の動作説明図である。

【図１０】ルールベース方式の概念図である。

【符号の説明】

１０ 回路データファイル １１ 条件設定部 １２ ルールファイル １３ ルール評価順序ファイル １４ 制御部 １５ 展開部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 回路データが機能ブロックとして格納さ
   れている回路データファイル（１０）と、 回路合成の条件を設定する条件設定部（１１）と、 各種の回路合成ルールをルール番号と共に格納するルー
   ルファイル（１２）と、使用目的毎にルールの評価順序
   が優先順位毎に前記ルール番号で格納されているルール
   評価順序ファイル（１３）と、 前記条件設定部（１１）の条件を受けて、ルール評価順
   序ファイル（１３）のルール番号を優先順位毎に呼び出
   し、該当するルールをルールファイル（１２）から呼び
   出して出力する制御部（１４）と、 該制御部（１４）及び条件設定部（１１）から与えられ
   た条件及びルールに従って、前記回路データファイル
   （１０）の内容を展開する展開部（１５）とにより構成
   される論理合成システム。
2. 【請求項２】 ルールベース内で評価するルールの評価
   順序を、条件設定部（１１）から外部入力することによ
   り、外部から制御可能としたことを特徴とする請求項１
   記載の論理合成システム。
3. 【請求項３】 回路データファイル（１０）内の１個の
   機能ブロックに対し、ルール評価順序ファイル（１３）
   内に複数の展開パターンを評価順序として格納してお
   き、条件設定部（１１）からの外部入力により回路の生
   成条件に合う展開パターンを制御部（１４）で選択し、
   展開部（１５）で展開するようにしたことを特徴とする
   請求項１記載の論理合成システム。
4. 【請求項４】 条件設定部（１１）からの外部入力によ
   り展開条件，展開制御情報の入力を行い、またその対象
   を合成する回路のみでなく、内部の各機能ブロックに対
   しても設定することを可能とすることにより、回路全体
   は回路規模最小方向で合成し、その一部は遅延時間最小
   方向で合成するようにしたことを特徴とする請求項１記
   載の論理合成システム。