JPH07101420B2 - アナログ／ディジタル混載集積回路のシミュレーション方法 - Google Patents
アナログ／ディジタル混載集積回路のシミュレーション方法Info
- Publication number
- JPH07101420B2 JPH07101420B2 JP2183788A JP18378890A JPH07101420B2 JP H07101420 B2 JPH07101420 B2 JP H07101420B2 JP 2183788 A JP2183788 A JP 2183788A JP 18378890 A JP18378890 A JP 18378890A JP H07101420 B2 JPH07101420 B2 JP H07101420B2
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- JP
- Japan
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- circuit
- analog
- circuit section
- digital
- power supply
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Description
【発明の詳細な説明】 〔概要〕 チップ上にアナログ回路部とディジタル回路部の双方の
部分を有するアナログ／デイジタル混載集積回路の設計
検証を行なう方法に関し、回路記述を簡単にし、しか
も、シミュレーション素子数が増大しないようにするこ
とを目的とし、 集積回路上に混載されるアナログ回路部とディジタル回
路部とからなる混在記述回路の論理階層を展開後、前記
アナログ回路部とディジタル回路部とに夫々分離し、該
アナログ回路部とディジタル回路部の夫々について別々
にシミュレーションを行なう方法において、前記混在記
述回路中のアナログ回路部を、各論理階層の回路毎に電
源セルを接続して記述し、前記論理階層展開後に該電源
セルのうち同一のものをまとめ、その後に前記アナログ
回路部とディジタル回路部の分離を行なうよう構成す
る。
部分を有するアナログ／デイジタル混載集積回路の設計
検証を行なう方法に関し、回路記述を簡単にし、しか
も、シミュレーション素子数が増大しないようにするこ
とを目的とし、 集積回路上に混載されるアナログ回路部とディジタル回
路部とからなる混在記述回路の論理階層を展開後、前記
アナログ回路部とディジタル回路部とに夫々分離し、該
アナログ回路部とディジタル回路部の夫々について別々
にシミュレーションを行なう方法において、前記混在記
述回路中のアナログ回路部を、各論理階層の回路毎に電
源セルを接続して記述し、前記論理階層展開後に該電源
セルのうち同一のものをまとめ、その後に前記アナログ
回路部とディジタル回路部の分離を行なうよう構成す
る。
本発明はアナログ／ディジタル混載集積回路のシミュレ
ーション方法に係り、特にチップ上にアナログ回路部と
ディジタル回路部の双方の部分を有するアナログ／ディ
ジタル混載集積回路の設計検証を行なう方法に関する。
ーション方法に係り、特にチップ上にアナログ回路部と
ディジタル回路部の双方の部分を有するアナログ／ディ
ジタル混載集積回路の設計検証を行なう方法に関する。
近年、大規模集積回路（LSI）の高集積化，高機能化を
図るうえで、共存可能なアナログ素子とディジタル素子
との混載化が種々行なわれるようになってきた。このよ
うなアナログ／ディジタル混載LSIの設計検証を行なう
には、アナログ回路部に対して回路シミュレータが、ま
たディジタル回路部に対して論理シミュレータが夫々必
要になる。
図るうえで、共存可能なアナログ素子とディジタル素子
との混載化が種々行なわれるようになってきた。このよ
うなアナログ／ディジタル混載LSIの設計検証を行なう
には、アナログ回路部に対して回路シミュレータが、ま
たディジタル回路部に対して論理シミュレータが夫々必
要になる。
アナログ／ディジタル混載LSIの設計検証に際しては、
まずアナログ回路部とディジタル回路部とが混在して記
述されている回路（以下、これをA/D混在回路と記す）
を各階層毎に展開し、論理回路情報データベースを利用
してアナログ回路部とディジタル回路部とを夫々分離
し、夫々別々にアナログ回路部は回路シミュレータで、
またディジタル回路部は論理シミュレータでシミュレー
ションを行っている。
まずアナログ回路部とディジタル回路部とが混在して記
述されている回路（以下、これをA/D混在回路と記す）
を各階層毎に展開し、論理回路情報データベースを利用
してアナログ回路部とディジタル回路部とを夫々分離
し、夫々別々にアナログ回路部は回路シミュレータで、
またディジタル回路部は論理シミュレータでシミュレー
ションを行っている。
ここで、論理シミュレータ用の回路記述では、従来から
電源への接続は電源クリップセルを記述することにより
なされており、電源は回路入力などとして必要なときだ
けしか記述されない。一方、回路シミュレータ用の回路
記述では電源はそのすべての必要なアナログ回路素子に
供給しなければならないため、一つの電源セルで各階層
のアナログ回路に電源を供給する場合は、第２図に示す
如く、各階層の回路11〜1nの端子21〜2nに、一つの電源
セル３の端子４を接続する記述が必要となる。
電源への接続は電源クリップセルを記述することにより
なされており、電源は回路入力などとして必要なときだ
けしか記述されない。一方、回路シミュレータ用の回路
記述では電源はそのすべての必要なアナログ回路素子に
供給しなければならないため、一つの電源セルで各階層
のアナログ回路に電源を供給する場合は、第２図に示す
如く、各階層の回路11〜1nの端子21〜2nに、一つの電源
セル３の端子４を接続する記述が必要となる。
また、第３図に示すように、各階層のアナログ回路51〜
5nの各々に電源セル61〜6nを夫々接続するように記述す
ることも従来行なわれている。
5nの各々に電源セル61〜6nを夫々接続するように記述す
ることも従来行なわれている。
しかるに、第２図の接続例では各階層のアナログ回路11
〜1nと電源セル３に夫々端子21〜2nや４が必要で、また
それらの間の配線が必要になるので、回路記述が複雑と
なってしまう。
〜1nと電源セル３に夫々端子21〜2nや４が必要で、また
それらの間の配線が必要になるので、回路記述が複雑と
なってしまう。
一方、第３図の接続例では回路記述は簡単であるが、各
電源セル61〜6n毎に電源が発生されるため、シミュレー
ション素子数が増大し、シミュレーションできる対象回
路が限定されてしまう。
電源セル61〜6n毎に電源が発生されるため、シミュレー
ション素子数が増大し、シミュレーションできる対象回
路が限定されてしまう。
本発明は上記の点に鑑みてなされたもので、回路記述を
簡単にし、しかも、シミュレーション素子数が増大しな
いようにするアナログ／ディジタル混載集積回路のシミ
ュレーション方法を提供することを目的とする。
簡単にし、しかも、シミュレーション素子数が増大しな
いようにするアナログ／ディジタル混載集積回路のシミ
ュレーション方法を提供することを目的とする。
本発明は、集積回路上に混載されるアナログ回路部とデ
ィジタル回路部とからなる混在記述回路を、各論理階層
の回路毎に電源セルを接続して記述し、論理階層展開後
に電源セルのうち同一のものをまとめ、その後に、前記
アナログ回路部とディジタル回路部の分離を行なう。
ィジタル回路部とからなる混在記述回路を、各論理階層
の回路毎に電源セルを接続して記述し、論理階層展開後
に電源セルのうち同一のものをまとめ、その後に、前記
アナログ回路部とディジタル回路部の分離を行なう。
本発明ではアナログ回路部を論理階層毎に電源供給を電
源セルで行なうため、回路喜寿が簡単になる。また、論
理階層展開後に同一電源セルを一つにまとめるため、回
路シミュレーションの素子数増加を防止できる。
源セルで行なうため、回路喜寿が簡単になる。また、論
理階層展開後に同一電源セルを一つにまとめるため、回
路シミュレーションの素子数増加を防止できる。
第１図は本発明の一実施例の流れ図を示す。まず、A/D
混在記述回路を用意する（ステップ11）。本実施例で
は、このA/D混在記述回路は第３図に示したように、ア
ナログ回路部が各階層毎に別々に電源セルと接続された
回路記述になされている。従って、回路記述が簡単とな
る。
混在記述回路を用意する（ステップ11）。本実施例で
は、このA/D混在記述回路は第３図に示したように、ア
ナログ回路部が各階層毎に別々に電源セルと接続された
回路記述になされている。従って、回路記述が簡単とな
る。
次にA/D混在記述回路を各階層の回路に展開し、べたの
回路図を作成する（ステップ12）。これは階層をなくし
てシミュレーションを行なえるようにするためである。
しかる後に、論理回路情報データベース13に基づいてア
ナログ回路部の電源セルのうち同じセルを一つにまとめ
て記述する（ステップ14）。この電源セルのまとめに際
しては、先の階層の展開によって階層がなくなり、１つ
の回路となっているので各階層にまたがる第２図に21〜
2n,4の如き外部端子は見えなくなっている。従って、上
記の電源セルのまとめと外部端子不用であることから、
回路シミュレータのシミュレーション素子数の増大を防
ぐことができる。
回路図を作成する（ステップ12）。これは階層をなくし
てシミュレーションを行なえるようにするためである。
しかる後に、論理回路情報データベース13に基づいてア
ナログ回路部の電源セルのうち同じセルを一つにまとめ
て記述する（ステップ14）。この電源セルのまとめに際
しては、先の階層の展開によって階層がなくなり、１つ
の回路となっているので各階層にまたがる第２図に21〜
2n,4の如き外部端子は見えなくなっている。従って、上
記の電源セルのまとめと外部端子不用であることから、
回路シミュレータのシミュレーション素子数の増大を防
ぐことができる。
次にアナログ回路部とディジタル回路とを分離し（ステ
ップ15）、分離されたアナログ回路部16に対しては回路
シミュレータ18によりシミュレーションが行なわれ、ま
た分離されたディジタル回路17に対しては論理シミュレ
ータ19によりシミュレーションが行なわれる。
ップ15）、分離されたアナログ回路部16に対しては回路
シミュレータ18によりシミュレーションが行なわれ、ま
た分離されたディジタル回路17に対しては論理シミュレ
ータ19によりシミュレーションが行なわれる。
上述の如く、本発明によれば、アナログ回路部の各階層
毎に、電源セルを用いて回路記述を行なうため、回路記
述を簡単にでき、また論理階層展開後に同一の電源セル
を一つにまとめて回路シミュレータのシミュレーション
素子数を増大しないようにしたため、シミュレーション
対象回路が限定されてしまうことをなくすことができる
等の特長を有するものである。
毎に、電源セルを用いて回路記述を行なうため、回路記
述を簡単にでき、また論理階層展開後に同一の電源セル
を一つにまとめて回路シミュレータのシミュレーション
素子数を増大しないようにしたため、シミュレーション
対象回路が限定されてしまうことをなくすことができる
等の特長を有するものである。
第１図は本発明の一実施例の流れ図、 第２図は一つの電源セルと各階層の回路との接続例を示
す図、 第３図は各階層の回路毎に電源セルを接続した例を示す
図である。 図において、 11はA/D混在記述回路、 12は回路の階層の展開処理ステップ、 14は電源セルのまとめ処理ステップ、 15はアナログ回路部とディジタル回路部の処理ステッ
プ、 18は回路シミュレータ、 19は論理シミュレータ を示す。
す図、 第３図は各階層の回路毎に電源セルを接続した例を示す
図である。 図において、 11はA/D混在記述回路、 12は回路の階層の展開処理ステップ、 14は電源セルのまとめ処理ステップ、 15はアナログ回路部とディジタル回路部の処理ステッ
プ、 18は回路シミュレータ、 19は論理シミュレータ を示す。
Claims (1)
- 【請求項１】集積回路上に混載されるアナログ回路部と
ディジタル回路部とからなる混在記述回路の論理階層を
展開後（12）、前記アナログ回路部とディジタル回路部
とに夫々分離し（15）、該アナログ回路部とディジタル
回路部の夫々について別々ににシミュレーションを行な
う方法において、 前記混在記述回路中のアナログ回路部を、各論理階層の
回路毎に電源セルを接続して記述し、前記論理階層展開
（12）後に該電源セルのうち同一のものをまとめ（1
4）、その後に前記アナログ回路部とディジタル回路部
の分離を行なうことを特徴とするアナログ／ディジタル
混載集積回路のシミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183788A JPH07101420B2 (ja) | 1990-07-11 | 1990-07-11 | アナログ／ディジタル混載集積回路のシミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183788A JPH07101420B2 (ja) | 1990-07-11 | 1990-07-11 | アナログ／ディジタル混載集積回路のシミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471071A JPH0471071A (ja) | 1992-03-05 |
| JPH07101420B2 true JPH07101420B2 (ja) | 1995-11-01 |
Family
ID=16141943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183788A Expired - Lifetime JPH07101420B2 (ja) | 1990-07-11 | 1990-07-11 | アナログ／ディジタル混載集積回路のシミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101420B2 (ja) |
-
1990
- 1990-07-11 JP JP2183788A patent/JPH07101420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471071A (ja) | 1992-03-05 |
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Legal Events
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